JPH03293641A

JPH03293641A - アクティブマトリクス表示装置

Info

Publication number: JPH03293641A
Application number: JP2096895A
Authority: JP
Inventors: Naoyuki Shimada; 尚幸島田; Yutaka Takato; 裕高藤; Toshihiro Yamashita; 俊弘山下
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-04-12
Filing date: 1990-04-12
Publication date: 1991-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、スイッチング素子として薄膜トランジスタ（
以下ではｒＴＦＴＪと称す）を有するアクティブマトリ
クス表示装置に関する。

（従来の技術）近年、液晶等を表示媒体として用いたアクティブマトリ
クス表示装置が、活発に研究されている。

中でも液晶を用いたアクティブマトリクス型の液晶デイ
スプレィ（以下では「ＬｃＤＪと称す）は、コントラス
トの高い表示が可能であるため、注目を集めている。

アクティブマトリクス型のＬＣＤには、ＴＦＴアレイ部
を駆動するためのＩＣチップが実装される。しかし、小
型で高精細な表示を行うアクティブマトリクス型のＬＣ
Ｄでは、接続端子間の距離が非常に小さくなり、実装が
困難となる。この点を解決するため、小型高精細のアク
ティブマトリクス型のＬＣＤでは、ＴＦＴアレイが形成
された基板上に駆動回路が形成される。

駆動回路とＴＦＴアレイとを同一基板上に形成したアク
ティブマトリクス表示装置の基本的構造の模式図を、第
３図に示す。この表示装置では基板１１上に、ゲート駆
動回路５４、ソース駆動回路５５、及びＴＦＴアレイ部
５３が形成されている。ＴＦＴアレイ部５３には、ゲー
ト駆動回路５４から延びる多数の平行するゲートバス配
線１が配設されている。ソース駆動回路５５からは多数
のソースバス配線２が、ゲートバス配線１に直交して配
設されている。更に、ソースバス配線２に平行して、付
加容量配線８が配設されている。

ソースバス配線２と、ゲートバス配線１．１と、付加容
量配線８とに囲まれた矩形の領域には、ＴＦＴ２５、絵
素５７、及び付加容量２７が設けられている。ＴＦＴ２
５のゲート電極はゲートバス配線１に接続され、ソース
電極はソースバス配線２に接続されている。ＴＦＴ２５
のドレイン電極に接続された絵素電極と対向基板上の対
向電極との間に液晶が封入され、絵素５７が構成されて
いる。絵素５７は電気的には容量と等価であり、絵素５
７に書き込まれた信号を保持する作用を有する。また、
ＴＦＴ２５のドレイン電極と付加容量配線８との間には
、絵素５７に書き込まれた映像信号を保持するための付
加容量２７が形成されている。付加容量配線８は、対向
電極と同じ電位の電極に接続されている。

ソース駆動回路５５の概略構成を竿４図に模式的に示す
。ソース駆動回路５５には、シフトレジスタ９３、映像
信号配線９２、薄膜トランジスタ９１が設けられている
。ＴＦＴ９１は各ソースバス配線２に対応して設けられ
、アナログスイッチとして機能している。この表示装置
ではゲート駆動回路５４からの信号によって、ゲートバ
ス配線ｌ上に接続されているＴＦＴ２５がオン状態とな
る。それと共に、ソース駆動回路５５のシフトレジスタ
９３からは、各ＴＦＴ９１をオン状態とするオン信号が
順次出力される。ＴＦＴ９１がオン状態となると、映像
信号配線９２から対応するソースバス配線２に映像信号
が書き込まれる。ソースバス配線２に書き込まれた映像
信号は、ＴＦＴ９１がオフ状態となった後もソースバス
配線２に保持される。ソースバス配線２に保持された映
像信号は、次にＴＦＴ２５を通じて絵素５７に書き込ま
れ、表示が行われる。このようにソースバス配線に映像
信号を保持する方式は、パネルサンプルホールド方式と
呼ばれている。

パネルサンプルホールド方式を用いると、映像信号は映
像信号配線９２からソースバス配線２に直接書き込まれ
るため、ソース駆動回路５５の構成が簡単になるという
利点がある。また、ソース駆動回路５５を構成する各素
子の特性のばらつきの影響が小さいという利点もある。

しかし、このパネルサンプルホールド方式には以下のよ
うな欠点もある。この方式では、１本のゲートバス配線
１に接続されたＴＰＴ２５の全てをオン状態とした後、
映像信号配線９２に送られてくる映像信号が順次ソース
バス配線２に書き込まれる。従って、ＴＦＴ２５がオン
状態となった後、最初に映像信号が書き込まれるソース
バス配線２では、絵素５７に映像信号を書き込む時間が
十分ある。しかし、■後に映像信号が書き込まれるソー
スバス配線２では、ＴＰＴ２５がオフ状態となるまでの
時間が十分にとれない。そのため、ソースバス配線２に
保持された映像信号が、十分に絵素５７に書き込まれな
いという欠点がある。

上述の欠点を解消した方式として、ドラ１゛バサンプル
ホールド方式がある。この方式では、順次送られてくる
映像信号はソース駆動回路５５内の容量に保持され、Ｔ
ＦＴ２５がオン状態となれば一斉にソースバス配線２に
書き込まれる。従って、この方式では上述のような欠点
はない。しかし、ドライバサンプルホールド方式には、
ソース駆動回路５５が複雑で面積が大きくなるという欠
点がある。また、ソース駆動回路５５内に形成される容
量等の特性のばらつきが表示に直接影響するという欠点
もある。従って、駆動回路一体型のアクティブマトリク
ス表示装置では、パネルサンプルホールド方式が用いら
れる。

（発明が解決しようとする課題）このような駆動回路一体型のアクティツマトリクス型の
ＬＣＤとして、例えば特願平１−３０４４０２号に記載
されているものを挙げることができる。箪５図にその表
示装置に用いられるＴＦＴアレイの部分平面図を示す。

第６図に第５図の■−ＶＩ線に沿った断面図を示す。こ
の表示装置では、ガラス基板１１上に、チャネル層１２
及び容量用下部電極５からなる多結晶シリコン薄膜３０
が形成される。多結晶シリコン薄膜３０上には、ゲート
絶縁膜１３が形成されている。容量用下部電極５は多結
晶シリコン薄膜３０にイオン注入法によるドーピングを
行うことによって形成される。

ゲート絶縁膜１３上には、ｎ＋又はｐ＋型の多結晶シリ
コンによってゲートバス配線１、ゲート電極３ａ及び３
ｂ、並びに容量用上部電極６が形成されている。この表
示装置ではＴＰＴ２５は２個のＴＰＴ２５　ａ及び２５
ｔ）からなる。容量用上部電極６と前述の容量用下部電
極５との間で、付加容量２７が形成される。このゲート
電極３ａ及び３ｂをマスクとし、且つ、フォトリングラ
フィ法によって形成されたレジストをマスクとして、ゲ
ート電極３ａ及び３ｂの下方のチャネル層１２．１２と
なる部分以外の部分にイオン注入が行なわれる。これに
より、ＴＰＴ２５　ａ及び２５ｂのソース領域及びドレ
イン領域、並びにチャネル層１２．１２が自己整合的に
形成される。

ゲートバス配線１、ゲート電極３ａ及び３ｂ、並びに容
量用上部電極６上には、絶縁層１４が形成されている。

絶縁膜１４には、第５図に示すように３つのフンタクト
ホール７ａ、７ｂ及び７Ｃが形成されている。絶縁膜１
４上には、ソースバス配線２及び付加容量配線８が形成
されている。

ソースバス配線２はコンタクトホール７ａを介してＴＰ
Ｔ２５　ａのソース領域に接続され、付加容量配線８は
コンタクトホール７Ｃを介して容量用上部電極６に接続
されている。また、絶縁膜１４上にはＩＴＯから成る絵
素電極４がパターン形成されている。絵素電極４はコン
タクトホール７ｂを介してＴＦＴ２５ｂのドレイン領域
に接続される。さらにこの基板の全面に保護膜１５が形
成されている。

このアクティブマトリクス表示装置では、ＴＰＴ２５は
直列に配列された２個のＴＰＴ２５ａ及び・２′５ｂか
らなる。この構成により、ＴＦＴ２５ａ及び２５ｂのオ
フ状態に於けるリーク電流が低減され、絵素電極４に書
き込まれた映像信号の保持特性が向上している。

このようなＴＦＴアレイとソース駆動回路とを有する表
示装置（こ於いて高い画像品位を得るためには、各絵素
電極４に接続されたＴＰＴ２５、及びソース駆動回路５
５に設けられたＴＰＴ９１は、以下の表１に示すような
特性を有することが必要である。

表　　１書込み時間　保持時間　オンＡ）比ソース駆動回路　　９９ｎｓ　　５０μｓ　　８．０Ｘ
１０’のＴＰＴ絵素電極の　　１０ｃｚ　ｓ　　１７ｍｓ　　２．７Ｘ
１０５ＦＴ尚、表１に示す特性は、対角１インチ、画素数２０　万
程Ｐｘのカラービューファインダについてのものである
。ここで、書き込み時間とは、映像信号を書き込むのに
必要な時間であり、保持時間とは、書き込んだ映像信号
を保持しなければならない時間である。また、オンオフ
比とは、書き込み時間と保持時間から見積られる必要な
ＴＰＴのオン抵抗に対するオフ抵抗の比率である。

上述のサンプルホールド方式を用いた駆動回路−一体型
のアクティブマトリクス表示装置では、映像信号がソー
スバス配線２に順次書き込まれるため、絵素電極４に接
続されたＴＰＴ２５のオンオフ比は、ソース駆動回路の
ＴＦＴ９１のそれより大きいことが必要となる。

表２に、同じ表示装置に設けられるソース駆動回路５５
のＴＦＴ９１と絵素電極４に接続されたＴＦＴ２５とが
それぞれ駆動すべき容量、即ち、ＴＦＴ９１については
ソースバス配線２の寄生容量、ＴＦＴ２５については絵
素５７と付加容量２７との和を示した。また、表２には
、上述の容量と表１の書き込み時間から求めた必要なオ
ン抵抗の大きさ、及び信号を保持するのに必要なオフ電
流の見積りが示されている。

表　　２駆動する容量　オン抵抗　オフ電流ソース駆動回路のＴＦＴ絵素電極のＴＦＴ３、３９Ｆ０．０５４９Ｆ５．７にΩ以下３４ＭΩ以下２ＸＩＧ−”Ａ以下ｌＸｌ０−１２Ａ以下高い画像品位を実現するためには、表２に示すように、
ソース駆動回路５５のＴＦＴ９１はオン抵抗が小さいこ
と、従って、オン電流が大きいことが必要である。また
、絵素電極４に接続されたＴＦＴ２５には、オフ電流が
小さいことが必要である。一般に、ＴＰＴのオン電流は
、ＴＰＴのチャネルの幅Ｗと、チャネルの長さしとの比
、Ｗ／Ｌに比例する。一方、オフ電流はチャネルの長さ
しにはあまり依存せず、チャネル幅Ｗに比例する。

従って、ＴＰＴのオン抵抗に対するオフ抵抗の比、即ち
、オフ電流に対するオン電流の比は、Ｌを小さくするこ
とによって大きくすることができる。

また、ソース駆動回路５５のＴＦＴ９１のオン抵抗は、
表２に示されているように、低い値を有することが必要
である。このような低い抵抗値は、ＴＦＴ９１のチャネ
ル幅を大きくすることにより得られる。

一方、絵素電極４に接続されたＴＦＴ２５は、ソース駆
動回路５５のＴＦＴ９１より大きなオンオフ比が必要で
あると共に、オフ電流を低く抑えることが必要である。

このような大きなオンオフ比は、第５図及び第６図に示
すように、２個のＴＦＴ２５ａ及び２５ｂを直列に配列
することにより達成される。ところが、オフ電流を小さ
くするためには、ＴＰＴのチャネル幅を小さくしなけれ
ばならない。ＴＰＴのチャネル層は、前述のようにフォ
トリングラフィ法及びエツチングによって形成される。

従って、ある程度以下の幅を有するチャネル層を形成し
ようとすると、レジストパターンがフォトリングラフィ
法によって形成されなくなったり、エツチング工程でチ
ャネル層が消失することがある。このように、ＴＰＴの
チャネル層の幅がある程度以下になると、形成するのが
困難となる。

第５図及び第６図に示されるように、２個のＴＦＴ２５
　ａ及び２５ｂを直列に配した構造によって、表２に示
されているような小さなオフ電流を達成するためには、
各ＴＦＴ２５ａ及び２５ｂのチャネル幅Ｗを２μｍ以下
にする必要がある。また、画像をスクリーンに投影する
プロジェクシジン型の表示装置では、ＴＰＴが形成され
ている基板の温度が室温よりも数十度高くなる。それに
伴って、単位チャネル幅当りのオフ電流が増加するため
、良好な映像信号の保持特性を確保するためには更にチ
ャネル幅を小さくすることが必要となる。ところが、従
来の技術ではＴＰＴのチャネル幅を３μｍ以下にするこ
とは困難であるため、良好な映像信号の保持特性を得る
ことができなかった。

本発明はこのような問題点を解決するものであり、本発
明の目的は、絵素電極に接続されるＴＰＴのチャネル層
のオフ電流を小さくして、絵素電極の映像信号の保持特
性を向上させることにより、高い画像品位を有するアク
ティブマトリクス表示装置を提供することである。

（課題を解決するための手段）本発明のアクティブマトリクス表示装置は、対の絶縁性
基板と、該一対の基板の何れか一方の基板内面にマトリ
クス状に配列された絵素電極と、該絵素電極に接続され
且つゲート電極及び該ゲート電極の下方に形成されたチ
ャネル層を有する第１の薄膜トランジスタと、を備えた
アクティブマトリクス表示装置であって、該チャネル層
が、該ゲート電極の下方領域と、該下方領域の両側のオ
フセット領域とに形成されており、そのことによって上
記目的が達成される。

また、前記第１の薄膜トランジスタのソース電極に接続
されたソースバス配線と、該ソースバス配線に供給され
る映像信号を制御する第２の薄膜トランジスタとを更に
備え、該第２の薄膜トランジスタのチャネル層が、該第
２の薄膜トランジスタのゲート電極の下方領域に形成さ
れている構成とすることもできる。

また、前記第１の薄膜トランジスタの前記オフセット領
域に於ける前記チャネル層のチャネル方向に於ける長さ
が、０．５μｍ以上、５μｍ以下である構成とすること
もできる。

更に、前記第１及び第２の薄膜トランジスタのチャネル
層が、多結晶シリコンからなる構成とすることもできる
。

前記オフセット領域に於けるチャネル層のチャネル方向
の長さが、０．　５μｍより小さいと、該第１の薄膜ト
ランジスタのオフ電流を小さくすることができず、５μ
ｍより大きいと、該第１の薄膜トランジスタのソース電
極及びドレイン電極間の抵抗が大きくなりすぎるので好
ましくない。

く作用）本発明のアクティブマトリクス表示装置に用いられる第
１の薄膜トランジスタの作用を、従来の表示装置に用い
られるＴＰＴのそれと比較するため、第７図（ａ）、第
８図（ａ）及び第９図（ａ）の平面図に示すＴＰＴをそ
れぞれ作製した。第７図（ｂ）、第８図（ａ）及び東９
図（１））に、第７図（ａ）、第８図（ａ）及び第９図
（ａ）のそれぞれ■−■線、■−■及びＩＸ−ＩＸ線に
沿った断面図を示す。第７図（ａ）及び（１））に示す
ＴＰＴ３５は、単一のゲート電極３３を有する従来のも
のである。このＴＰＴ３５のチャネル層３２のチャネル
方向の長さは、ゲート電極３３の幅と同じであり、８μ
ｍである。また、チャネル層３２の幅は２０μｍである
。

第８図（ａ）及び（ｂ）に示すＴＰＴ２５は、前述の竿
５図及び第６図に示すものと同様であり、ゲート電極３
ａ及び３ｂをそれぞれ有する２個のＴＦＴ２５ａ及び２
５ｂからなる。ＴＦＴ２５ａ及び２５ｂのチャネル層１
２ａ及び１２ｂのチャネル方向の長さは、それぞれゲー
ト電極３ａ及び３ｂと同じであり、４μｍである。従っ
て、２個のチャネル層１２ａ及び１２ｂのチャネル方向
に於ける長さの合計は８μｍとなり、これは第７図（ａ
）及び（１））のＴＰＴ３５のチャネル層の幅と同じに
なる。また、チャネル層１２ａ及び工２ｂの幅は２０μ
ｍである。

第９図（ａ）及び（ｂ）に示すＴＰＴ４５は、本発明に
よるものであり、単一のゲート電極４３を有する。この
ＴＰＴ４５のチャネル層４２のチャネル方向の長さは、
ゲート電極４３０幅よりも大きい。即ち、チャネル層４
２は、ゲート電極４３の下方領域４２ａと、該下方領域
の両側のオフセット領域４２ｂ、４２ｂとに形成されて
いる。

チャネル層４２の幅は、４μｍである。下方領域４２ａ
に於けるチャネル方向の長さは４μｍである。また、一
方のオフセット領域４２ｂに於けるチャネル層のチャネ
ル方向に於ける長さは３μｍである。

第７図〜第９図に示すＴＰＴ３５．２５．４５のＴＦＴ
特性を第１０図に示す。第１０図では、ＴＰＴのドレイ
ン電極とソース電極との間にＶＤＳ＝１０Ｖの電圧を印
加し、ゲート電極とソース電極の電圧ＶＧＳを変化させ
た場合に、ソース電極とドレイン電極との間に流れる電
流Ｉ、をプロットしたものである。第１０図から明らか
なように、本発明のＴＰＴ４５では、従来のＴＰＴ２５
及び３５に比べ、Ｖ、＜Ｏに於けるＩ、、即ちＴＰＴの
オフ電流か小さくなっている。このような工、を低減さ
せる効果は、第１の薄膜トランジスタのオフセット領域
に於けるチャネル層のチャネル方向に於ける長さが、０
．５μｍ以上、５μｍ以下であれば得られる。

（実施例）本発明を実施例について以下に説明する。

第１図に本発明のアクティブマトリクス表示装置のＴＦ
Ｔアレイ部２２の部分平面図を示す。第２図に、第１図
の■−■線に沿った断面図を示す。

第１図及び第２図を参照しながら、本実施例を製造工程
に従って説明する。尚、第１図及び第２図には絵素電極
４に接続された第１のＴＦＴ４５のみが記載されている
が、ソース駆動回路内のアナログスイッチとして機能す
る第２のＴＰＴ及び他のＴＰＴ、並びにゲート駆動回路
内のＴＰＴも同時に形成される。

まず、ガラス、石英等の透明絶縁性基板１１上の全面に
、後にＴＦＴ４５のチャネル層４２、ソース電極４６及
びドレイン電極４７、並びに容量用下部電極５となる多
結晶シリコン薄膜をＣＶＤ法によって形成した。この多
結晶シリコン薄膜を窒素雰囲気中でアニールすることに
より、大きな結晶粒径を有する多結晶シリコン薄膜が得
られた。

駆動回路一体型のアクティブマトリクス表示装置に用い
られるＴＰＴのチャネル層には、多結晶シリコンが多用
される。その理由は、キャリアの移動度が非結晶シリコ
ンに比べて大きいこと、ｎ型及びｐ型の何れのＴＰＴも
作製し得る等である。

チャネル層に多結晶シリコンを用いることにより、動作
速度が大きく、消費電力の小さいＴＰＴが得られる。

次に、上記多結晶シリコン薄膜をパターニングすること
により、チャネル層４２、ソース電極４６、ドレイン電
極４７及び容量用下部電極５を第１図に示す形状で形成
した。チャネル層４２の幅は４μｍである。次に、ＣＶ
Ｄ法、又はスパッタリング法により、ゲート絶縁膜１３
を形成した。

ゲート絶縁膜１３は上記多結晶シリコン薄膜の上面を熱
酸化することによっても形成し得る。次に、容量用下部
電極５の部分にイオン注入法によるドーピングを行い、
低抵抗の容量用下部電極５を得た。容量用下部電極５の
部分へのドーピングは、ゲート絶縁膜１３を形成する前
に拡散法を用いて行うこともできる。更に、ＴＦＴ４５
の閾値電圧を制御するために、チャネル層４２のゲート
電極４３の下方領域４２ａにドーピングを行ってもよい
。チャネル層４２ヘトーピングされる不純物の量は、上
述の容量用下部電極５、後述するソース電極４６又はド
レイン電極４７にドーピングされる不純物の量の１００
０分の１以下である。また、この下方領域４２ａへのド
ーピングを該下方領域４２ａの両側のオフセット領域４
２ｂにも行ってもよい。

次に、後にゲートバス配線１、ゲート電極４３、及び容
量用上部電極６となる多結晶シリコン薄膜をＣＶＤ法に
よって形成し、拡散法によってドーピングを行った。こ
れにより、低抵抗の多結晶シリコン薄膜が得られた。上
記低抵抗多結晶シリコン薄膜の層厚は、数百ｎｍ以上で
あることが必要である。その理由は、ゲート電極４３と
同時に形成されるソース駆動回路内のＴＦＴ及びゲート
駆動回路内のＴＰＴのゲート電極が、これらのＴＰＴの
チャネル層を形成する際のイオン注入のマスクとしても
用いられること、及びゲートバス配線ｌとしても用いら
れるため低いシート抵抗が必要なことである。次に、上
記低抵抗多結晶シリコン薄膜のパターニングにより、ゲ
ートバス配線１、ゲート電極４３、及び容量用上部電極
６を形成した。ゲート電極４３の幅は４μｍである。容
量用上部電極６と前述の容量用下部電極５との間で、付
加容＠２７が形成される。ゲート絶縁膜１３はこれらの
電極５及び６の間の絶縁膜としても機能する。

次に、ソース駆動回路内のＴＰＴ、ゲート駆動回路内の
ＴＦＴ、及びＴＦＴアレイ部２２のＴＦＴ４５のソース
電極及びドレイン電極、並びにチャネル層を、イオン注
入法を用いてドーピングすることによって形成した。ソ
ース駆動回路及びゲート駆動回路内には、ｎ型のＴＰＴ
とｐ型のＴＰＴとを組み合わせたＣＭＯＳ構成の駆動回
路が形成される。ＣＭＯＳ構成の駆動回路を形成する場
合、ｎ型のＴＰＴのソース電極及びドレイン電極を形成
するドーピングの時にはｐ型のＴＰＴのソース電極、ド
レイン電極、及びチャネル層の上部をレジストで覆い、
これらの部分にｎ型の不純物が入らないようにすること
が必要である。同様に、ｐ型のＴＰＴのソース電極及び
ドレイン電極を形成するドーピングの時にはｎ型のＴＰ
Ｔのソース電極、ドレイン電極、及びチャネル層の上部
をレジストで覆うことが必要である。また、ソース駆動
回路及びゲート駆動回路内のＴＰＴのゲート電極は、前
述のようにイオン注入時にはマスクとして機能するので
、イオンはこれらのＴＰＴのゲート電極の下方領域以外
の部分に注入される。このように、ソース駆動回路及び
ゲート駆動回路内のＴＰＴでは、第７図（ａ）又は第８
図（ａ）と同様に、チャネル層はゲート電極の下方領域
のみに形成される。

一方、絵素電極４に接続されたＴＦＴ４５のチャネル層
４２は、ゲート電極４３の下方領域４２ａと、該下方領
域４２ａの両側のオフセット領域４２ｂ、４２ｂとに形
成されているので、ゲート電極４３をマスクとしてチャ
ネル層４２を形成することはできない。本実施例では下
方領域４２ａとオフセット領域４２ｂ、４２ｂとを覆う
レジストを、ゲート絶縁膜１３及びゲート電極４３の上
方に形成してイオン注入を行うことにより、ソース電極
４６及びドレイン電極４７を形成した。イオン注入が行
われない領域、即ち、ゲート電極４３の下方領域４２ａ
１及びオフセット領域４２ｂ１４２ｂにチャネル層４２
が形成される。本実施例では、一方のオフセット領域４
２ｂに於けるチャネル層４２のチャネル方向の長さを３
μｍとした。

また、前述のように、チャネル層４２０幅は４μｍ、ゲ
ート電極４３の幅は４μｍなので、下方領域４２ａに於
けるチャネル層４２の大きさは４μｍ　Ｘ　４μｍとな
る。

この基板上の全面に、シリコン酸化膜又はシリコン窒化
膜をＣＶＤ法によって層間絶縁層１４を形成した。層間
絶縁膜１４の厚さはゲート絶縁膜１３の厚さの数倍であ
ることが好ましい。なぜなら、層間絶縁膜１４が薄いと
ソースバス配線２の寄生容量が大きくなり、ソース駆動
回路のＴＰＴがアナログスイッチとして機能するに必要
なオン電流が大きくなるからである。このＴＰＴのすン
電流が大きくなると、大きなＴＰＴを作製しなければな
らなくなるので好ましくない。

次に、第１図に示すように３つのコンタクトホール７ａ
、７ｂ及び７Ｃを形成した。第２図に示すように、コン
タクトホール７ａ及び７ｂは絶縁層１４及び前述のゲー
ト絶縁膜１３を貫いて、それぞれソース電極４６及びド
レイン電極４７上に形成されている。コンタクトホール
７Ｃは、絶縁層１４を貫いて容量用上部電極６の端部の
上に形成されている。

次に、信号線として機能するソースバス配線２と、付加
容量配［８とを、ＡＩ金金属の低抵抗の金属を用いて同
時に形成した。第１図に示すように、ンースバスｆ［２
はコンタクトホール７ａ上を通り、コンタクトホール７
ａ上で幅が広くなった形状に形成されている。また、付
加容量配線８はフンタクトホール７ｃ上を通り、コンタ
クトホール７ｃ上で幅が広くなった形状に形成されてい
る。従って、ソースバス配線２はコンタクトホール７ａ
を介してソース電極４６に接続されることになる。各ソ
ースバス配線２は、ソース駆動回路内のアナログスイッ
チとして機能するＴＰＴに接続される。付加容量配線８
はコンタクトホール７Ｃを介して容量用上部電極６に接
続されることになる。付加容量配線８は表示装置として
完成した後には、対向基板上の対句電極と同じ電位の電
極に接続される。

次に、ＩＴ○から成る絵素電極４をパターン形成した。

第１図に示すように、絵素電極４はコンタクトホール７
ｂにも形成されている。従って、絵素電極４はコンタク
トホール７ｂを介してドレイン電極４７に接続される。

更に、絵素電極４が形成された基板上の全面に、保護膜
１５を形成した。保護膜１５はゲートバス配線Ｉ及びソ
ースバス配線２上の液晶層に、直流成分を持つ電圧が印
加されることによる液晶層の劣化を防止するために設け
られている。従って、液晶層に直流成分が印加されない
絵素電極４上の保護膜１３を、エツチングによって除去
してもよい。以上のようにして作製された基板と、対向
基板との間に液晶層を挟み、本実施例のアクティブマト
リクス表示装置が完成される。

本実施例のアクティブマトリクス表示装置では、絵素電
極４に備えられる第１のＴＦＴ４５のチャネル層４２が
、ゲート電極４３の下方領域４２ａとオフセット領域４
２ｂ、４２ｂとに形成されているので、ＴＦＴ４５のオ
フ電流が低減されている。また、ソース駆動回路に設け
られている第２のＴＰＴのチャネル層は、ゲート電極の
下方領域にのみ形成されているので、比較的大きなオン
電流が得られる。しかも、多結晶シリコンを用いている
ので、動作速度の大きいＴＰＴが得られる。

（発明の効果）本発明のアクティブマトリクス表示装置では、絵素電極
に接続されるＴＰＴのオフ電流が小さく、しかも、ソー
ス駆動回路内のアナログスイッチとして機能するＴＰＴ
には通常のＴＰＴが用いられているので、絵素電極に書
き込まれた映像信号の保持特性が向上している。従って
、本発明によれば高い画像品位を有するアクティブマト
リクス表示装置が得られる。

４、　　　　　の　　　な！　日第１図は本発明のアクティブマトリクス表示装置のＴＦ
Ｔアレイ部の部分平面図、第２図は第１図のｎ−ｎ線に
沿った断面図、第３図は駆動回路一体型のアクティブマ
トリクス表示装置の基本構造の模式図、箪４図はソース
駆動回路の概略構成を示す図、第５図は駆動回路一体型
のＬＣＤのＴＦＴアレイ部の部分平面図、第６図は第５
図の■−ＶＩ線に沿った断面図、第７図（ａ）はＴＰＴ
特性を比較するために作製した従来のＴＰＴの平面図、
第７図（ｂ）は東７図（ａ）の■−■線に沿った断面図
、第８図（ａ）はＴＰＴ特性を比較するために作製した
従来の２個のゲート電極を有するＴＰＴの平面図、第８
図（ｂ）は第８図（ａ）の■−■線に沿った断面図、第
９図（ａ）はＴＰＴ特性を比較するために作製した本発
明によるＴＰＴの平面図、第９図（ｂ）は第９図（ａ）
の■−■線に沿った断面図、第１０図は第７図（ａ）、
第８図（ａ）及び第９図（ａ）に示すＴＰＴのＴＦＴ特
性図である。

１・・・ゲートバス配線、２・・・ソースバス配線、４
・・・絵素電極、５・・・容量用下部電極、６・・・容
量用上部ｔ４極、７　ａ、　　７　ｂ、　　７　ｃ・・
・コンタクトホール、８・・・付加容量配線、１１・・
・透明絶縁性基板、１３・・・ゲート絶縁膜、１４・・
・層間絶縁膜、１５・・・保護膜、２７・・・付加容量
、４２・・・チャネル層、４２ａ・・・下方領域、４２
ｂ・・・オフセット領域、４３・・・ゲート電極、４５
・・・ＴＦＴ、４６・・・ソース電極、４７・・・ドレ
イン電極。

以上

Claims

【特許請求の範囲】１、一対の絶縁性基板と、該一対の基板の何れか一方の
基板内面にマトリクス状に配列された絵素電極と、該絵
素電極に接続され且つゲート電極及び該ゲート電極の下
方に形成されたチャネル層を有する第１の薄膜トランジ
スタと、を備えたアクティブマトリクス表示装置であっ
て、該チャネル層が、該ゲート電極の下方領域と、該下方領
域の両側のオフセット領域とに形成されているアクティ
ブマトリクス表示装置。２、前記第１の薄膜トランジスタのソース電極に接続さ
れたソースバス配線と、該ソースバス配線に供給される
映像信号を制御する第２の薄膜トランジスタとを更に備
え、該第２の薄膜トランジスタのチャネル層が、該第２
の薄膜トランジスタのゲート電極の下方領域に形成され
ている、請求項１に記載のアクティブマトリクス表示装
置。３、前記第１の薄膜トランジスタの前記オフセット領域
に於ける前記チャネル層のチャネル方向に於ける長さが
、０．５μｍ以上、５μｍ以下である、請求項１又は２
に記載のアクティブマトリクス表示装置。４、前記第１及び第２の薄膜トランジスタのチャネル層
が、多結晶シリコンからなる請求項１及至３に記載のア
クティブマトリクス表示装置。