JPS58182272A - 薄膜トランジスタ - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコン薄膜、例えば多結晶シリコン、アモル
ファス瞭シリコンによる薄膜トランジスタ(以下TIF
Tと略す)に関するもので、テ1!特性の向上を図った
ものである。
ファス瞭シリコンによる薄膜トランジスタ(以下TIF
Tと略す)に関するもので、テ1!特性の向上を図った
ものである。
近年、絶縁基板上にT?Trt形成する研究が活発に行
なわれている。この技術は安価な絶縁基板を用いて薄形
ディスプレイを実現するアクティブマトリックスパネル
、あるいは通常の半導体集積回路上にトランジスタ等の
能動素子を形成する、いわゆる三次元集積回路等、多く
の応用が期待できる0本発明ではTPTにおける本質的
な特性の向上を図ったものであるため、上述した以外の
TPTを応用した場合にも適用できるものである。
なわれている。この技術は安価な絶縁基板を用いて薄形
ディスプレイを実現するアクティブマトリックスパネル
、あるいは通常の半導体集積回路上にトランジスタ等の
能動素子を形成する、いわゆる三次元集積回路等、多く
の応用が期待できる0本発明ではTPTにおける本質的
な特性の向上を図ったものであるため、上述した以外の
TPTを応用した場合にも適用できるものである。
以下に多結晶シリコン薄膜を用いた71丁の製造方法の
1例を示して説明する。
1例を示して説明する。
第1図(−)で絶縁性基板101に多結晶シリコン薄l
l1102を形成、所定のパターンに加工する。
l1102を形成、所定のパターンに加工する。
その後熱酸化、あるいはovn法によりゲート酸化膜1
03を形成する0次にゲート電極としてN型を有する不
純物を含む多結晶シリコン104を形成加工する0次に
前記ゲート電極104をマスクとして、19g不純物1
05をイオン注入し、ソース・ドレイン領域106を設
けたのが同図(&)である、その後同図(−)のように
層間絶縁膜107を形成し、各配線を引き出すための$
108を開ける、最後にAt等の配線用命w4109で
配m形成したものが同図(d)である0以上のプロセス
に従って製造したTNTから得られた特性を第2図、第
3図に示す。第2図で横軸はソースに対するゲート電圧
yes であり、縦軸はドレイン電流工pである。また
、ソースに対するドレイン電圧は4vである。6種類の
特性の差は多結晶シリコンの膜厚(第1図(,0におけ
るTに相当する。)により(4)がTム=4000文、
(B)がτm=5oooL(o)がTo =2oooX
である。第3図で横軸は上記多結晶シリコンの膜厚Tで
あり、縦軸はゲート電圧yos==o(V)の時のドレ
イン電流工pである。
03を形成する0次にゲート電極としてN型を有する不
純物を含む多結晶シリコン104を形成加工する0次に
前記ゲート電極104をマスクとして、19g不純物1
05をイオン注入し、ソース・ドレイン領域106を設
けたのが同図(&)である、その後同図(−)のように
層間絶縁膜107を形成し、各配線を引き出すための$
108を開ける、最後にAt等の配線用命w4109で
配m形成したものが同図(d)である0以上のプロセス
に従って製造したTNTから得られた特性を第2図、第
3図に示す。第2図で横軸はソースに対するゲート電圧
yes であり、縦軸はドレイン電流工pである。また
、ソースに対するドレイン電圧は4vである。6種類の
特性の差は多結晶シリコンの膜厚(第1図(,0におけ
るTに相当する。)により(4)がTム=4000文、
(B)がτm=5oooL(o)がTo =2oooX
である。第3図で横軸は上記多結晶シリコンの膜厚Tで
あり、縦軸はゲート電圧yos==o(V)の時のドレ
イン電流工pである。
第2図、第3図の結果かられかるように、トランジスタ
が011状態の時のリーク電流は、多結晶シリコンの膜
厚Tに依存し、Tが小さい程リーク電流が小さくなる傾
向にある。その場合、第5図かられかるように、?>2
500〜3oooKの時はリーク電流の値ははとんど変
わらないが、テ〈2500〜3oooXになるとリーク
電流は急激に低減する傾向がある。従って多結晶シリコ
ンを用いたTNTをデバイスに応用する場合&ま、TP
Tが0シシ状轢の時に流れるリーク電流が上述した特性
を持つため、上記多結晶シリコンの膜厚の最適値がある
0以上の結果を考慮して、多結晶シリコンによるTIT
をアクティブマトリックスノザネルに応用した実施例を
説明する。
が011状態の時のリーク電流は、多結晶シリコンの膜
厚Tに依存し、Tが小さい程リーク電流が小さくなる傾
向にある。その場合、第5図かられかるように、?>2
500〜3oooKの時はリーク電流の値ははとんど変
わらないが、テ〈2500〜3oooXになるとリーク
電流は急激に低減する傾向がある。従って多結晶シリコ
ンを用いたTNTをデバイスに応用する場合&ま、TP
Tが0シシ状轢の時に流れるリーク電流が上述した特性
を持つため、上記多結晶シリコンの膜厚の最適値がある
0以上の結果を考慮して、多結晶シリコンによるTIT
をアクティブマトリックスノザネルに応用した実施例を
説明する。
本発明に用いる液晶パネルにおいて、01賜〜α5閣6
の画素では、液晶の抵抗値は&よ4f10−Ω近辺であ
り、従って71丁のリーク電流は等価抵抗で液晶の1/
10以下、即ち1[7−”A以下にする必要がある0本
出願人の実験結果から、この時の多結晶シリコンの膜厚
は、r<2sooXでなければならない。
の画素では、液晶の抵抗値は&よ4f10−Ω近辺であ
り、従って71丁のリーク電流は等価抵抗で液晶の1/
10以下、即ち1[7−”A以下にする必要がある0本
出願人の実験結果から、この時の多結晶シリコンの膜厚
は、r<2sooXでなければならない。
本発明の目的とするところは、多結晶シリコンを用いた
〒1テにおいて、上記多結晶シリコンの膜厚を2500
1以下にすることにより、リーク電流を低減させ、O蓋
/ OIF !F比の大きな特性をもつTffTを提供
し、各デバイスに応用することにある。
〒1テにおいて、上記多結晶シリコンの膜厚を2500
1以下にすることにより、リーク電流を低減させ、O蓋
/ OIF !F比の大きな特性をもつTffTを提供
し、各デバイスに応用することにある。
以下に本発明による実施例を述べる。
TFTをアクティブ・マトリックスパネルに応用した場
合の液晶表示装置は、一般に、−F側のガラス基板と、
下側のTIFT基板と、その間に封入された液晶とから
構成されており、前記TN?基板上にマ) IJククス
状に配置された液晶駆動素子を外部選択回路により選択
し、前記液晶駆動素子に接続された液晶駆動tmに電圧
を印加することにより、任意の文字9図形、あるいは画
像の表示を行なうものである。前記TNT基板の一般的
な回路図を第4図に示す。
合の液晶表示装置は、一般に、−F側のガラス基板と、
下側のTIFT基板と、その間に封入された液晶とから
構成されており、前記TN?基板上にマ) IJククス
状に配置された液晶駆動素子を外部選択回路により選択
し、前記液晶駆動素子に接続された液晶駆動tmに電圧
を印加することにより、任意の文字9図形、あるいは画
像の表示を行なうものである。前記TNT基板の一般的
な回路図を第4図に示す。
第4図(ff)はTFTJ!i板上の液晶駆動素子のマ
トリックス状配置図である。図中の1でHまれた領域が
表示領域であり、その中に液晶駆動素子2がマ) IJ
ソックス状配置されている。!1は液晶駆動素子2への
データ信号ラインであり、4は液晶駆動素子2へのタイ
ミング信号ラインである。*晶駆動素子2の回路図を第
1図(i)に示す、5はTITであり、データのスイッ
チングを行なう、6はコンデンサであり、データ信号の
保持用として用いられる。7は液晶パネルであり、7−
1は各液晶駆動素子に対応して杉皮された液晶駆動電極
であり、7−2は上側ガラスパネルである。
トリックス状配置図である。図中の1でHまれた領域が
表示領域であり、その中に液晶駆動素子2がマ) IJ
ソックス状配置されている。!1は液晶駆動素子2への
データ信号ラインであり、4は液晶駆動素子2へのタイ
ミング信号ラインである。*晶駆動素子2の回路図を第
1図(i)に示す、5はTITであり、データのスイッ
チングを行なう、6はコンデンサであり、データ信号の
保持用として用いられる。7は液晶パネルであり、7−
1は各液晶駆動素子に対応して杉皮された液晶駆動電極
であり、7−2は上側ガラスパネルである。
以上の説明かられかるように、TPTは液晶に印加する
電圧のデータをスイッチングするために用いられ、この
ときTFTに要求される特性は大きく次の2種類に分類
される。
電圧のデータをスイッチングするために用いられ、この
ときTFTに要求される特性は大きく次の2種類に分類
される。
(1) TffTをON状態にした時、コンデンサを光
電させるために充分な電流を流すことができること。
電させるために充分な電流を流すことができること。
(2111丁を011状態にした時、極力、電流が流れ
ないこと。
ないこと。
(1)は、コンデンサへのデータの書き込み特性に関す
るものである。液晶の表示はコンデンサの電位により決
定されるため、短時間にデータを完壁に書き込むことが
できるように、TNTは充分大きい電流を流すことがで
きなくてはならない。この時の電流(以下、ON電流と
いう、)は、コンデンサの容量と、書き込み時間とから
定まり、そのON電流をクリアできるようにT7Tl製
造しなくてはならない、TPTの流すことができるON
電流をま、トランジスタのサイズ(チャネル長とチャネ
ル幅)、構造、製造プロセス、ゲート電−圧などに大き
く依存する。多結晶シリコンを用いてTNTを形成した
場合、一般にON電流は充分大きい値を得ることが可能
であり、したがって(1)の要求事項は満足されている
。これは、非晶質半導体などと興なり、多結晶シリコン
ではかなり大きいキャリア移動度が得られるためである
。
るものである。液晶の表示はコンデンサの電位により決
定されるため、短時間にデータを完壁に書き込むことが
できるように、TNTは充分大きい電流を流すことがで
きなくてはならない。この時の電流(以下、ON電流と
いう、)は、コンデンサの容量と、書き込み時間とから
定まり、そのON電流をクリアできるようにT7Tl製
造しなくてはならない、TPTの流すことができるON
電流をま、トランジスタのサイズ(チャネル長とチャネ
ル幅)、構造、製造プロセス、ゲート電−圧などに大き
く依存する。多結晶シリコンを用いてTNTを形成した
場合、一般にON電流は充分大きい値を得ることが可能
であり、したがって(1)の要求事項は満足されている
。これは、非晶質半導体などと興なり、多結晶シリコン
ではかなり大きいキャリア移動度が得られるためである
。
(2)は、コンデンサに書き込まれたデータの保持特性
に関するものである。一般に、電き込まれたデータは書
き込み時間よりもはるかに長い時間保持されなくてはな
らない。コンデンサの静電容量は、通常1p?程度の小
さい値であるため、TITがOFF状態の時にわずかで
もリーク電流が流れると、ドレインの電位(すなわちコ
ンデンサの電位)は急激にソースの電位に近づき、書き
込まれたデータは正しく保持されなくなってしまう。
に関するものである。一般に、電き込まれたデータは書
き込み時間よりもはるかに長い時間保持されなくてはな
らない。コンデンサの静電容量は、通常1p?程度の小
さい値であるため、TITがOFF状態の時にわずかで
もリーク電流が流れると、ドレインの電位(すなわちコ
ンデンサの電位)は急激にソースの電位に近づき、書き
込まれたデータは正しく保持されなくなってしまう。
多結晶シリコンを用いて11丁を形成した場合、多結晶
シリコン膜中の結晶粒界に多くのトラップ単位が局在し
ているため、このトラップを介してかなり多くのリーク
電流が流れてしまう。
シリコン膜中の結晶粒界に多くのトラップ単位が局在し
ているため、このトラップを介してかなり多くのリーク
電流が流れてしまう。
以上述べた内容かられかるように、多結晶シリコンな用
いたTNTでは、ON電流は比較的大きい値が得られる
が、リーク電流の値も大きくなり、データの保持特性を
悪化させている。したがってリーク電流を小さくおさえ
ることが急務となっている。このことは、丁1!をアク
ティブマトリックスパネル以外の用途に応用する場合に
も全く同様のことが言える0例えばTITを用いて、通
常のロジック回路を構成する場合には、静止電流が増加
し、またメモリ回路を構成する場合には、娯動作の原因
となる。
いたTNTでは、ON電流は比較的大きい値が得られる
が、リーク電流の値も大きくなり、データの保持特性を
悪化させている。したがってリーク電流を小さくおさえ
ることが急務となっている。このことは、丁1!をアク
ティブマトリックスパネル以外の用途に応用する場合に
も全く同様のことが言える0例えばTITを用いて、通
常のロジック回路を構成する場合には、静止電流が増加
し、またメモリ回路を構成する場合には、娯動作の原因
となる。
次に本実施例に於いて用いたTff’!’の製造プロセ
スを第5WJに示す、製造方法は第1図で説明したもの
と同様であるので省略する。なお第5図に示した番号は
、第1図で示した番号と以下のように対応する。(10
l−2(11,102−202・・・6109−209
) また、本発明による実施例では多結晶シリコンの膜厚(
第5図T′に相当する)をT’<25001にすること
により、十分満足のできる特性をもつ製品を得ることが
できた。
スを第5WJに示す、製造方法は第1図で説明したもの
と同様であるので省略する。なお第5図に示した番号は
、第1図で示した番号と以下のように対応する。(10
l−2(11,102−202・・・6109−209
) また、本発明による実施例では多結晶シリコンの膜厚(
第5図T′に相当する)をT’<25001にすること
により、十分満足のできる特性をもつ製品を得ることが
できた。
上述した本発明による実施例に限らず、多結晶シリコン
を用いたで1丁のリーク電流を最小限に抑えることは、
TNTを応用したデバイスに要求される性能を得るため
にも不可欠であり、それには本発明の目的で示したよう
に多結晶シリコンの膜厚を2500X以下にすることが
必要である。
を用いたで1丁のリーク電流を最小限に抑えることは、
TNTを応用したデバイスに要求される性能を得るため
にも不可欠であり、それには本発明の目的で示したよう
に多結晶シリコンの膜厚を2500X以下にすることが
必要である。
以上のように多結晶シリコン202の膜厚T′を小さく
してゆけばそれに共なってリーク電流を低減せしめるこ
とができるが、ある膜厚まで小さくすると、配線用金属
209として例えばムt。
してゆけばそれに共なってリーク電流を低減せしめるこ
とができるが、ある膜厚まで小さくすると、配線用金属
209として例えばムt。
A t −84を用いた場合拡散層を突き抜けてコンタ
クトをとることが不可能となる。従って、リーク電流を
減らすための多結晶シリコンの膜厚は、・よりリーク電
流を低減できる可能性を持ちながら、結局のところコン
タクトが安定してとれるかどうかに制限されてしまう、
この間馳を敗勢するため本出願人は以下に述べるT′I
T構造を提供する。
クトをとることが不可能となる。従って、リーク電流を
減らすための多結晶シリコンの膜厚は、・よりリーク電
流を低減できる可能性を持ちながら、結局のところコン
タクトが安定してとれるかどうかに制限されてしまう、
この間馳を敗勢するため本出願人は以下に述べるT′I
T構造を提供する。
即ち、チャンネルの形成される領域の多結晶シリコンの
膜厚のみを薄くすることによって、リーク電流を減らす
と共に、ソース・ドレイン領域と配線用金属とのコンタ
クトを確実にとる構造である。
膜厚のみを薄くすることによって、リーク電流を減らす
と共に、ソース・ドレイン領域と配線用金属とのコンタ
クトを確実にとる構造である。
M、SWiに従って、本発明の一実施例を説明する。
餉6図(a)のように、絶縁基板301上に、確実にコ
ンタクFをとることのできる膜厚を有する多結晶シIJ
コン502を形成し、所定のパターンに加」−する0
次に、チャンネル領域のみを所定の膜厚(2soo1以
下)までエツチングし、凹部300を形成する。その後
、熱酸化、あるいはOVD法によりゲート酸化#303
を形成したのが同図(h)である0次に同図(#)のよ
うに、凹部300に多結晶シリコン等のゲート電極30
4を設け、該ゲート電極をマスクとしてMIIの不純物
305t−イオン注入し、ソース番ドレイン領域506
を形成する。その後、層間絶縁膜507を形成した後、
配線用金属とのコンタクシをとるための室30Bを開け
たのが同M (d)である、最後にムを等の配線用金属
309を蒸着後、配線形成したものが同図(−)である
、このような**によれば、チャンネルが形成される領
域の多結晶シリコンのみを薄くすることができるため、
配線用金属とソース・ドレイン領域のコンタクトが確実
にとれ、ざらにリーク電流を減らす方向へもっていくこ
とができる。
ンタクFをとることのできる膜厚を有する多結晶シIJ
コン502を形成し、所定のパターンに加」−する0
次に、チャンネル領域のみを所定の膜厚(2soo1以
下)までエツチングし、凹部300を形成する。その後
、熱酸化、あるいはOVD法によりゲート酸化#303
を形成したのが同図(h)である0次に同図(#)のよ
うに、凹部300に多結晶シリコン等のゲート電極30
4を設け、該ゲート電極をマスクとしてMIIの不純物
305t−イオン注入し、ソース番ドレイン領域506
を形成する。その後、層間絶縁膜507を形成した後、
配線用金属とのコンタクシをとるための室30Bを開け
たのが同M (d)である、最後にムを等の配線用金属
309を蒸着後、配線形成したものが同図(−)である
、このような**によれば、チャンネルが形成される領
域の多結晶シリコンのみを薄くすることができるため、
配線用金属とソース・ドレイン領域のコンタクトが確実
にとれ、ざらにリーク電流を減らす方向へもっていくこ
とができる。
以上、述べてきたように本発明は多結晶シリコンを用い
たTFTに於いて、リーク電流をデバイス要求に応じて
低減せしめることができる効果を有するTPT特性の向
上を図ったものである。
たTFTに於いて、リーク電流をデバイス要求に応じて
低減せしめることができる効果を有するTPT特性の向
上を図ったものである。
第1図は本発明の説明に用いたTFTの構造及びその製
造方法であり、第2図、・第3図はその特性を示すグラ
フである。また第4図は本発明の実施例として用いた液
晶駆動素子のマトリックス吠配置図、及び液晶駆動素子
の囲路図′であり、第5図は用いられたTFTの構造及
びその製造方法である。第6図は第5図°における丁ν
Tの特性をさらに改善するTV?構造とその製造方法で
ある。 第3図 七 %5f−Otr) o41 第4図 (α) <b)
造方法であり、第2図、・第3図はその特性を示すグラ
フである。また第4図は本発明の実施例として用いた液
晶駆動素子のマトリックス吠配置図、及び液晶駆動素子
の囲路図′であり、第5図は用いられたTFTの構造及
びその製造方法である。第6図は第5図°における丁ν
Tの特性をさらに改善するTV?構造とその製造方法で
ある。 第3図 七 %5f−Otr) o41 第4図 (α) <b)
Claims (1)
- 【特許請求の範囲】 1)シリコン薄膜を用い、ソース電極とドレイン電極及
びゲート電極を備えた薄膜トランジスタに於いて、シリ
コン薄膜の膜厚が2soo1以下であることを特徴とす
る薄膜トランジスタ。 2)前記シリコン薄膜として多結晶シリコンを用いたこ
とを特徴とする特許請求範囲第1項記載の薄膜トランジ
スタ。
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57064892A JPS58182272A (ja) | 1982-04-19 | 1982-04-19 | 薄膜トランジスタ |
FR8305592A FR2527385B1 (fr) | 1982-04-13 | 1983-04-06 | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
DE3312743A DE3312743C2 (de) | 1982-04-13 | 1983-04-08 | Dünnfilm-MOS-Transistor und Verwendung desselben als Schaltelement in einer Aktivmatrixanordnung |
DE3348083A DE3348083C2 (ja) | 1982-04-13 | 1983-04-08 | |
GB08309750A GB2118365B (en) | 1982-04-13 | 1983-04-11 | A thin film mos transistor and an active matrix liquid crystal display device |
FR838320366A FR2536194B1 (fr) | 1982-04-13 | 1983-12-20 | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
HK886/87A HK88687A (en) | 1982-04-13 | 1987-11-26 | A thin film mos transistor and an active matrix liquid crystal display device |
US07/203,548 US5124768A (en) | 1982-04-13 | 1988-05-31 | Thin film transistor and active matrix assembly including same |
US07/828,548 US5294555A (en) | 1982-04-13 | 1992-01-30 | Method of manufacturing thin film transistor and active matrix assembly including same |
US08/320,729 US6294796B1 (en) | 1982-04-13 | 1994-10-11 | Thin film transistors and active matrices including same |
US08/388,900 US5554861A (en) | 1982-04-13 | 1995-02-14 | Thin film transistors and active matrices including the same |
US08/402,374 US6242777B1 (en) | 1982-04-13 | 1995-03-13 | Field effect transistor and liquid crystal devices including the same |
US08/413,369 US5736751A (en) | 1982-04-13 | 1995-03-30 | Field effect transistor having thick source and drain regions |
US08/452,370 US5698864A (en) | 1982-04-13 | 1995-05-26 | Method of manufacturing a liquid crystal device having field effect transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57064892A JPS58182272A (ja) | 1982-04-19 | 1982-04-19 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182272A true JPS58182272A (ja) | 1983-10-25 |
Family
ID=13271184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57064892A Pending JPS58182272A (ja) | 1982-04-13 | 1982-04-19 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182272A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136262A (ja) * | 1983-12-23 | 1985-07-19 | Sony Corp | 電界効果型トランジスタ |
JPS6148975A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | 薄膜トランジスタ |
JPS6185868A (ja) * | 1984-10-03 | 1986-05-01 | Sony Corp | 薄膜トランジスタ |
JPH0320046A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH03155166A (ja) * | 1989-11-14 | 1991-07-03 | Fuji Electric Co Ltd | 薄膜半導体素子 |
JPH077156A (ja) * | 1993-09-13 | 1995-01-10 | Sony Corp | 電界効果型薄膜トランジスタ |
JPH0758341A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
JPH0758342A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
WO1997022142A1 (fr) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Dispositif semi-conducteur en film mince, procede pour fabriquer le dispositif semi-conducteur en film mince, affichage a cristaux liquides, procede pour fabriquer un affichage a cristaux liquides, appareil electronique, procede pour fabriquer l'appareil electronique et procede pour deposer un film mince |
US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
JP2016154229A (ja) * | 2015-02-12 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置、または該半導体装置を有する表示装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
JPS5710266A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Mis field effect semiconductor device |
JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
JPS58178564A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | 薄膜トランジスタ |
-
1982
- 1982-04-19 JP JP57064892A patent/JPS58182272A/ja active Pending
Patent Citations (4)
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JPS58178564A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | 薄膜トランジスタ |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136262A (ja) * | 1983-12-23 | 1985-07-19 | Sony Corp | 電界効果型トランジスタ |
JPS6148975A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | 薄膜トランジスタ |
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WO1997022142A1 (fr) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Dispositif semi-conducteur en film mince, procede pour fabriquer le dispositif semi-conducteur en film mince, affichage a cristaux liquides, procede pour fabriquer un affichage a cristaux liquides, appareil electronique, procede pour fabriquer l'appareil electronique et procede pour deposer un film mince |
US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
US6660572B2 (en) | 1995-12-14 | 2003-12-09 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
JP2016154229A (ja) * | 2015-02-12 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置、または該半導体装置を有する表示装置 |
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