JPH077156A - 電界効果型薄膜トランジスタ - Google Patents
電界効果型薄膜トランジスタInfo
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- JPH077156A JPH077156A JP25117193A JP25117193A JPH077156A JP H077156 A JPH077156 A JP H077156A JP 25117193 A JP25117193 A JP 25117193A JP 25117193 A JP25117193 A JP 25117193A JP H077156 A JPH077156 A JP H077156A
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Abstract
(57)【要約】 （修正有）
【構成】絶縁基板１に形成されかつ水素化された多結晶
シリコン膜２で膜厚が１００〜１，０００Åになるよう
に構成されかつチャネルが形成される活性層８と、上記
多結晶シリコン膜２で構成されているソース領域６およ
びドレイン領域７と、少くとも上記活性層８、上記ソー
ス領域６および上記ドレイン領域７のそれぞれの上方に
プラズマＣＶＤ法により形成されかつ水素を含むプラズ
マ窒化シリコン膜１１とを備えている。 【効果】実効移動度μeff を非常に大きくすることがで
き、しきい値電圧ＶT および動作に要するゲート電極を
それぞれ十分小さくすることができ、製造に高温プロセ
スを用いることができ、トラップ密度が製造後に変化し
て特性変化を生じることがなく、外部汚染による特性劣
化を効果的に防止することができる。
シリコン膜２で膜厚が１００〜１，０００Åになるよう
に構成されかつチャネルが形成される活性層８と、上記
多結晶シリコン膜２で構成されているソース領域６およ
びドレイン領域７と、少くとも上記活性層８、上記ソー
ス領域６および上記ドレイン領域７のそれぞれの上方に
プラズマＣＶＤ法により形成されかつ水素を含むプラズ
マ窒化シリコン膜１１とを備えている。 【効果】実効移動度μeff を非常に大きくすることがで
き、しきい値電圧ＶT および動作に要するゲート電極を
それぞれ十分小さくすることができ、製造に高温プロセ
スを用いることができ、トラップ密度が製造後に変化し
て特性変化を生じることがなく、外部汚染による特性劣
化を効果的に防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、チャネルが形成される
活性層が多結晶シリコン膜で構成されているＭＯＳ型の
薄膜トランジスタ（以下、「ＭＯＳ ＴＦＴ」という）
などの電界効果型薄膜トランジスタに関する。
活性層が多結晶シリコン膜で構成されているＭＯＳ型の
薄膜トランジスタ（以下、「ＭＯＳ ＴＦＴ」という）
などの電界効果型薄膜トランジスタに関する。
【０００２】
【従来の技術】ＭＯＳ ＴＦＴの活性層を多結晶シリコ
ン膜で構成した場合には、非晶質シリコン膜で構成した
場合に比べてキャリアの実効移動度μeff が大きいと
か、ＭＯＳ ＴＦＴを製造するために高温プロセスを使
用することができるとかの利点がある。しかし、一方で
は、多結晶シリコン膜中に多数のトラップが存在するた
めに、ＭＯＳ ＴＦＴのしきい値電圧ＶT が大きいと
か、ＭＯＳ ＴＦＴの動作に要するゲート電極が大きい
とかの欠点がある。
ン膜で構成した場合には、非晶質シリコン膜で構成した
場合に比べてキャリアの実効移動度μeff が大きいと
か、ＭＯＳ ＴＦＴを製造するために高温プロセスを使
用することができるとかの利点がある。しかし、一方で
は、多結晶シリコン膜中に多数のトラップが存在するた
めに、ＭＯＳ ＴＦＴのしきい値電圧ＶT が大きいと
か、ＭＯＳ ＴＦＴの動作に要するゲート電極が大きい
とかの欠点がある。
【０００３】上述のトラップ密度を減少させるために、
従来は次のような方法が用いられている。すなわち、こ
の方法は、ＭＯＳ ＴＦＴを形成した後に、このＭＯＳ
ＴＦＴを例えばプラズマ化された水素ガス雰囲気中で
アニールすることにより多結晶シリコン膜の水素化を行
い、これにより多結晶シリコン膜中のトラップ密度を減
少させるものである。
従来は次のような方法が用いられている。すなわち、こ
の方法は、ＭＯＳ ＴＦＴを形成した後に、このＭＯＳ
ＴＦＴを例えばプラズマ化された水素ガス雰囲気中で
アニールすることにより多結晶シリコン膜の水素化を行
い、これにより多結晶シリコン膜中のトラップ密度を減
少させるものである。
【０００４】
【発明が解決しようとする課題】しかし、この方法は、
長時間のアニールを行う場合には生産性などの点で好ま
しくなく、また、プラズマによりＭＯＳ ＴＦＴが損傷
を受ける可能性があるばかりでなく、通常はＭＯＳ Ｔ
ＦＴの製造後に高温ＢＴ試験などを行うために、この際
に、上述の水素化処理により多結晶シリコン膜中のトラ
ップに付着した水素がトラップを離れて再び膜外に放出
されるから、多結晶シリコン膜中のトラップ密度が再び
増加してＭＯＳ ＴＦＴの特性が劣化してしまうという
欠点を有している。
長時間のアニールを行う場合には生産性などの点で好ま
しくなく、また、プラズマによりＭＯＳ ＴＦＴが損傷
を受ける可能性があるばかりでなく、通常はＭＯＳ Ｔ
ＦＴの製造後に高温ＢＴ試験などを行うために、この際
に、上述の水素化処理により多結晶シリコン膜中のトラ
ップに付着した水素がトラップを離れて再び膜外に放出
されるから、多結晶シリコン膜中のトラップ密度が再び
増加してＭＯＳ ＴＦＴの特性が劣化してしまうという
欠点を有している。
【０００５】
【発明の目的】本発明は、上述の問題にかんがみ、実効
移動度μeff がきわめて大きくかつしきい値電圧ＶT お
よび動作に要するゲート電圧が十分小さいＭＯＳ ＴＦ
Ｔなどの電界効果型薄膜トランジスタを提供することを
目的とする。
移動度μeff がきわめて大きくかつしきい値電圧ＶT お
よび動作に要するゲート電圧が十分小さいＭＯＳ ＴＦ
Ｔなどの電界効果型薄膜トランジスタを提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明による電界効果型薄膜トランジスタは、水素化
された多結晶シリコン膜が形成されている絶縁基板と、
上記多結晶シリコン膜で膜厚が１００〜１，０００Åと
なるように構成されかつチャネルが形成される活性層
と、上記多結晶シリコン膜でそれぞれ構成されているソ
ース領域およびドレイン領域と、上記活性層上に形成さ
れているゲート絶縁膜と、上記ゲート絶縁膜を介して上
記活性層に対向しているゲート電極と、上記ソース領域
および上記ドレイン領域のためにそれぞれ設けられてい
る取出し電極と、少くとも上記活性層、上記ソース領域
および上記ドレイン領域のそれぞれの上方にプラズマＣ
ＶＤ法により形成されかつ水素を含むプラズマ窒化シリ
コン膜とをそれぞれ備えている。
の本発明による電界効果型薄膜トランジスタは、水素化
された多結晶シリコン膜が形成されている絶縁基板と、
上記多結晶シリコン膜で膜厚が１００〜１，０００Åと
なるように構成されかつチャネルが形成される活性層
と、上記多結晶シリコン膜でそれぞれ構成されているソ
ース領域およびドレイン領域と、上記活性層上に形成さ
れているゲート絶縁膜と、上記ゲート絶縁膜を介して上
記活性層に対向しているゲート電極と、上記ソース領域
および上記ドレイン領域のためにそれぞれ設けられてい
る取出し電極と、少くとも上記活性層、上記ソース領域
および上記ドレイン領域のそれぞれの上方にプラズマＣ
ＶＤ法により形成されかつ水素を含むプラズマ窒化シリ
コン膜とをそれぞれ備えている。
【０００７】このように構成することによって、実効移
動度μeff がきわめて大きくかつしきい値電圧ＶT およ
び動作に要するゲート電圧が十分小さい電界効果型薄膜
トランジスタを提供することができる。
動度μeff がきわめて大きくかつしきい値電圧ＶT およ
び動作に要するゲート電圧が十分小さい電界効果型薄膜
トランジスタを提供することができる。
【０００８】
【実施例】以下、本発明をＭＯＳ ＴＦＴに適用した一
実施例につき図面を参照しながら説明する。
実施例につき図面を参照しながら説明する。
【０００９】図１に示すＭＯＳ ＴＦＴは次のようにし
て製造される。すなわち、まず、絶縁基板としての石英
基板１上に多結晶シリコン膜２、ＳｉＯ2 膜から成るゲ
ート酸化膜３、ＤＯＰＯＳ膜（不純物をドープした多結
晶シリコン膜）から成るゲート電極４をそれぞれ形成し
た後に、全面にＰＳＧ膜５を形成する。次に、１，００
０℃程度の高温熱処理を行ってＰＳＧ膜５中に含まれて
いるリンを多結晶シリコン膜２中に熱拡散させることに
よって、ｎ+ 層からそれぞれ成るソース領域６およびド
レイン領域７を形成する。なお、ソース領域６とドレイ
ン領域７との間の多結晶シリコン膜２ａは活性層８を構
成している。次に、ＰＳＧ膜５の所定部分をエッチング
除去して開口５ａ、５ｂをそれぞれ形成した後に、これ
らの開口５ａ、５ｂにＡｌからそれぞれ成る取り出し電
極９、１０を形成する。
て製造される。すなわち、まず、絶縁基板としての石英
基板１上に多結晶シリコン膜２、ＳｉＯ2 膜から成るゲ
ート酸化膜３、ＤＯＰＯＳ膜（不純物をドープした多結
晶シリコン膜）から成るゲート電極４をそれぞれ形成し
た後に、全面にＰＳＧ膜５を形成する。次に、１，００
０℃程度の高温熱処理を行ってＰＳＧ膜５中に含まれて
いるリンを多結晶シリコン膜２中に熱拡散させることに
よって、ｎ+ 層からそれぞれ成るソース領域６およびド
レイン領域７を形成する。なお、ソース領域６とドレイ
ン領域７との間の多結晶シリコン膜２ａは活性層８を構
成している。次に、ＰＳＧ膜５の所定部分をエッチング
除去して開口５ａ、５ｂをそれぞれ形成した後に、これ
らの開口５ａ、５ｂにＡｌからそれぞれ成る取り出し電
極９、１０を形成する。
【００１０】次に、例えばＳｉＨ4 とＮＨ3 との混合ガ
スを反応ガスとして用いたプラズマＣＶＤ法により窒化
シリコン膜（以下、「プラズマ窒化シリコン膜」とい
う）１１を全面に被着形成する。次に、例えば４００℃
で所定時間アニールを行って、ＭＯＳ ＴＦＴを完成さ
せる。なお、上述のプラズマ窒化シリコン膜１１は、Ｍ
ＯＳ ＴＦＴのパッシベーション膜としての役割を果た
すばかりでなく、後述のように水素の供給源としての役
割も果たすことができる。
スを反応ガスとして用いたプラズマＣＶＤ法により窒化
シリコン膜（以下、「プラズマ窒化シリコン膜」とい
う）１１を全面に被着形成する。次に、例えば４００℃
で所定時間アニールを行って、ＭＯＳ ＴＦＴを完成さ
せる。なお、上述のプラズマ窒化シリコン膜１１は、Ｍ
ＯＳ ＴＦＴのパッシベーション膜としての役割を果た
すばかりでなく、後述のように水素の供給源としての役
割も果たすことができる。
【００１１】本発明者らは、上述のアニール時間を種々
に変えて図１に示すＭＯＳ ＴＦＴの特性変化を調べた
ところ、次のような結果を得た。すなわち、アニール時
間を例えば６０分、１８０分および８時間と変えてアニ
ールすると、アニール時間が長くなるに従ってしきい値
電圧ＶT およびＭＯＳ ＴＦＴの動作に要するゲート電
圧が小さくなると共に、実効移動度μeff が著しく大き
くなるのが観察された。一例を挙げると、多結晶シリコ
ン膜２の膜厚が４００Åである場合、アニールを全く行
わない時のしきい値電圧ＶT および実効移動度μeff は
それぞれ１１Ｖおよび１ｃｍ2 ／Ｖsec であるが、８時
間アニールを行った後にはそれぞれ７Ｖおよび２０ｃｍ
2 ／Ｖsec となった。
に変えて図１に示すＭＯＳ ＴＦＴの特性変化を調べた
ところ、次のような結果を得た。すなわち、アニール時
間を例えば６０分、１８０分および８時間と変えてアニ
ールすると、アニール時間が長くなるに従ってしきい値
電圧ＶT およびＭＯＳ ＴＦＴの動作に要するゲート電
圧が小さくなると共に、実効移動度μeff が著しく大き
くなるのが観察された。一例を挙げると、多結晶シリコ
ン膜２の膜厚が４００Åである場合、アニールを全く行
わない時のしきい値電圧ＶT および実効移動度μeff は
それぞれ１１Ｖおよび１ｃｍ2 ／Ｖsec であるが、８時
間アニールを行った後にはそれぞれ７Ｖおよび２０ｃｍ
2 ／Ｖsec となった。
【００１２】また、アニール条件を４００℃、５時間に
固定して実効移動度μeff と多結晶シリコン膜２の膜厚
との間の関係を調べたところ、図２に示すような結果が
得られた。すなわち、この図２の曲線Ａで示されるよう
に、プラズマ窒化シリコン膜１１を形成して４００℃で
５時間アニールを行った場合には、１００〜１，０００
Åの範囲のいずれの膜厚においても実効移動度μeff は
きわめて大きく、特に膜厚約４００Åでは約１００ｃｍ
2 ／Ｖsec という著しく大きな実効移動度μeff が得ら
れた。なお、図２の曲線Ａから、実効移動度μeff を１
５ｃｍ2 ／Ｖsec 以上にするには、多結晶シリコン膜２
を約１９０〜約７７０Åにする必要があり、また、２０
ｃｍ2 ／Ｖsec 以上にするには、約２１０〜６８０Åに
する必要かあることが判明した。また、図２には図示さ
れていないが、１，０００〜３，０００Åの膜厚範囲に
おける実効移動度μeff は、６〜７ｃｍ2 ／Ｖsec であ
った。
固定して実効移動度μeff と多結晶シリコン膜２の膜厚
との間の関係を調べたところ、図２に示すような結果が
得られた。すなわち、この図２の曲線Ａで示されるよう
に、プラズマ窒化シリコン膜１１を形成して４００℃で
５時間アニールを行った場合には、１００〜１，０００
Åの範囲のいずれの膜厚においても実効移動度μeff は
きわめて大きく、特に膜厚約４００Åでは約１００ｃｍ
2 ／Ｖsec という著しく大きな実効移動度μeff が得ら
れた。なお、図２の曲線Ａから、実効移動度μeff を１
５ｃｍ2 ／Ｖsec 以上にするには、多結晶シリコン膜２
を約１９０〜約７７０Åにする必要があり、また、２０
ｃｍ2 ／Ｖsec 以上にするには、約２１０〜６８０Åに
する必要かあることが判明した。また、図２には図示さ
れていないが、１，０００〜３，０００Åの膜厚範囲に
おける実効移動度μeff は、６〜７ｃｍ2 ／Ｖsec であ
った。
【００１３】これに対して、プラズマ窒化シリコン膜１
１を形成せずかつアニールも行わない場合には、図２の
曲線ＢおよびＣで示されるようになり、いずれの膜厚に
おいても、プラズマ窒化シリコン膜１１を形成してアニ
ールを行った場合に比べて実効移動度μeff が小さいこ
とがわかる。なお、図２の曲線ＡおよびＢは、多結晶シ
リコン膜２を形成した後に、表面を熱酸化して所定膜厚
の多結晶シリコン膜２を得た場合のデータであり、ま
た、曲線Ｃは、所定膜厚の多結晶シリコン膜２を最初か
ら形成した場合のデータである。
１を形成せずかつアニールも行わない場合には、図２の
曲線ＢおよびＣで示されるようになり、いずれの膜厚に
おいても、プラズマ窒化シリコン膜１１を形成してアニ
ールを行った場合に比べて実効移動度μeff が小さいこ
とがわかる。なお、図２の曲線ＡおよびＢは、多結晶シ
リコン膜２を形成した後に、表面を熱酸化して所定膜厚
の多結晶シリコン膜２を得た場合のデータであり、ま
た、曲線Ｃは、所定膜厚の多結晶シリコン膜２を最初か
ら形成した場合のデータである。
【００１４】上述のようにしきい値電圧ＶT および動作
に要するゲート電極が小さくなると共に実効移動度μ
eff が大きくなってＭＯＳ ＴＦＴの特性が向上するの
は、次のような理由による。すなわち、プラズマＣＶＤ
法により形成されたプラズマ窒化シリコン膜１１中には
水素が含まれているために、この膜の形成後のアニール
の際に、上述の水素がＰＳＧ膜５などを通過して活性層
８などの中に入り込んでトラップに付着する結果、トラ
ップ密度が減少するためである。そして、アニール時間
が長くなるに従って特性が向上するのは、トラップ密度
がアニール時間の増加と共に減少するためである。
に要するゲート電極が小さくなると共に実効移動度μ
eff が大きくなってＭＯＳ ＴＦＴの特性が向上するの
は、次のような理由による。すなわち、プラズマＣＶＤ
法により形成されたプラズマ窒化シリコン膜１１中には
水素が含まれているために、この膜の形成後のアニール
の際に、上述の水素がＰＳＧ膜５などを通過して活性層
８などの中に入り込んでトラップに付着する結果、トラ
ップ密度が減少するためである。そして、アニール時間
が長くなるに従って特性が向上するのは、トラップ密度
がアニール時間の増加と共に減少するためである。
【００１５】なお、プラズマ窒化シリコン膜１１を形成
せずにフォーミングガス中でアニールを行った場合に
は、アニール時間が１８０分までは次第に特性が向上す
るが、その向上の度合は上述の実施例に比べて小さい。
さらに、この場合、アニール時間が１８０分を超えると
逆に特性が劣化するのが観察されたが、これは４００℃
におけるフォーミングガス中の水素と多結晶シリコン膜
２中のいわゆるダングリングボンドとが平衡状態に落ち
着くためである。
せずにフォーミングガス中でアニールを行った場合に
は、アニール時間が１８０分までは次第に特性が向上す
るが、その向上の度合は上述の実施例に比べて小さい。
さらに、この場合、アニール時間が１８０分を超えると
逆に特性が劣化するのが観察されたが、これは４００℃
におけるフォーミングガス中の水素と多結晶シリコン膜
２中のいわゆるダングリングボンドとが平衡状態に落ち
着くためである。
【００１６】上述の実施例によれば、既述のように、Ｍ
ＯＳ ＴＦＴのしきい値電圧ＶT および動作に要するゲ
ート電圧を十分小さくすることができると共に実効移動
度μeff きわめて大きくすることができるばかりでな
く、次のような利点もある。すなわち、ＭＯＳ ＴＦＴ
の完成後に行われる高温ＢＴ試験においても、プラズマ
窒化シリコン膜１１の存在によって、活性層８などの中
に既に取り込まれている水素が多結晶シリコン膜２外に
放出されるのを防止することができるから、トラップ密
度が変化することにより特性変化が生ずることがない。
さらに上述のプラズマ窒化シリコン膜１１は外部からの
不純物に対するストッパーとなるために、外部汚染によ
るＭＯＳ ＴＦＴの特性劣化を防止することができる。
ＯＳ ＴＦＴのしきい値電圧ＶT および動作に要するゲ
ート電圧を十分小さくすることができると共に実効移動
度μeff きわめて大きくすることができるばかりでな
く、次のような利点もある。すなわち、ＭＯＳ ＴＦＴ
の完成後に行われる高温ＢＴ試験においても、プラズマ
窒化シリコン膜１１の存在によって、活性層８などの中
に既に取り込まれている水素が多結晶シリコン膜２外に
放出されるのを防止することができるから、トラップ密
度が変化することにより特性変化が生ずることがない。
さらに上述のプラズマ窒化シリコン膜１１は外部からの
不純物に対するストッパーとなるために、外部汚染によ
るＭＯＳ ＴＦＴの特性劣化を防止することができる。
【００１７】なお、上述の実施例におけるアニールは、
一度に大量の基板の熱処理を行うことのできる公知の熱
処理炉を用いて行うことができるから、長時間のアニー
ルを行う場合においても生産性が損われることはない。
一度に大量の基板の熱処理を行うことのできる公知の熱
処理炉を用いて行うことができるから、長時間のアニー
ルを行う場合においても生産性が損われることはない。
【００１８】また、上述の実施例においては、アニール
温度を４００℃としたが、これに限定されるものでは勿
論ない。しかし、アニール温度が低すぎるとＭＯＳ Ｔ
ＦＴの特性が改善される程度が小さく、また、アニール
温度が高すぎるとプロセス上の問題が生じるから、３０
０〜５００℃であるのが好ましい。また、上述の実施例
においては、プラズマ窒化シリコン膜１１をＰＳＧ膜５
の全面に形成しているが、少なくとも活性層８、ソース
領域６およびドレイン領域７にそれぞれ対応する部分の
ＰＳＧ膜５上に形成すればよい。さらに、ＰＳＧ膜５を
省略してゲート電極４および多結晶シリコン膜２上に直
接プラズマ窒化シリコン膜１１を形成してもよい。
温度を４００℃としたが、これに限定されるものでは勿
論ない。しかし、アニール温度が低すぎるとＭＯＳ Ｔ
ＦＴの特性が改善される程度が小さく、また、アニール
温度が高すぎるとプロセス上の問題が生じるから、３０
０〜５００℃であるのが好ましい。また、上述の実施例
においては、プラズマ窒化シリコン膜１１をＰＳＧ膜５
の全面に形成しているが、少なくとも活性層８、ソース
領域６およびドレイン領域７にそれぞれ対応する部分の
ＰＳＧ膜５上に形成すればよい。さらに、ＰＳＧ膜５を
省略してゲート電極４および多結晶シリコン膜２上に直
接プラズマ窒化シリコン膜１１を形成してもよい。
【００１９】さらに、上述の実施例においては、本発明
を二次元的に一層形成されたＭＯＳＴＦＴに適用した場
合につき説明したが、ＭＯＳ ＴＦＴを三次元的に多層
形成した場合にも本発明を適用することができる。この
場合には、上述のプラズマ窒化シリコン膜を各層間の層
間絶縁膜および最上層のパッシペーション膜として用い
ることにより、上述の実施例と同様な効果を得ることが
できる。
を二次元的に一層形成されたＭＯＳＴＦＴに適用した場
合につき説明したが、ＭＯＳ ＴＦＴを三次元的に多層
形成した場合にも本発明を適用することができる。この
場合には、上述のプラズマ窒化シリコン膜を各層間の層
間絶縁膜および最上層のパッシペーション膜として用い
ることにより、上述の実施例と同様な効果を得ることが
できる。
【００２０】
【発明の効果】本発明によれば、チャネルが形成される
活性層、ソース領域およびドレイン領域が絶縁基板上に
形成されている多結晶シリコン膜でそれぞれ構成され、
また、上記活性層の膜厚が１００〜１，０００Åとなっ
ている。したがって、電界効果型薄膜トランジスタの実
効移動度μeff を非常に大きくすることができる。
活性層、ソース領域およびドレイン領域が絶縁基板上に
形成されている多結晶シリコン膜でそれぞれ構成され、
また、上記活性層の膜厚が１００〜１，０００Åとなっ
ている。したがって、電界効果型薄膜トランジスタの実
効移動度μeff を非常に大きくすることができる。
【００２１】また、チャネルが形成される活性層、ソー
ス領域およびドレイン領域が絶縁基板上に形成されてい
る多結晶シリコン膜でそれぞれ構成されているにもかゝ
わらず、この多結晶シリコン膜が水素化され、また、活
性層、ソース領域およびドレイン領域のそれぞれの上方
にプラズマＣＶＤ法により形成されかつ水素を含むプラ
ズマ窒化シリコン膜が設けられている。したがって、電
界効果型薄膜トランジスタのしきい値電圧ＶT および動
作に要するゲート電圧をそれぞれ十分小さくすることが
できる。
ス領域およびドレイン領域が絶縁基板上に形成されてい
る多結晶シリコン膜でそれぞれ構成されているにもかゝ
わらず、この多結晶シリコン膜が水素化され、また、活
性層、ソース領域およびドレイン領域のそれぞれの上方
にプラズマＣＶＤ法により形成されかつ水素を含むプラ
ズマ窒化シリコン膜が設けられている。したがって、電
界効果型薄膜トランジスタのしきい値電圧ＶT および動
作に要するゲート電圧をそれぞれ十分小さくすることが
できる。
【００２２】また、チャネルが形成される活性層、ソー
ス領域およびドレイン領域が絶縁基板上に形成されてい
る多結晶シリコン膜でそれぞれ構成され、また、活性
層、ソース領域およびドレイン領域のそれぞれの上方に
プラズマＣＶＤ法により形成されかつ水素を含むプラズ
マ窒化シリコン膜が形成されている。したがって、活性
層、ソース領域およびドレイン領域がいずれも耐熱性の
ある多結晶シリコン膜で構成されているから、電界効果
型薄膜トランジスタの製造に高温プロセスを用いること
ができる。また、電界効果型薄膜トランジスタの完成後
に行われる高温ＢＴ試験において、活性層、ソース領域
およびドレイン領域に既に取り込まれている水素が活性
層、ソース領域およびドレイン領域の外に放出されるの
を、プラズマ窒化シリコン膜の存在により効果的に防止
することができるから、電界効果型薄膜トランジスタの
トラップ密度が製造後に変化して特性変化を生じること
がない。しかも、プラズマ窒化シリコン膜は外部からの
不純物に対するストッパーとなるから、電界効果型薄膜
トランジスタの外部汚染による特性劣化を効果的に防止
することができる。
ス領域およびドレイン領域が絶縁基板上に形成されてい
る多結晶シリコン膜でそれぞれ構成され、また、活性
層、ソース領域およびドレイン領域のそれぞれの上方に
プラズマＣＶＤ法により形成されかつ水素を含むプラズ
マ窒化シリコン膜が形成されている。したがって、活性
層、ソース領域およびドレイン領域がいずれも耐熱性の
ある多結晶シリコン膜で構成されているから、電界効果
型薄膜トランジスタの製造に高温プロセスを用いること
ができる。また、電界効果型薄膜トランジスタの完成後
に行われる高温ＢＴ試験において、活性層、ソース領域
およびドレイン領域に既に取り込まれている水素が活性
層、ソース領域およびドレイン領域の外に放出されるの
を、プラズマ窒化シリコン膜の存在により効果的に防止
することができるから、電界効果型薄膜トランジスタの
トラップ密度が製造後に変化して特性変化を生じること
がない。しかも、プラズマ窒化シリコン膜は外部からの
不純物に対するストッパーとなるから、電界効果型薄膜
トランジスタの外部汚染による特性劣化を効果的に防止
することができる。
【図１】本発明の一実施例によるＭＯＳ ＴＦＴの縦断
面図である。
面図である。
【図２】図１に示すＭＯＳ ＴＦＴの実効移動度μeff
と活性層を構成している多結晶シリコン膜の膜厚との関
係を示すグラフである。
と活性層を構成している多結晶シリコン膜の膜厚との関
係を示すグラフである。
１ 石英基板（絶縁基板） ２ 多結晶シリコン膜 ３ ゲート酸化膜（ゲート絶縁膜） ４ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ 活性層 ９ 取り出し電極 １０ 取り出し電極 １１ プラズマ窒化シリコン膜
Claims (1)
- 【請求項１】水素化された多結晶シリコン膜が形成され
ている絶縁基板と、 上記多結晶シリコン膜で膜厚が１００〜１，０００Åと
なるように構成されかつチャネルが形成される活性層
と、 上記多結晶シリコン膜でそれぞれ構成されているソース
領域およびドレイン領域と、 上記活性層上に形成されているゲート絶縁膜と、 上記ゲート絶縁膜を介して上記活性層に対向しているゲ
ート電極と、 上記ソース領域および上記ドレイン領域のためにそれぞ
れ設けられている取出し電極と、 少くとも上記活性層、上記ソース領域および上記ドレイ
ン領域のそれぞれの上方にプラズマＣＶＤ法により形成
されかつ水素を含むプラズマ窒化シリコン膜とをそれぞ
れ備えた電界効果型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251171A JP2508601B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251171A JP2508601B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果型薄膜トランジスタ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248972A Division JPS60136259A (ja) | 1983-12-24 | 1983-12-24 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077156A true JPH077156A (ja) | 1995-01-10 |
| JP2508601B2 JP2508601B2 (ja) | 1996-06-19 |
Family
ID=17218741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251171A Expired - Lifetime JP2508601B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果型薄膜トランジスタ |
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| Country | Link |
|---|---|
| JP (1) | JP2508601B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283518A (ja) * | 1996-04-12 | 1997-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2017034263A (ja) * | 2011-06-10 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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|---|---|---|---|---|
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Citations (2)
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|---|---|---|---|---|
| JPS5550663A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
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-
1993
- 1993-09-13 JP JP5251171A patent/JP2508601B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
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