JPH0320046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0320046A JPH0320046A JP15539589A JP15539589A JPH0320046A JP H0320046 A JPH0320046 A JP H0320046A JP 15539589 A JP15539589 A JP 15539589A JP 15539589 A JP15539589 A JP 15539589A JP H0320046 A JPH0320046 A JP H0320046A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶ディスプレイの駆動回路等に用いること
が出来る半導体装置の製造方法に関するものである。
が出来る半導体装置の製造方法に関するものである。
従来の技術
以下に従来行なって来た薄膜トランジスタの製造方法に
ついて説明する。従来の製造方法を第３図に示す。初め
に、第３図（ａ）の様に石英基板３１上にトランジスタ
の能動領域となるポリシリコンを形成し、パターニング
後エッチングを行ないポリシリコン３２とする。次に、
第３図（ｂ）の様に１１００℃の温度で熱酸化を行ない
ゲート酸化膜３３を形成する。次に、ゲート電極となる
ポリシリコン層を形成し、パターニング後エッチングを
行ないポリシリコン３４とする。次に、第３図（Ｃ）の
様にゲート電極のポリシリコン３４直下のゲート酸化膜
３３以外にあるゲート酸化膜はエッチングを行ない除去
する。最後に第３図（ｄ）の様にセルフＪラインでＰ＋
をイオン注入し、ｎ型領域３５を形威し、ソース・ドレ
イン領域とする。又、Ｐ型トランジスを形成する場合は
Ｂ＋を注入する。
ついて説明する。従来の製造方法を第３図に示す。初め
に、第３図（ａ）の様に石英基板３１上にトランジスタ
の能動領域となるポリシリコンを形成し、パターニング
後エッチングを行ないポリシリコン３２とする。次に、
第３図（ｂ）の様に１１００℃の温度で熱酸化を行ない
ゲート酸化膜３３を形成する。次に、ゲート電極となる
ポリシリコン層を形成し、パターニング後エッチングを
行ないポリシリコン３４とする。次に、第３図（Ｃ）の
様にゲート電極のポリシリコン３４直下のゲート酸化膜
３３以外にあるゲート酸化膜はエッチングを行ない除去
する。最後に第３図（ｄ）の様にセルフＪラインでＰ＋
をイオン注入し、ｎ型領域３５を形威し、ソース・ドレ
イン領域とする。又、Ｐ型トランジスを形成する場合は
Ｂ＋を注入する。
第４図に例えば、Ｐ＋を注入した場合の深さ方向に対す
る不純物（Ｂ＋）濃度分布を示す。
る不純物（Ｂ＋）濃度分布を示す。
発明が解決しようとする課題
しかしながら、上記のような従来の半導体製造方法では
、イオン注入時の加速電圧は３０ＫｅＶ程度迄しか低加
速化出来ず、この時のシリコンに対するＰ十及びＢ＋の
射影飛程（Ｒ−Ｐ）はおよそ０．０４μｍから０．１μ
ｍである。薄膜トランジスタのポリシリコンの厚さが相
互コンダクタンス（ｇｍ）を向上させるために数百人で
あることから、イオン注入されたＰ十及びＢ＋の殆んど
は石英基板に到達してしまい、不純物としての役割を果
たしていない。その結果，ソース・ドレイン部のコンタ
クト抵抗が高くなってしまう欠点を有していた。
、イオン注入時の加速電圧は３０ＫｅＶ程度迄しか低加
速化出来ず、この時のシリコンに対するＰ十及びＢ＋の
射影飛程（Ｒ−Ｐ）はおよそ０．０４μｍから０．１μ
ｍである。薄膜トランジスタのポリシリコンの厚さが相
互コンダクタンス（ｇｍ）を向上させるために数百人で
あることから、イオン注入されたＰ十及びＢ＋の殆んど
は石英基板に到達してしまい、不純物としての役割を果
たしていない。その結果，ソース・ドレイン部のコンタ
クト抵抗が高くなってしまう欠点を有していた。
本発明は上記欠点を鑑み、薄膜トランジスタのソース・
ドレイン上にゲート酸化膜を数百八残すという工程を含
むことにより、ソース・ドレイン部のコンタクト抵抗を
低減できる半導体装置の製造方法を提供するものである
。
ドレイン上にゲート酸化膜を数百八残すという工程を含
むことにより、ソース・ドレイン部のコンタクト抵抗を
低減できる半導体装置の製造方法を提供するものである
。
課題を解決するための手段
上記課題を解決するために、本発明の半導体装置の製造
方法は、ポリシリコン層上に形成された酸化膜をゲート
電極直下以外の酸化膜のエッチング工程で酸化膜を残す
ようにしておくものである。
方法は、ポリシリコン層上に形成された酸化膜をゲート
電極直下以外の酸化膜のエッチング工程で酸化膜を残す
ようにしておくものである。
作用
この構成により、注入される不純物はポリシリコン上の
酸化膜によりある程度エネルギーを損失するため、ポリ
シリコンに達した時にはエネルギーが低減している。す
なわち、３０ＫｅＶよりも更に低エネルギーで注入した
ことになる。そのため、数百Ａの超薄膜ポリシリコンの
場合でも注入した不純物は、ポリシリコン薄膜を突き抜
け石英基板に到達するのではなく、ポリシリコン薄膜中
にとり込まれ、ポリシリコン中の不純物濃度が高くなる
。その結果、ソース・ドレイン部のコンタクト抵抗が従
来よりも著しく低減できる。
酸化膜によりある程度エネルギーを損失するため、ポリ
シリコンに達した時にはエネルギーが低減している。す
なわち、３０ＫｅＶよりも更に低エネルギーで注入した
ことになる。そのため、数百Ａの超薄膜ポリシリコンの
場合でも注入した不純物は、ポリシリコン薄膜を突き抜
け石英基板に到達するのではなく、ポリシリコン薄膜中
にとり込まれ、ポリシリコン中の不純物濃度が高くなる
。その結果、ソース・ドレイン部のコンタクト抵抗が従
来よりも著しく低減できる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例に於けるｎ型半導体装置の
製造方法を示すものである。第１図に於いて１１は石英
基板、１２は薄膜トランジスタとなるポリシリコン層、
１３はゲート酸化膜、１４はゲート電極となるポリシリ
コン層、１５はｎ型不純物領域である。以上の様に構成
された半導体装置の製造方法について、以下その製造方
法を説明する。
製造方法を示すものである。第１図に於いて１１は石英
基板、１２は薄膜トランジスタとなるポリシリコン層、
１３はゲート酸化膜、１４はゲート電極となるポリシリ
コン層、１５はｎ型不純物領域である。以上の様に構成
された半導体装置の製造方法について、以下その製造方
法を説明する。
まず初めに、第１図（ａ）の様に石英基板１１上にポリ
シリコン層厚さ２００ＯＡをＬＰＣＶＤ法により戒長し
、パターニングを行ない薄膜トランジスタの能動領域を
形成する。次に、第１図（ｂ）の様にポリシリコン層上
に熱酸化によって厚さ１３００人のゲート酸化膜１３を
形成し、その直上にポリシリコン層厚さ３０００Ａを成
長させ、バターニングを行ないゲート電極１４を形成す
る。更に、フッ酸系のエッチング液により、ゲート酸化
膜１３をゲート電極１４直下の両側を５００Ａ残す様に
エッチングをして、第１図（Ｃ）の様にする。この状態
で第１図（ｄ）に示す様にセルフ２ラインでＰ・又はＡ
ｓ＋をイオン注入（ Ｉ Ｘ １ ０”ｄｏｓｅ． ３
０ＫｅＶ）ｌ，、ｎ型領域１５を形成する。このｎ型
領域１５は、薄膜トランジスタのソース領域及びドレイ
ン領域となる。イオン注入工程終了後以下は、従来から
用いられているプロセスに従ってソース電極，ドレイン
電極を形成することにより石英基板上に薄膜トランジス
タを形成する。
シリコン層厚さ２００ＯＡをＬＰＣＶＤ法により戒長し
、パターニングを行ない薄膜トランジスタの能動領域を
形成する。次に、第１図（ｂ）の様にポリシリコン層上
に熱酸化によって厚さ１３００人のゲート酸化膜１３を
形成し、その直上にポリシリコン層厚さ３０００Ａを成
長させ、バターニングを行ないゲート電極１４を形成す
る。更に、フッ酸系のエッチング液により、ゲート酸化
膜１３をゲート電極１４直下の両側を５００Ａ残す様に
エッチングをして、第１図（Ｃ）の様にする。この状態
で第１図（ｄ）に示す様にセルフ２ラインでＰ・又はＡ
ｓ＋をイオン注入（ Ｉ Ｘ １ ０”ｄｏｓｅ． ３
０ＫｅＶ）ｌ，、ｎ型領域１５を形成する。このｎ型
領域１５は、薄膜トランジスタのソース領域及びドレイ
ン領域となる。イオン注入工程終了後以下は、従来から
用いられているプロセスに従ってソース電極，ドレイン
電極を形成することにより石英基板上に薄膜トランジス
タを形成する。
以上の様にして形成した薄膜トランジスタは、ソース・
ドレイン領域のゲート酸化膜を完全に除去せず、５００
Ａ残した状態でイオン注入を行なうことにより第２図で
示した様にポリシリコン層内で不純物濃度が高くなり、
ソース・ドレイン部のコンタクト抵抗を小さくできる。
ドレイン領域のゲート酸化膜を完全に除去せず、５００
Ａ残した状態でイオン注入を行なうことにより第２図で
示した様にポリシリコン層内で不純物濃度が高くなり、
ソース・ドレイン部のコンタクト抵抗を小さくできる。
なお、本実施例ではＰ＋又はＡｓ＋のイオン注入により
ｎ型トランジスタとしたが、Ｂ十注入によるＰ型トラン
ジスタを用いても良い。
ｎ型トランジスタとしたが、Ｂ十注入によるＰ型トラン
ジスタを用いても良い。
発明の効果
以上の様に、本発明の特徴は薄膜トランジスタの能動領
域上に形成したゲート酸化膜を、ゲート電極直下両側の
領域でわずかに残してソース・ドレイン部のイオン注入
を行なうことにある。本発明の工程を導入することによ
り、薄膜トランジスタのソース・ドレイン領域で不純物
濃度、言い変えればキャリア濃度が高くなり、ソース・
ドレイン各電極を形成した時、コンタクト抵抗が低減で
きる。
域上に形成したゲート酸化膜を、ゲート電極直下両側の
領域でわずかに残してソース・ドレイン部のイオン注入
を行なうことにある。本発明の工程を導入することによ
り、薄膜トランジスタのソース・ドレイン領域で不純物
濃度、言い変えればキャリア濃度が高くなり、ソース・
ドレイン各電極を形成した時、コンタクト抵抗が低減で
きる。
第１図（ａ）〜（イ）は本発明の実施例に於ける半導体
装置の製造方法を示す工程図、第２図は本発明の半導体
装置の製造方法を用いて、ポリシリコン層にイオン注入
した時の深さ方向の不純物濃度分布図、第３図（ａ）〜
（イ）は従来の半導体装置の製造方法を示す工程図、第
４図は従来の半導体装置の製造方法を用いて、ポリシリ
コン層にイオン注入した時の深さ方向の不純物濃度分布
図である。 １・・・・・・石英基板、２・・・・・・ポリシリコン
層、３・・・・・・ゲート酸化膜、４・・・・・・ゲー
ト電極用ポリシリコン層、５・・・・・・ｎ型不純物領
域。
装置の製造方法を示す工程図、第２図は本発明の半導体
装置の製造方法を用いて、ポリシリコン層にイオン注入
した時の深さ方向の不純物濃度分布図、第３図（ａ）〜
（イ）は従来の半導体装置の製造方法を示す工程図、第
４図は従来の半導体装置の製造方法を用いて、ポリシリ
コン層にイオン注入した時の深さ方向の不純物濃度分布
図である。 １・・・・・・石英基板、２・・・・・・ポリシリコン
層、３・・・・・・ゲート酸化膜、４・・・・・・ゲー
ト電極用ポリシリコン層、５・・・・・・ｎ型不純物領
域。
Claims (1)
- トランジスタとなるポリシリコン層上に、酸化膜を形成
する工程と、前記酸化膜上にゲート電極を形成する工程
と、このゲート電極以外の部分の酸化膜をエッチングし
て薄くする工程と、前記ポリシリコン層中にイオン注入
によりソース・ドレイン領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155395A JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155395A JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320046A true JPH0320046A (ja) | 1991-01-29 |
| JP2553704B2 JP2553704B2 (ja) | 1996-11-13 |
Family
ID=15605021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155395A Expired - Lifetime JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553704B2 (ja) |
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1989
- 1989-06-16 JP JP1155395A patent/JP2553704B2/ja not_active Expired - Lifetime
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