JPS63157474A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63157474A JPS63157474A JP30445586A JP30445586A JPS63157474A JP S63157474 A JPS63157474 A JP S63157474A JP 30445586 A JP30445586 A JP 30445586A JP 30445586 A JP30445586 A JP 30445586A JP S63157474 A JPS63157474 A JP S63157474A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（［要〕
本発明は半導体装置であるＰチャンネルＭＯ８電界効果
型トランジスタ（ＦＥＴ）を製造する方法において、 ソース、ドレイン接合としてガリウムを含む層を形成し
た後、低温で短時間、熱処理することにより、 ボロンを用いてイオン注入した場合よりも浅い接合を形
成し、高集積化を可能にしたものである。
型トランジスタ（ＦＥＴ）を製造する方法において、 ソース、ドレイン接合としてガリウムを含む層を形成し
た後、低温で短時間、熱処理することにより、 ボロンを用いてイオン注入した場合よりも浅い接合を形
成し、高集積化を可能にしたものである。
本発明は半導体装置の製造方法に係り、特にＰチャンネ
ルＭＯ８型ＦＥＴの拡散接合領域の形成に関する。
ルＭＯ８型ＦＥＴの拡散接合領域の形成に関する。
ＭＯ８型ＦＥＴは近年益々微細化される傾向にある。こ
のため、そのような微細なＭＯ３型ＦＥＴを、その性能
を劣化させずに実現するために、ソース、ドレイン接合
を浅く形成できる製造方法が必要とされる。
のため、そのような微細なＭＯ３型ＦＥＴを、その性能
を劣化させずに実現するために、ソース、ドレイン接合
を浅く形成できる製造方法が必要とされる。
従来より、ＭＯ８型ＦＥＴの電極としてのソース、ドレ
イン領域をイオン注入法で形成することが知られている
が１、その場合の注入不純物としては、その後の熱処理
によって１分活性化し易い元素が選ばれてきた。
イン領域をイオン注入法で形成することが知られている
が１、その場合の注入不純物としては、その後の熱処理
によって１分活性化し易い元素が選ばれてきた。
ＰチャンネルＭＯ８型ＦＥＴのソース、ドレイン領域を
形成するための注入不純物としては、■イオン打込みの
時に半導体基板の中まで深く入り易い、■熱処理の時に
半導体基板中へ拡散し易いなどの理由から、従来よりボ
ロンが用いられてきた。
形成するための注入不純物としては、■イオン打込みの
時に半導体基板の中まで深く入り易い、■熱処理の時に
半導体基板中へ拡散し易いなどの理由から、従来よりボ
ロンが用いられてきた。
第４図（Ａ）はボロンをイオン注入した直後のＰチャン
ネルＭＯ８型ＦＥＴの断面構造の一例を示す。同図（Ａ
）において、ｎ型半導体基板１にソース領域２とドレイ
ン領域３とが夫々上記イオン注入により形成されている
。また、半導体基板１上には多結晶シリコンのゲート電
極４を他の電極から絶縁するための酸化膜５及びゲート
絶縁膜６、素子分離用フィールド酸化１１７などが形成
されている。
ネルＭＯ８型ＦＥＴの断面構造の一例を示す。同図（Ａ
）において、ｎ型半導体基板１にソース領域２とドレイ
ン領域３とが夫々上記イオン注入により形成されている
。また、半導体基板１上には多結晶シリコンのゲート電
極４を他の電極から絶縁するための酸化膜５及びゲート
絶縁膜６、素子分離用フィールド酸化１１７などが形成
されている。
このソース領域２及びドレイン領域３に注入されたボロ
ンを不純物として活性化するためには、ある一定ｗｉ以
上の温度での熱処理を必要とする。
ンを不純物として活性化するためには、ある一定ｗｉ以
上の温度での熱処理を必要とする。
この熱処理を行ない、更にその後に必要な電極形成等を
行なって得られた従来のＰチャンネルＭＯ８型ＦＥＴの
断面形状を第４図（Ｂ）に示す。
行なって得られた従来のＰチャンネルＭＯ８型ＦＥＴの
断面形状を第４図（Ｂ）に示す。
第４図（Ｂ）中、第４図（Ａ）と同一構成部分には同一
符号を付し、その説明を省略する。第４図（Ｂ）におい
て、２ａ及び３ａは熱処理後のＰ型拡散層であるソース
領域及びドレイン領域を示し、それらの深さｘｊは第４
図（Ａ）に示したソース領域２及びドレイン領域３の深
ざＸ・′に比し、大となる。また、第４図（Ｂ）中、８
はアルミ電極を示す。このような構造のＰチャンネルＭ
Ｏ８型ＦＥＴを微細化するには、第４図（Ｂ）に示す幅
２ΔＬを狭くすれば良く、また微細ＭＯＳ型ＦＥＴにと
って不利な特性が得られないように、ソース、ドレイン
接合層の深さＸｊを浅くすれば良い。
符号を付し、その説明を省略する。第４図（Ｂ）におい
て、２ａ及び３ａは熱処理後のＰ型拡散層であるソース
領域及びドレイン領域を示し、それらの深さｘｊは第４
図（Ａ）に示したソース領域２及びドレイン領域３の深
ざＸ・′に比し、大となる。また、第４図（Ｂ）中、８
はアルミ電極を示す。このような構造のＰチャンネルＭ
Ｏ８型ＦＥＴを微細化するには、第４図（Ｂ）に示す幅
２ΔＬを狭くすれば良く、また微細ＭＯＳ型ＦＥＴにと
って不利な特性が得られないように、ソース、ドレイン
接合層の深さＸｊを浅くすれば良い。
（発明が解決しようとする問題点〕
しかるに、従来は活性化のために必要な熱処理によって
第４図（Ｂ）に示す如く、ソース領域２ａとドレイン領
［３ａとが広がってしまい、ゲート電極４は２ΔＬより
幅を狭くすることができなかった。
第４図（Ｂ）に示す如く、ソース領域２ａとドレイン領
［３ａとが広がってしまい、ゲート電極４は２ΔＬより
幅を狭くすることができなかった。
また、浅い拡散接合をイオン注入法で得るには、■半導
体基板１中への注入イオンの飛程を小さくしくこれは第
４図（Ａ）におけるｘｊ′を小さくすることに対応する
。）、■不純物の活性化のための熱処理を低い温度で行
なえば良い（これは不純物が熱によって半導体基板１へ
拡散するのを防ぐためで、第４図（Ｂ）におけるＸｊを
小さくすることに対応する。）。
体基板１中への注入イオンの飛程を小さくしくこれは第
４図（Ａ）におけるｘｊ′を小さくすることに対応する
。）、■不純物の活性化のための熱処理を低い温度で行
なえば良い（これは不純物が熱によって半導体基板１へ
拡散するのを防ぐためで、第４図（Ｂ）におけるＸｊを
小さくすることに対応する。）。
しかし、従来はボロンをイオン注入していたので、飛程
が大きく、前記Ｘｊ′を小さくすることができず、また
熱処理の温度も９００℃以上の高温が必要とされ、前記
ｘｊを小さくすることは困難であり、以上よりある深さ
より浅い拡散接合を得ることができないという問題点を
有していた。
が大きく、前記Ｘｊ′を小さくすることができず、また
熱処理の温度も９００℃以上の高温が必要とされ、前記
ｘｊを小さくすることは困難であり、以上よりある深さ
より浅い拡散接合を得ることができないという問題点を
有していた。
本発明は上記の点に鑑みて創作されたもので、浅い拡散
接合を得ることができる半導体装置の製造方法を提供す
ることを目的とする。
接合を得ることができる半導体装置の製造方法を提供す
ることを目的とする。
Ｃ問題点を解決するための手段〕
本発明の半導体装置の製造方法は、ソース領域及びドレ
イン領域をガリウムを含む層で形成した後、５００℃〜
１００℃の温度で５分間以内の熱処理を行なうようにし
たものである。
イン領域をガリウムを含む層で形成した後、５００℃〜
１００℃の温度で５分間以内の熱処理を行なうようにし
たものである。
ガリウム（Ｇａ）はボロン（Ｂ）より重い元素であり、
半導体基板へ例えばイオン注入する場合は、その飛程を
小さくすることができる。しかし、ガリウムは結晶とし
ての半導体基板中へ溶は込める限界（固溶度）がボロン
より１桁小さいため、活性化されるキャリアの最大数も
ボロンより１桁小さくなり、ソース、ドレイン接合とし
てガリウムを含む層を形成する場合、従来のボロンと同
じ高温熱処理ではソース、トレイン領域の低抵抗化がで
きない。
半導体基板へ例えばイオン注入する場合は、その飛程を
小さくすることができる。しかし、ガリウムは結晶とし
ての半導体基板中へ溶は込める限界（固溶度）がボロン
より１桁小さいため、活性化されるキャリアの最大数も
ボロンより１桁小さくなり、ソース、ドレイン接合とし
てガリウムを含む層を形成する場合、従来のボロンと同
じ高温熱処理ではソース、トレイン領域の低抵抗化がで
きない。
しかし、第２図に示すシー１〜抵抗値の熱処理湿度依存
性からもわかるように、ガリウムは５００℃〜７００℃
の低温度で短時間アニール（熱処理）すると、十分活性
化される。ここで、シート抵抗値はＰチャンネルＦＥＴ
のソース、ドレイン抵抗値を意味し、またシート抵抗値
の逆数はキャリア濃度を意味する。第２図ではガリウム
のドーズ徂が５ｘ １０”ｎ４（５Ｅ１４）、１ｘ １
０１５ｎ’（ＩＥ１５）及び２×１０１５ｃＩＲ４（２
Ｅ１５）の各々について、シート抵抗値の熱処理温度依
存性を示しているがドーズ最が大なるほどシート抵抗値
が小であることがわかる。
性からもわかるように、ガリウムは５００℃〜７００℃
の低温度で短時間アニール（熱処理）すると、十分活性
化される。ここで、シート抵抗値はＰチャンネルＦＥＴ
のソース、ドレイン抵抗値を意味し、またシート抵抗値
の逆数はキャリア濃度を意味する。第２図ではガリウム
のドーズ徂が５ｘ １０”ｎ４（５Ｅ１４）、１ｘ １
０１５ｎ’（ＩＥ１５）及び２×１０１５ｃＩＲ４（２
Ｅ１５）の各々について、シート抵抗値の熱処理温度依
存性を示しているがドーズ最が大なるほどシート抵抗値
が小であることがわかる。
このシート抵抗値から求めた活性化されたＧａ拡散によ
る不純物濃度（キャリア濃度）の深さ方向の分布を第３
図に示す。第３図において、破線で示したアニール時間
１０秒の不純物濃度分布に比べ、アニール時間が６０分
の場合は一点鎖線で示す如くキャリア数が低下する。ま
た第３図でアニール時間１０秒の場合を見るとガリウム
の９００℃におけるシリコン中の固溶度２×１０＋９α
゛３を超えた囲６ｘ１０１９ｃＩＩ−３に対しても、第
２図に見られるようにボロンの約３倍のシート抵抗値に
なっている。
る不純物濃度（キャリア濃度）の深さ方向の分布を第３
図に示す。第３図において、破線で示したアニール時間
１０秒の不純物濃度分布に比べ、アニール時間が６０分
の場合は一点鎖線で示す如くキャリア数が低下する。ま
た第３図でアニール時間１０秒の場合を見るとガリウム
の９００℃におけるシリコン中の固溶度２×１０＋９α
゛３を超えた囲６ｘ１０１９ｃＩＩ−３に対しても、第
２図に見られるようにボロンの約３倍のシート抵抗値に
なっている。
この様に不純物濃度分布のピーク値とシート抵抗値は強
い比例関係を持っている。
い比例関係を持っている。
シート抵抗値のアニール時間依存性を測定すると、ドー
ズ吊１×１０１５ＣＩＲ−２の時、１０秒で３００Ω／
口、５分で３２０Ω／口、１０分で３８０Ω／口。
ズ吊１×１０１５ＣＩＲ−２の時、１０秒で３００Ω／
口、５分で３２０Ω／口、１０分で３８０Ω／口。
６０分で９００Ω／口となる。
また、ドーズｍ５ｘ １０”ａｎ’の時１０秒で５５０
Ω／口、５分で５９０Ω／口、１０分で６３０Ω／０．
６０分で１１３０Ω／口となる。
Ω／口、５分で５９０Ω／口、１０分で６３０Ω／０．
６０分で１１３０Ω／口となる。
この様にアニール時間が５分を超えて長くなるとシート
抵抗値が大きくなる。
抵抗値が大きくなる。
従って、５００℃〜７００℃で５分間以内の熱処理を行
なうことにより、固溶度以上の濃度のガリウムを含む層
に対して、ソース、ドレイン領域の低抵抗化に十分な量
の不純物を活性化することができる。従って、ボロンで
は形成しにくかった浅いソース、トレイン接合が容易に
得られる。
なうことにより、固溶度以上の濃度のガリウムを含む層
に対して、ソース、ドレイン領域の低抵抗化に十分な量
の不純物を活性化することができる。従って、ボロンで
は形成しにくかった浅いソース、トレイン接合が容易に
得られる。
第１図は本発明の一実施例の各工程におけるＰチャンネ
ルＭＯ８型ＦＥＴの断面構造を示す。第１図（Ａ）に示
す如く、ｎ型半導体基板１０上に周知の製造工程を経て
酸化膜１１．多結晶シリコンのゲート電極１２及び素子
分離用フィールド酸化膜１３が形成されており、この半
導体基板１０の上方からチャネル領域に極めて低濃度の
ボロン（Ｂ９）をイオン注入し、しぎい値電圧ＶＴ）Ｉ
の制御を行なう（チャネルドープ）。しかる後にボロン
活性化のための高温熱処理を行なう。
ルＭＯ８型ＦＥＴの断面構造を示す。第１図（Ａ）に示
す如く、ｎ型半導体基板１０上に周知の製造工程を経て
酸化膜１１．多結晶シリコンのゲート電極１２及び素子
分離用フィールド酸化膜１３が形成されており、この半
導体基板１０の上方からチャネル領域に極めて低濃度の
ボロン（Ｂ９）をイオン注入し、しぎい値電圧ＶＴ）Ｉ
の制御を行なう（チャネルドープ）。しかる後にボロン
活性化のための高温熱処理を行なう。
次に第１図（Ｂ）に示す如く、ボロンの代りに高濃度の
ガリウム（Ｇａ）をイオン注入してＰ＋層であるソース
領域１５及びドレイン領域１６を夫々形成する。前記し
たように、ガリウムはボロンに比べて質量が大であるの
で、半導体基板１０内へのイオンの飛程が小さく、その
深さＸ・１′は第４図（Ａ）に示した深さｘｊ′よりも
浅い。
ガリウム（Ｇａ）をイオン注入してＰ＋層であるソース
領域１５及びドレイン領域１６を夫々形成する。前記し
たように、ガリウムはボロンに比べて質量が大であるの
で、半導体基板１０内へのイオンの飛程が小さく、その
深さＸ・１′は第４図（Ａ）に示した深さｘｊ′よりも
浅い。
次に第１図＜Ｃ＞に示す如く例えばＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ）法によ
ってＳ！Ｏｚ等の酸化ＩＩ！１１７が半導体基板１０．
ゲート電極１２．フィールド酸化膜１３等の上に１μ−
程度の膜厚で被覆形成された後、第１図（Ｄ）に示す如
くレジスト１８が酸化膜１７上に堆積される。次に、公
知のフォトエツチング等の方法によって、レジスト１８
に覆われている部分のみ残され、第１図（Ｅ）に示す如
く、レジスト１８とレジスト１８に覆われていない酸化
膜１７の部分とが除去される。
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ）法によ
ってＳ！Ｏｚ等の酸化ＩＩ！１１７が半導体基板１０．
ゲート電極１２．フィールド酸化膜１３等の上に１μ−
程度の膜厚で被覆形成された後、第１図（Ｄ）に示す如
くレジスト１８が酸化膜１７上に堆積される。次に、公
知のフォトエツチング等の方法によって、レジスト１８
に覆われている部分のみ残され、第１図（Ｅ）に示す如
く、レジスト１８とレジスト１８に覆われていない酸化
膜１７の部分とが除去される。
しかる後に、第１図（Ｅ）に示すＭＯ８型ＦＥ■を、前
記したように、５００℃〜７００℃の温度で５分以内の
時間熱処理を行なってガリウムを十分に活性化して実用
的な低抵抗のＰ＋層を形成する。
記したように、５００℃〜７００℃の温度で５分以内の
時間熱処理を行なってガリウムを十分に活性化して実用
的な低抵抗のＰ＋層を形成する。
その後に、周知の配線膜形成工程を経ることにより、第
１図（Ｆ）に示す如く、アルミ？ｆｆ極２０がソース領
域１５ａとドレイン領域１６ａとに形成されたＰヂャン
ネルＭＯ８型ＦＥＴが最終的に製造される。
１図（Ｆ）に示す如く、アルミ？ｆｆ極２０がソース領
域１５ａとドレイン領域１６ａとに形成されたＰヂャン
ネルＭＯ８型ＦＥＴが最終的に製造される。
第１図（Ｆ）に示すように、ソース領域１５ａ及びドレ
イン領［１６ａは低温短時間の熱処理によって活性化さ
れたＰ“接合層であるから、半導体基板１０中への拡散
は極めて小であり、その深さＸ−、は第４図（Ｂ）に示
した深さ×ｊに比べてかなり小となる。例えばｘｊが０
．５μｍ程度であるのに対し、Ｘ ｊ＋は０．２μｍ程
度以下である。
イン領［１６ａは低温短時間の熱処理によって活性化さ
れたＰ“接合層であるから、半導体基板１０中への拡散
は極めて小であり、その深さＸ−、は第４図（Ｂ）に示
した深さ×ｊに比べてかなり小となる。例えばｘｊが０
．５μｍ程度であるのに対し、Ｘ ｊ＋は０．２μｍ程
度以下である。
また、熱処理による拡散がボロンに比し極めて小さいこ
とから、第１図（Ｆ）に示した２ΔＬ′なる幅は、第４
図（Ｂ）に示した従来のＰチャンネルＭＯ８型ＦＥＴの
２ΔＬに比しはるかに小となる。
とから、第１図（Ｆ）に示した２ΔＬ′なる幅は、第４
図（Ｂ）に示した従来のＰチャンネルＭＯ８型ＦＥＴの
２ΔＬに比しはるかに小となる。
なお、本発明におけるソース、ドレイン接合としてガリ
ウムを含む層を形成するための手段は、イオン注入法に
限定されるものではなく、例えば同時スパッタ法、ドー
ピングしながらエピタキシャル成長させる方法、ＭＢＥ
、ＳＰＥＰＥ等々子段でも良い。
ウムを含む層を形成するための手段は、イオン注入法に
限定されるものではなく、例えば同時スパッタ法、ドー
ピングしながらエピタキシャル成長させる方法、ＭＢＥ
、ＳＰＥＰＥ等々子段でも良い。
上述の如く、本発明によれば、ソース、ドレイン接合を
浅くでき、またゲート電極の幅も狭くできるので、性能
を劣化させることなくＰチャンネルＭＯ８型ＦＥＴを微
細化でき、従って、高集積化が可能となり、また微細化
によってスイッヂングスピードが増大するので高速化が
可能である等の特長を有するものである。
浅くでき、またゲート電極の幅も狭くできるので、性能
を劣化させることなくＰチャンネルＭＯ８型ＦＥＴを微
細化でき、従って、高集積化が可能となり、また微細化
によってスイッヂングスピードが増大するので高速化が
可能である等の特長を有するものである。
第１図は本発明製造方法の一実施例の説明図、第２図は
本発明におけるシート抵抗値の熱処理温度依存性を示す
図、 第３図は本発明におけるＧａ拡散による不純物８１度分
布を示す図、 第４図は従来の製造方法の一例の説明図である。 第１図において、 １０はｎ型半導体基板、 １２はゲート電極、 １５．１５ａはソース領域、 １６．１６ａはドレイン領域、 ２０はアルミ電極である。 ＝゛′・、 １；４ ″ パ ？じ／
本発明におけるシート抵抗値の熱処理温度依存性を示す
図、 第３図は本発明におけるＧａ拡散による不純物８１度分
布を示す図、 第４図は従来の製造方法の一例の説明図である。 第１図において、 １０はｎ型半導体基板、 １２はゲート電極、 １５．１５ａはソース領域、 １６．１６ａはドレイン領域、 ２０はアルミ電極である。 ＝゛′・、 １；４ ″ パ ？じ／
Claims (1)
- 【特許請求の範囲】 Ｐ型反転層をチャンネルとする電界効果型トランジスタ
を製造する半導体装置の製造方法において、 ソース領域及びドレイン領域をガリウムを含む層で形成
した後、５００℃〜７００℃の温度で５分間以内の熱処
理を行なって該ガリウムを含む層を活性化することを特
徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30445586A JPS63157474A (ja) | 1986-12-20 | 1986-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30445586A JPS63157474A (ja) | 1986-12-20 | 1986-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157474A true JPS63157474A (ja) | 1988-06-30 |
Family
ID=17933220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30445586A Pending JPS63157474A (ja) | 1986-12-20 | 1986-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095383A1 (ja) * | 2005-03-04 | 2006-09-14 | Fujitsu Limited | Pチャネル不純物領域を有する半導体装置及びその製造方法 |
-
1986
- 1986-12-20 JP JP30445586A patent/JPS63157474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095383A1 (ja) * | 2005-03-04 | 2006-09-14 | Fujitsu Limited | Pチャネル不純物領域を有する半導体装置及びその製造方法 |
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