JPS59181552A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59181552A JPS59181552A JP5421684A JP5421684A JPS59181552A JP S59181552 A JPS59181552 A JP S59181552A JP 5421684 A JP5421684 A JP 5421684A JP 5421684 A JP5421684 A JP 5421684A JP S59181552 A JPS59181552 A JP S59181552A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、特に酸化膜アイソ
レーション方式のLSIの製法に関するものである。以
下、バイポーラLSIを例にとって説明する。
レーション方式のLSIの製法に関するものである。以
下、バイポーラLSIを例にとって説明する。
従来、バイポーラLSIのアイソレーション方式には、
P ’N接合分離が使用されていたが、これより集積度
のあがる酸化膜アイソレーション方式が開発され、メモ
IJ L S Iなどに広く使用されている。
P ’N接合分離が使用されていたが、これより集積度
のあがる酸化膜アイソレーション方式が開発され、メモ
IJ L S Iなどに広く使用されている。
しかしながら、この種の酸化膜アイソレージせン方式の
バイポーラLSIは、その製作にあたって、P型シリコ
ン基体表面に形成するN+型埋込層が横方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のN+型埋込層間の距離を大きくとる必要が
ある。また、これらのN+型埋込層とアイソレーション
用酸化物層とのマスク合せ余裕をとる必要があり、さら
fこのアイソレーション用酸化物層の横方向への拡がり
のため、必要以上に広い(チップ面積に対して70%程
度)酸化膜アイソレーション領域となる欠点がある。そ
のため、集積度を高めるための大きな制約となっている
。
バイポーラLSIは、その製作にあたって、P型シリコ
ン基体表面に形成するN+型埋込層が横方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のN+型埋込層間の距離を大きくとる必要が
ある。また、これらのN+型埋込層とアイソレーション
用酸化物層とのマスク合せ余裕をとる必要があり、さら
fこのアイソレーション用酸化物層の横方向への拡がり
のため、必要以上に広い(チップ面積に対して70%程
度)酸化膜アイソレーション領域となる欠点がある。そ
のため、集積度を高めるための大きな制約となっている
。
それゆえ、本発明の目的は、可及的に占有面積の小なる
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
このような目的を達成するために本発明においては、下
記(a)工程から(c)工程を含むことを特徴とする半
導体装置の製法とするものである。
記(a)工程から(c)工程を含むことを特徴とする半
導体装置の製法とするものである。
(a) 表面に少なくとも1つの凹部を有する半導体
基板表面に選択酸化用マスク膜を全面に形成する工程 (bl 前記半導体基体表面9凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程(c)
前記選択酸化用マスク膜を抑止膜として熱酸化処理を
行いアイソレーション用酸化シリコン膜を形成づ−る工
程 以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラLSIの製法を工程順1、τ回向を参
照しながら詳述する。
基板表面に選択酸化用マスク膜を全面に形成する工程 (bl 前記半導体基体表面9凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程(c)
前記選択酸化用マスク膜を抑止膜として熱酸化処理を
行いアイソレーション用酸化シリコン膜を形成づ−る工
程 以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラLSIの製法を工程順1、τ回向を参
照しながら詳述する。
(11PJMンリコンウエーハ1を用意し、この玉表面
に埋込層用のOy4μm程度のN+型デポジション層2
を形成する。ついで、エツチング用マスク膜3〜4を形
成する(第1図)。3は底面な熱酸化して形成した酸化
シリコン膜、4はCVD法で形成したナイトライド膜を
示す。
に埋込層用のOy4μm程度のN+型デポジション層2
を形成する。ついで、エツチング用マスク膜3〜4を形
成する(第1図)。3は底面な熱酸化して形成した酸化
シリコン膜、4はCVD法で形成したナイトライド膜を
示す。
(2)エツチング用マスク膜3〜4にフォトエツチング
により開口窓を形成し、酸化膜アイソレーション領域と
なるウェーハ1表面を露出させる。
により開口窓を形成し、酸化膜アイソレーション領域と
なるウェーハ1表面を露出させる。
ついで、そのウエーノ・1をエツチングして、深さ0.
7〜1μm程度の溝を設ける(第2図)。溝の深さは、
N+型デポジション層2より十分に深いものとする。
7〜1μm程度の溝を設ける(第2図)。溝の深さは、
N+型デポジション層2より十分に深いものとする。
(31必要に応じて、溝の底部のみにポロン等のP型不
純物5をイオン打ち込みして、チャンネルストッパーを
設けるためのイオン打ち込み層を形成する。前記エツチ
ング用マスク膜3〜4は溝の部分においてオーバノ・ン
グ構造となっている1こめ、溝底部のみにP型不純物5
を添加することができる。
純物5をイオン打ち込みして、チャンネルストッパーを
設けるためのイオン打ち込み層を形成する。前記エツチ
ング用マスク膜3〜4は溝の部分においてオーバノ・ン
グ構造となっている1こめ、溝底部のみにP型不純物5
を添加することができる。
(4)N+型デポジション層2の引き伸ばし拡散を行な
い、N+型埋込層2′を形成する(第3図)。
い、N+型埋込層2′を形成する(第3図)。
3′は、この引き伸ばし拡散時の熱処理によって形成さ
れた酸化シリコン膜を示すものである。
れた酸化シリコン膜を示すものである。
上記引き伸ばし拡散の際、N+型デポジション層2にお
ける不純物が溝の存在のため横方向には拡散できないた
め、N+型埋込層2′の横方向への拡がりが防止でき、
可及的に狭い占有面積のN+型埋込層2′を形成するこ
とができる。
ける不純物が溝の存在のため横方向には拡散できないた
め、N+型埋込層2′の横方向への拡がりが防止でき、
可及的に狭い占有面積のN+型埋込層2′を形成するこ
とができる。
なお、5′は、P型不純物イオンが熱拡散して形成され
たP+型チャンネルストッパーを示すものである。
たP+型チャンネルストッパーを示すものである。
(5)不要となった酸化シリコン膜3.3′それにナイ
トライド膜4を取り除き、全面にN型層(P型層でもよ
い)6をエピタキシャル成長させる(第4図)。この際
、シリコンウエーノ・1表面に設けた溝上におけるN型
層6が凹形状をもって形成される。
トライド膜4を取り除き、全面にN型層(P型層でもよ
い)6をエピタキシャル成長させる(第4図)。この際
、シリコンウエーノ・1表面に設けた溝上におけるN型
層6が凹形状をもって形成される。
ついで、全面に選択酸化用マスク膜7〜8を形成し、N
型層6における凹部の底面のみを選択除去し、開口窓を
設ける(第4図)。7は酸化シリコン膜、8はナイトラ
イド膜である。
型層6における凹部の底面のみを選択除去し、開口窓を
設ける(第4図)。7は酸化シリコン膜、8はナイトラ
イド膜である。
この開口窓を形成する際は、後述する理由により、N型
層6の凹部における肩の部分に選択酸化用マスク膜が残
存し、七の部分を被覆しておくように形成する。
層6の凹部における肩の部分に選択酸化用マスク膜が残
存し、七の部分を被覆しておくように形成する。
(6)選択酸化用マスク膜7〜8を抑止膜とし、熱酸化
処理を行なってアイソレージフン用酸化シリコン膜9を
形成する(第5図)。この場合、ア・1ツレ−ジョン領
域を形成すべきN型層6は凹形状となっており、この肩
部分が選択酸化用マスク膜7〜8によって被接されてい
るために、アイソレーション用酸化シリコン膜9の横方
向への拡がりが極めて小さく、しかもバードビーク現象
が発生しないと共に平坦な表面を有するアイソレーショ
ン用酸化シリコン膜9を形成することができる。
処理を行なってアイソレージフン用酸化シリコン膜9を
形成する(第5図)。この場合、ア・1ツレ−ジョン領
域を形成すべきN型層6は凹形状となっており、この肩
部分が選択酸化用マスク膜7〜8によって被接されてい
るために、アイソレーション用酸化シリコン膜9の横方
向への拡がりが極めて小さく、しかもバードビーク現象
が発生しないと共に平坦な表面を有するアイソレーショ
ン用酸化シリコン膜9を形成することができる。
横方向への熱酸化が可及的に小さなものになるため、占
有面積の小さ℃・アイソレーション用酸化シリコン膜9
を形成することができる。
有面積の小さ℃・アイソレーション用酸化シリコン膜9
を形成することができる。
(刀 不要となったナイトライド膜8を取り除き、N型
層6に酸化シリコン膜7を拡散用マスクとして順次、N
+散型コレクタ層0二P型ペース層11を形成し、P型
ベース層]】中にN+型エミッタ層12を形成する。つ
いで、酸化シリコン膜7に各コンタクト窓を設けたのち
、アルミニウム真空蒸着とフォトエツチング技術を用い
て各電極すなワチヘース電極B、コレクタ電極C,エミ
ッタ電極E等を形成する(第6図)。
層6に酸化シリコン膜7を拡散用マスクとして順次、N
+散型コレクタ層0二P型ペース層11を形成し、P型
ベース層]】中にN+型エミッタ層12を形成する。つ
いで、酸化シリコン膜7に各コンタクト窓を設けたのち
、アルミニウム真空蒸着とフォトエツチング技術を用い
て各電極すなワチヘース電極B、コレクタ電極C,エミ
ッタ電極E等を形成する(第6図)。
上述したように本発明にかかる酸化膜アイソレーション
方式のバイポーラLSIの製法は、以下に述べるような
諸特長を有するものである。
方式のバイポーラLSIの製法は、以下に述べるような
諸特長を有するものである。
(A)N+型埋込層2′の形成時、N+梨型デポション
層2を形成したのち、その引き伸ばし拡散を行なう前に
、横方向への拡がりを避けるため、溝を設けておくもの
である。そのため、N+型埋込層2′の横方向の拡がり
を防止できる。
層2を形成したのち、その引き伸ばし拡散を行なう前に
、横方向への拡がりを避けるため、溝を設けておくもの
である。そのため、N+型埋込層2′の横方向の拡がり
を防止できる。
(B) 上記溝上に形成されTこ凹形状のN型層6を
熱酸化してアイソレーション用酸化シリコン膜9を形成
するものであり、その際の選択酸化用マスク膜7〜8は
、凹形状の肩部分を被覆させてお(ものである。そのた
め、N+型埋込層2′とアイソレーション用酸化シリコ
ン膜9とはセル7アラインにより形成することができる
。また、アイソレーション用酸化シリコン膜9は横方向
への拡がりが極めて小さくなる。
熱酸化してアイソレーション用酸化シリコン膜9を形成
するものであり、その際の選択酸化用マスク膜7〜8は
、凹形状の肩部分を被覆させてお(ものである。そのた
め、N+型埋込層2′とアイソレーション用酸化シリコ
ン膜9とはセル7アラインにより形成することができる
。また、アイソレーション用酸化シリコン膜9は横方向
への拡がりが極めて小さくなる。
(C)シたがって、(3)および田はり、N+型埋込層
2′とアイソレーション用酸化シリコン膜9は可及的に
占有面積の小さいものが製作できる。また、バードビー
ク(局部的な酸化膜のふくらみ)が低減し、平坦な界面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は2倍強をもって高めること
ができる。
2′とアイソレーション用酸化シリコン膜9は可及的に
占有面積の小さいものが製作できる。また、バードビー
ク(局部的な酸化膜のふくらみ)が低減し、平坦な界面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は2倍強をもって高めること
ができる。
■)チャンネルストッパーの形成は、N+型埋込層2′
を形成する際のエツチング用マスク膜(オーバハング構
造となっているもの)3〜4をそのまま使用して、セル
ファラインをもって形成できる。
を形成する際のエツチング用マスク膜(オーバハング構
造となっているもの)3〜4をそのまま使用して、セル
ファラインをもって形成できる。
(E) バードビーク現象がないため、ウォシードエ
ミノタ構造のトランジスタ等の種々の態様の素子がLS
I中に組み込むことができ、設計仕様の自由度が大きく
、汎用性に富むものである。
ミノタ構造のトランジスタ等の種々の態様の素子がLS
I中に組み込むことができ、設計仕様の自由度が大きく
、汎用性に富むものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラLSIに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばMIS型半導体装置などに
も適用できる。本発明は、少なくとも酸化膜アイソレー
ション方式のLSIに適用できる。
をその背景となった利用分野であるバイポーラLSIに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばMIS型半導体装置などに
も適用できる。本発明は、少なくとも酸化膜アイソレー
ション方式のLSIに適用できる。
第1図〜第6図は、本発明の一実施例である酸化膜アイ
ソレーション方式のバイポーラL S I ノ製法を工
程順に示す断面図である。 l・・P型シリコンウェーハ、2・・・N+梨型デポシ
ョン層、2′・・N+型埋込層、3.7山酸化シリコン
膜、4.8・・・ナイトライド膜、5・・P型不純物、
5′・・・P+型チャンネルストッパー、6・・・N型
層、9・・アイソレーション用酸化シリコンi、i。 N+型コレクタシンク層、11・・・P型ベース層、1
2・・・N+型エミッタ層、B、C,E・・・電極。 代理人 弁理士 高 橋 明 夫 第 1 図 第 2 図 / 第 3 図 第 4 図 第 5 図 第 6 図
ソレーション方式のバイポーラL S I ノ製法を工
程順に示す断面図である。 l・・P型シリコンウェーハ、2・・・N+梨型デポシ
ョン層、2′・・N+型埋込層、3.7山酸化シリコン
膜、4.8・・・ナイトライド膜、5・・P型不純物、
5′・・・P+型チャンネルストッパー、6・・・N型
層、9・・アイソレーション用酸化シリコンi、i。 N+型コレクタシンク層、11・・・P型ベース層、1
2・・・N+型エミッタ層、B、C,E・・・電極。 代理人 弁理士 高 橋 明 夫 第 1 図 第 2 図 / 第 3 図 第 4 図 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、 f幅、 表面に少なくとも1つの凹部を有する
半導体基板表面に選択酸化用マスク膜を全面に形ffJ
、¥る二り程 Tb) 前記半導体基体表面の凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程 (c) 前記選択酸化用マスク膜を抑止膜として熱酸
化処理を行いアイソレーション用酸化シリコン膜を形成
する工程 を有することを%倣とする半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421684A JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421684A JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11684877A Division JPS5451483A (en) | 1977-09-30 | 1977-09-30 | Manufacture for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59181552A true JPS59181552A (ja) | 1984-10-16 |
Family
ID=12964345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5421684A Pending JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59181552A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
-
1984
- 1984-03-23 JP JP5421684A patent/JPS59181552A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
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