JPS59181552A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59181552A JPS59181552A JP5421684A JP5421684A JPS59181552A JP S59181552 A JPS59181552 A JP S59181552A JP 5421684 A JP5421684 A JP 5421684A JP 5421684 A JP5421684 A JP 5421684A JP S59181552 A JPS59181552 A JP S59181552A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、特に酸化膜アイソ
レーション方式のＬＳＩの製法に関するものである。以
下、バイポーラＬＳＩを例にとって説明する。
レーション方式のＬＳＩの製法に関するものである。以
下、バイポーラＬＳＩを例にとって説明する。
従来、バイポーラＬＳＩのアイソレーション方式には、
Ｐ ’Ｎ接合分離が使用されていたが、これより集積度
のあがる酸化膜アイソレーション方式が開発され、メモ
ＩＪ Ｌ Ｓ Ｉなどに広く使用されている。
Ｐ ’Ｎ接合分離が使用されていたが、これより集積度
のあがる酸化膜アイソレーション方式が開発され、メモ
ＩＪ Ｌ Ｓ Ｉなどに広く使用されている。
しかしながら、この種の酸化膜アイソレージせン方式の
バイポーラＬＳＩは、その製作にあたって、Ｐ型シリコ
ン基体表面に形成するＮ＋型埋込層が横方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のＮ＋型埋込層間の距離を大きくとる必要が
ある。また、これらのＮ＋型埋込層とアイソレーション
用酸化物層とのマスク合せ余裕をとる必要があり、さら
ｆこのアイソレーション用酸化物層の横方向への拡がり
のため、必要以上に広い（チップ面積に対して７０％程
度）酸化膜アイソレーション領域となる欠点がある。そ
のため、集積度を高めるための大きな制約となっている
。
バイポーラＬＳＩは、その製作にあたって、Ｐ型シリコ
ン基体表面に形成するＮ＋型埋込層が横方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のＮ＋型埋込層間の距離を大きくとる必要が
ある。また、これらのＮ＋型埋込層とアイソレーション
用酸化物層とのマスク合せ余裕をとる必要があり、さら
ｆこのアイソレーション用酸化物層の横方向への拡がり
のため、必要以上に広い（チップ面積に対して７０％程
度）酸化膜アイソレーション領域となる欠点がある。そ
のため、集積度を高めるための大きな制約となっている
。
それゆえ、本発明の目的は、可及的に占有面積の小なる
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
このような目的を達成するために本発明においては、下
記（ａ）工程から（ｃ）工程を含むことを特徴とする半
導体装置の製法とするものである。
記（ａ）工程から（ｃ）工程を含むことを特徴とする半
導体装置の製法とするものである。
（ａ） 表面に少なくとも１つの凹部を有する半導体
基板表面に選択酸化用マスク膜を全面に形成する工程 （ｂｌ 前記半導体基体表面９凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程（ｃ）
前記選択酸化用マスク膜を抑止膜として熱酸化処理を
行いアイソレーション用酸化シリコン膜を形成づ−る工
程 以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラＬＳＩの製法を工程順１、τ回向を参
照しながら詳述する。
基板表面に選択酸化用マスク膜を全面に形成する工程 （ｂｌ 前記半導体基体表面９凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程（ｃ）
前記選択酸化用マスク膜を抑止膜として熱酸化処理を
行いアイソレーション用酸化シリコン膜を形成づ−る工
程 以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラＬＳＩの製法を工程順１、τ回向を参
照しながら詳述する。
（１１ＰＪＭンリコンウエーハ１を用意し、この玉表面
に埋込層用のＯｙ４μｍ程度のＮ＋型デポジション層２
を形成する。ついで、エツチング用マスク膜３〜４を形
成する（第１図）。３は底面な熱酸化して形成した酸化
シリコン膜、４はＣＶＤ法で形成したナイトライド膜を
示す。
に埋込層用のＯｙ４μｍ程度のＮ＋型デポジション層２
を形成する。ついで、エツチング用マスク膜３〜４を形
成する（第１図）。３は底面な熱酸化して形成した酸化
シリコン膜、４はＣＶＤ法で形成したナイトライド膜を
示す。
（２）エツチング用マスク膜３〜４にフォトエツチング
により開口窓を形成し、酸化膜アイソレーション領域と
なるウェーハ１表面を露出させる。
により開口窓を形成し、酸化膜アイソレーション領域と
なるウェーハ１表面を露出させる。
ついで、そのウエーノ・１をエツチングして、深さ０．
７〜１μｍ程度の溝を設ける（第２図）。溝の深さは、
Ｎ＋型デポジション層２より十分に深いものとする。
７〜１μｍ程度の溝を設ける（第２図）。溝の深さは、
Ｎ＋型デポジション層２より十分に深いものとする。
（３１必要に応じて、溝の底部のみにポロン等のＰ型不
純物５をイオン打ち込みして、チャンネルストッパーを
設けるためのイオン打ち込み層を形成する。前記エツチ
ング用マスク膜３〜４は溝の部分においてオーバノ・ン
グ構造となっている１こめ、溝底部のみにＰ型不純物５
を添加することができる。
純物５をイオン打ち込みして、チャンネルストッパーを
設けるためのイオン打ち込み層を形成する。前記エツチ
ング用マスク膜３〜４は溝の部分においてオーバノ・ン
グ構造となっている１こめ、溝底部のみにＰ型不純物５
を添加することができる。
（４）Ｎ＋型デポジション層２の引き伸ばし拡散を行な
い、Ｎ＋型埋込層２′を形成する（第３図）。
い、Ｎ＋型埋込層２′を形成する（第３図）。
３′は、この引き伸ばし拡散時の熱処理によって形成さ
れた酸化シリコン膜を示すものである。
れた酸化シリコン膜を示すものである。
上記引き伸ばし拡散の際、Ｎ＋型デポジション層２にお
ける不純物が溝の存在のため横方向には拡散できないた
め、Ｎ＋型埋込層２′の横方向への拡がりが防止でき、
可及的に狭い占有面積のＮ＋型埋込層２′を形成するこ
とができる。
ける不純物が溝の存在のため横方向には拡散できないた
め、Ｎ＋型埋込層２′の横方向への拡がりが防止でき、
可及的に狭い占有面積のＮ＋型埋込層２′を形成するこ
とができる。
なお、５′は、Ｐ型不純物イオンが熱拡散して形成され
たＰ＋型チャンネルストッパーを示すものである。
たＰ＋型チャンネルストッパーを示すものである。
（５）不要となった酸化シリコン膜３．３′それにナイ
トライド膜４を取り除き、全面にＮ型層（Ｐ型層でもよ
い）６をエピタキシャル成長させる（第４図）。この際
、シリコンウエーノ・１表面に設けた溝上におけるＮ型
層６が凹形状をもって形成される。
トライド膜４を取り除き、全面にＮ型層（Ｐ型層でもよ
い）６をエピタキシャル成長させる（第４図）。この際
、シリコンウエーノ・１表面に設けた溝上におけるＮ型
層６が凹形状をもって形成される。
ついで、全面に選択酸化用マスク膜７〜８を形成し、Ｎ
型層６における凹部の底面のみを選択除去し、開口窓を
設ける（第４図）。７は酸化シリコン膜、８はナイトラ
イド膜である。
型層６における凹部の底面のみを選択除去し、開口窓を
設ける（第４図）。７は酸化シリコン膜、８はナイトラ
イド膜である。
この開口窓を形成する際は、後述する理由により、Ｎ型
層６の凹部における肩の部分に選択酸化用マスク膜が残
存し、七の部分を被覆しておくように形成する。
層６の凹部における肩の部分に選択酸化用マスク膜が残
存し、七の部分を被覆しておくように形成する。
（６）選択酸化用マスク膜７〜８を抑止膜とし、熱酸化
処理を行なってアイソレージフン用酸化シリコン膜９を
形成する（第５図）。この場合、ア・１ツレ−ジョン領
域を形成すべきＮ型層６は凹形状となっており、この肩
部分が選択酸化用マスク膜７〜８によって被接されてい
るために、アイソレーション用酸化シリコン膜９の横方
向への拡がりが極めて小さく、しかもバードビーク現象
が発生しないと共に平坦な表面を有するアイソレーショ
ン用酸化シリコン膜９を形成することができる。
処理を行なってアイソレージフン用酸化シリコン膜９を
形成する（第５図）。この場合、ア・１ツレ−ジョン領
域を形成すべきＮ型層６は凹形状となっており、この肩
部分が選択酸化用マスク膜７〜８によって被接されてい
るために、アイソレーション用酸化シリコン膜９の横方
向への拡がりが極めて小さく、しかもバードビーク現象
が発生しないと共に平坦な表面を有するアイソレーショ
ン用酸化シリコン膜９を形成することができる。
横方向への熱酸化が可及的に小さなものになるため、占
有面積の小さ℃・アイソレーション用酸化シリコン膜９
を形成することができる。
有面積の小さ℃・アイソレーション用酸化シリコン膜９
を形成することができる。
（刀 不要となったナイトライド膜８を取り除き、Ｎ型
層６に酸化シリコン膜７を拡散用マスクとして順次、Ｎ
＋散型コレクタ層０二Ｐ型ペース層１１を形成し、Ｐ型
ベース層］】中にＮ＋型エミッタ層１２を形成する。つ
いで、酸化シリコン膜７に各コンタクト窓を設けたのち
、アルミニウム真空蒸着とフォトエツチング技術を用い
て各電極すなワチヘース電極Ｂ、コレクタ電極Ｃ，エミ
ッタ電極Ｅ等を形成する（第６図）。
層６に酸化シリコン膜７を拡散用マスクとして順次、Ｎ
＋散型コレクタ層０二Ｐ型ペース層１１を形成し、Ｐ型
ベース層］】中にＮ＋型エミッタ層１２を形成する。つ
いで、酸化シリコン膜７に各コンタクト窓を設けたのち
、アルミニウム真空蒸着とフォトエツチング技術を用い
て各電極すなワチヘース電極Ｂ、コレクタ電極Ｃ，エミ
ッタ電極Ｅ等を形成する（第６図）。
上述したように本発明にかかる酸化膜アイソレーション
方式のバイポーラＬＳＩの製法は、以下に述べるような
諸特長を有するものである。
方式のバイポーラＬＳＩの製法は、以下に述べるような
諸特長を有するものである。
（Ａ）Ｎ＋型埋込層２′の形成時、Ｎ＋梨型デポション
層２を形成したのち、その引き伸ばし拡散を行なう前に
、横方向への拡がりを避けるため、溝を設けておくもの
である。そのため、Ｎ＋型埋込層２′の横方向の拡がり
を防止できる。
層２を形成したのち、その引き伸ばし拡散を行なう前に
、横方向への拡がりを避けるため、溝を設けておくもの
である。そのため、Ｎ＋型埋込層２′の横方向の拡がり
を防止できる。
（Ｂ） 上記溝上に形成されＴこ凹形状のＮ型層６を
熱酸化してアイソレーション用酸化シリコン膜９を形成
するものであり、その際の選択酸化用マスク膜７〜８は
、凹形状の肩部分を被覆させてお（ものである。そのた
め、Ｎ＋型埋込層２′とアイソレーション用酸化シリコ
ン膜９とはセル７アラインにより形成することができる
。また、アイソレーション用酸化シリコン膜９は横方向
への拡がりが極めて小さくなる。
熱酸化してアイソレーション用酸化シリコン膜９を形成
するものであり、その際の選択酸化用マスク膜７〜８は
、凹形状の肩部分を被覆させてお（ものである。そのた
め、Ｎ＋型埋込層２′とアイソレーション用酸化シリコ
ン膜９とはセル７アラインにより形成することができる
。また、アイソレーション用酸化シリコン膜９は横方向
への拡がりが極めて小さくなる。
（Ｃ）シたがって、（３）および田はり、Ｎ＋型埋込層
２′とアイソレーション用酸化シリコン膜９は可及的に
占有面積の小さいものが製作できる。また、バードビー
ク（局部的な酸化膜のふくらみ）が低減し、平坦な界面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は２倍強をもって高めること
ができる。
２′とアイソレーション用酸化シリコン膜９は可及的に
占有面積の小さいものが製作できる。また、バードビー
ク（局部的な酸化膜のふくらみ）が低減し、平坦な界面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は２倍強をもって高めること
ができる。
■）チャンネルストッパーの形成は、Ｎ＋型埋込層２′
を形成する際のエツチング用マスク膜（オーバハング構
造となっているもの）３〜４をそのまま使用して、セル
ファラインをもって形成できる。
を形成する際のエツチング用マスク膜（オーバハング構
造となっているもの）３〜４をそのまま使用して、セル
ファラインをもって形成できる。
（Ｅ） バードビーク現象がないため、ウォシードエ
ミノタ構造のトランジスタ等の種々の態様の素子がＬＳ
Ｉ中に組み込むことができ、設計仕様の自由度が大きく
、汎用性に富むものである。
ミノタ構造のトランジスタ等の種々の態様の素子がＬＳ
Ｉ中に組み込むことができ、設計仕様の自由度が大きく
、汎用性に富むものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラＬＳＩに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばＭＩＳ型半導体装置などに
も適用できる。本発明は、少なくとも酸化膜アイソレー
ション方式のＬＳＩに適用できる。
をその背景となった利用分野であるバイポーラＬＳＩに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばＭＩＳ型半導体装置などに
も適用できる。本発明は、少なくとも酸化膜アイソレー
ション方式のＬＳＩに適用できる。
第１図〜第６図は、本発明の一実施例である酸化膜アイ
ソレーション方式のバイポーラＬ Ｓ Ｉ ノ製法を工
程順に示す断面図である。 ｌ・・Ｐ型シリコンウェーハ、２・・・Ｎ＋梨型デポシ
ョン層、２′・・Ｎ＋型埋込層、３．７山酸化シリコン
膜、４．８・・・ナイトライド膜、５・・Ｐ型不純物、
５′・・・Ｐ＋型チャンネルストッパー、６・・・Ｎ型
層、９・・アイソレーション用酸化シリコンｉ、ｉ。 Ｎ＋型コレクタシンク層、１１・・・Ｐ型ベース層、１
２・・・Ｎ＋型エミッタ層、Ｂ、Ｃ，Ｅ・・・電極。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 ／ 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
ソレーション方式のバイポーラＬ Ｓ Ｉ ノ製法を工
程順に示す断面図である。 ｌ・・Ｐ型シリコンウェーハ、２・・・Ｎ＋梨型デポシ
ョン層、２′・・Ｎ＋型埋込層、３．７山酸化シリコン
膜、４．８・・・ナイトライド膜、５・・Ｐ型不純物、
５′・・・Ｐ＋型チャンネルストッパー、６・・・Ｎ型
層、９・・アイソレーション用酸化シリコンｉ、ｉ。 Ｎ＋型コレクタシンク層、１１・・・Ｐ型ベース層、１
２・・・Ｎ＋型エミッタ層、Ｂ、Ｃ，Ｅ・・・電極。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 ／ 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、 ｆ幅、 表面に少なくとも１つの凹部を有する
半導体基板表面に選択酸化用マスク膜を全面に形ｆｆＪ
、￥る二り程 Ｔｂ） 前記半導体基体表面の凹部の底面の選択酸化
用マスク膜を選択除去し、開口窓を設ける工程 （ｃ） 前記選択酸化用マスク膜を抑止膜として熱酸
化処理を行いアイソレーション用酸化シリコン膜を形成
する工程 を有することを％倣とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5421684A JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5421684A JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11684877A Division JPS5451483A (en) | 1977-09-30 | 1977-09-30 | Manufacture for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181552A true JPS59181552A (ja) | 1984-10-16 |
Family
ID=12964345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5421684A Pending JPS59181552A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
-
1984
- 1984-03-23 JP JP5421684A patent/JPS59181552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
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