JPS59181553A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59181553A JPS59181553A JP5421784A JP5421784A JPS59181553A JP S59181553 A JPS59181553 A JP S59181553A JP 5421784 A JP5421784 A JP 5421784A JP 5421784 A JP5421784 A JP 5421784A JP S59181553 A JPS59181553 A JP S59181553A
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- Japan
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関するものである。
従来、バイポーラLSIのアイソレーション方式には、
PN接合分離が使用されていたが、これより集積度のあ
がる酸化膜アイソレーション方式が開発され、メモ!j
LsIなどに広く使用されている。
PN接合分離が使用されていたが、これより集積度のあ
がる酸化膜アイソレーション方式が開発され、メモ!j
LsIなどに広く使用されている。
しかしながら、この種の酸化膜アイソレーション方式の
バイポーラLSIは、その製作にあたって、pをシリコ
ン基体表面に形成するN+俊埋込層が禍方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のN+型埋込層間の距iな大きくとる必要が
ある。また。
バイポーラLSIは、その製作にあたって、pをシリコ
ン基体表面に形成するN+俊埋込層が禍方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のN+型埋込層間の距iな大きくとる必要が
ある。また。
これらのN+型埋込層とアイソレーション用酸化物層と
のマスク合せ余裕をとる必要があり、さらにこのアイソ
レーション用酸化物層の横方向への拡がりのため、必要
以上に広い(チップ面積に対して70%程度)酸化膜ア
イソレーション領域となる欠点がある。そのため、集積
度な高めるための大きな制約となっている。
のマスク合せ余裕をとる必要があり、さらにこのアイソ
レーション用酸化物層の横方向への拡がりのため、必要
以上に広い(チップ面積に対して70%程度)酸化膜ア
イソレーション領域となる欠点がある。そのため、集積
度な高めるための大きな制約となっている。
それゆえ、本発明の目的は、…友釣に占有面積の小なる
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
このような目的を達成するために本発明においては、下
記するtal工程から(di工程を含むことを特徴とす
る半導体装置の製法とjるものである。
記するtal工程から(di工程を含むことを特徴とす
る半導体装置の製法とjるものである。
fat 半導体基体の主表面にエツチング用マスク膜
を形成1−石工程 +l)l 前記エツチング用マス久膜に開口窓を形成
し、半導体基体の主表面を露出させる工程 (cl 前記エツチング用マスク膜をマスクとして。
を形成1−石工程 +l)l 前記エツチング用マス久膜に開口窓を形成
し、半導体基体の主表面を露出させる工程 (cl 前記エツチング用マスク膜をマスクとして。
露出された前記半導体基板の主表面に溝な設ける工程
(di 前記溝の上にオーバハングした前記エツチン
グ用マスク膜をマスクにイオン打込みをする工程。
グ用マスク膜をマスクにイオン打込みをする工程。
以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラLSIの製法を工程順に図面を参照し
ながら詳述する。
方式のバイポーラLSIの製法を工程順に図面を参照し
ながら詳述する。
(1)P型シリコンウェーハlを用意し、この主表面に
埋込層用の0.4pm程度のN+現型デポション層2を
形Fjする。ついで、エツチング用マスク膜3〜4を形
成する(第1図)。3け表面を熱酸化して形成した酸化
シリコン膜、4ばCVD法で形成したナイトライド膜を
示す。
埋込層用の0.4pm程度のN+現型デポション層2を
形Fjする。ついで、エツチング用マスク膜3〜4を形
成する(第1図)。3け表面を熱酸化して形成した酸化
シリコン膜、4ばCVD法で形成したナイトライド膜を
示す。
(2) エツチング用マスク膜3〜4にフォトエツチ
ングにより開口窓を形成し、酸化膜アイソレーション領
域となるウェーハ1表面を臨出させる。ついで、そのウ
ェーハ1をエツチングして、深さ0.7〜1μm程度の
溝を設ける(第2図)。溝の深さは、N+現型デポショ
ン層2より十分に深いものとする。
ングにより開口窓を形成し、酸化膜アイソレーション領
域となるウェーハ1表面を臨出させる。ついで、そのウ
ェーハ1をエツチングして、深さ0.7〜1μm程度の
溝を設ける(第2図)。溝の深さは、N+現型デポショ
ン層2より十分に深いものとする。
(3) 必要に応じて、溝の底部のみにボロン等のP
型不純物5をイオン打ち込みして、チャンネルストッパ
ーを設けるためのイオン打ち込み層を形成する。前記エ
ツチング用マスク膜3〜4Vi溝の部分においてオーバ
ハング構造となっているため。
型不純物5をイオン打ち込みして、チャンネルストッパ
ーを設けるためのイオン打ち込み層を形成する。前記エ
ツチング用マスク膜3〜4Vi溝の部分においてオーバ
ハング構造となっているため。
溝底部の入にPi不純物5を添加することができる。
(41N 型デポジション層2の引き伸し拡散を行ない
、Nl埋込層2′を形成する(第3図)。3′は、この
引き伸ばし拡散時の熱処理によって形成された酸化シリ
コン膜を示すものである。
、Nl埋込層2′を形成する(第3図)。3′は、この
引き伸ばし拡散時の熱処理によって形成された酸化シリ
コン膜を示すものである。
上記引き伸ばし拡散の際、N+現型デポション層2にお
ける不純物が溝の存在のため横方向には拡散できないた
め、N+型埋込層2′の横方向への拡がりが防止でき、
可及的に狭い占有面積のN+型埋込N2’を形成するこ
とができる。
ける不純物が溝の存在のため横方向には拡散できないた
め、N+型埋込層2′の横方向への拡がりが防止でき、
可及的に狭い占有面積のN+型埋込N2’を形成するこ
とができる。
なお、5′は、P型土lIJ!、vlイオンが熱拡散し
て形成されたP″−型チャンネルストッパーを示すもの
である。
て形成されたP″−型チャンネルストッパーを示すもの
である。
(5)不要となった酸化シリコン膜3,3′それにナイ
トライド膜4を取り除き、全面にN型層(P型層でもよ
い)6をエピタキシャル成長させる(第4図)。この際
、シリコンウェーハ1表面に設けた溝上におけろNを層
6が凹形状をもって形成される。
トライド膜4を取り除き、全面にN型層(P型層でもよ
い)6をエピタキシャル成長させる(第4図)。この際
、シリコンウェーハ1表面に設けた溝上におけろNを層
6が凹形状をもって形成される。
ついで、全面に選択酸化用マスク膜7〜8を形成し、N
型層6における凹部の底面のみを選択除去し、開口窓を
設ける(第4図)。7け酸化シリコン膜、8にナイトラ
イド膜である。
型層6における凹部の底面のみを選択除去し、開口窓を
設ける(第4図)。7け酸化シリコン膜、8にナイトラ
イド膜である。
この開口窓を形成する際は、後述する理由により、N型
層6の凹部における肩の部分に選択酸化用マスク膜が残
存し、その部分を被覆してお(ように形5y、jる。
層6の凹部における肩の部分に選択酸化用マスク膜が残
存し、その部分を被覆してお(ように形5y、jる。
(6)選択酸化用マスク膜7〜8を抑止膜とし、熱酸化
処理を行なってアイソレーション用酸化シリコン膜9を
形成する(第5図)。この場合、アイソレーション領J
j12な形成すべきNm層6は凹形状となっており、そ
の肩部分が選択酸化用マスク膜7〜8によって被覆され
ているために、アイソレーション用酸化シリコン膜9の
横方向への拡がりが極めて小さく、しかもバードビーク
現象が発生しないと共に平坦な表面を有するアイソレー
ション用酸化シリコン膜9を形成することができる。
゛横方向への熱酸化が可及的に小さなものになるた
め、占有面積の小さいアイソレーション用酸化シリコン
膜9を形成することができる。・(7) 不要となっ
たナイトライド膜8を取り除き、N型層6に酸化シリコ
ン膜7を拡散用マスクとして順次、N+型コレクタ層1
0、P型代−ス層11を形成し、PMベース層11中に
N 型エミツタ層12を形成する。ついで、酸化シリコ
ン膜7に各コンタクト窓を設けたのち、アルミニウム真
空蒸着とフォトエツチング技1’に用いて各電極すなわ
ちベース電極B、コレクタ電極C,エミッタ電極E等を
形成する(第6図)。
処理を行なってアイソレーション用酸化シリコン膜9を
形成する(第5図)。この場合、アイソレーション領J
j12な形成すべきNm層6は凹形状となっており、そ
の肩部分が選択酸化用マスク膜7〜8によって被覆され
ているために、アイソレーション用酸化シリコン膜9の
横方向への拡がりが極めて小さく、しかもバードビーク
現象が発生しないと共に平坦な表面を有するアイソレー
ション用酸化シリコン膜9を形成することができる。
゛横方向への熱酸化が可及的に小さなものになるた
め、占有面積の小さいアイソレーション用酸化シリコン
膜9を形成することができる。・(7) 不要となっ
たナイトライド膜8を取り除き、N型層6に酸化シリコ
ン膜7を拡散用マスクとして順次、N+型コレクタ層1
0、P型代−ス層11を形成し、PMベース層11中に
N 型エミツタ層12を形成する。ついで、酸化シリコ
ン膜7に各コンタクト窓を設けたのち、アルミニウム真
空蒸着とフォトエツチング技1’に用いて各電極すなわ
ちベース電極B、コレクタ電極C,エミッタ電極E等を
形成する(第6図)。
上述したように本発明にかかる酸化膜アイソレーション
方式のバイポーラLSIの製法は、以下に述べるような
諸特長を有するものである。
方式のバイポーラLSIの製法は、以下に述べるような
諸特長を有するものである。
囚 N+型埋込層2′の形成時、N+型デポジション層
2を形成したのち、その引き伸ばし拡散を行なう前に、
横方向への拡がりを避けるため、溝を設けておくもので
ある。そのため、N+型埋込層2′の横方向の拡がりを
防止できる。
2を形成したのち、その引き伸ばし拡散を行なう前に、
横方向への拡がりを避けるため、溝を設けておくもので
ある。そのため、N+型埋込層2′の横方向の拡がりを
防止できる。
田)上記溝上に形成された凹形状のN型層6を熱酸化し
てアイソレーション用酸化シリコン膜9を形成するもの
であり、その際の選択酸化用マスク膜7〜8は、凹形状
の肩部分を被覆させてお(ものである。そのため、N+
型埋込層2′とアイソレーション用酸化シリコン膜9と
はセルファラインにより形成することができる。また、
アイソレーション用酸化シリコン膜9Vi横方向への拡
がりが極めて小さくなる。
てアイソレーション用酸化シリコン膜9を形成するもの
であり、その際の選択酸化用マスク膜7〜8は、凹形状
の肩部分を被覆させてお(ものである。そのため、N+
型埋込層2′とアイソレーション用酸化シリコン膜9と
はセルファラインにより形成することができる。また、
アイソレーション用酸化シリコン膜9Vi横方向への拡
がりが極めて小さくなる。
(C)シたがって、(4)および(B)より、N型埋込
層2とアイソレーション用酸化シリコン膜9は可及的に
占有面積の小さいものが製作できる。また、バードヘッ
ド(局部的な酸化膜のふくらみ)が低減し、平坦な表面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は2倍強をもって高めること
ができる。
層2とアイソレーション用酸化シリコン膜9は可及的に
占有面積の小さいものが製作できる。また、バードヘッ
ド(局部的な酸化膜のふくらみ)が低減し、平坦な表面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は2倍強をもって高めること
ができる。
の チャンネルストッパーの形成1d、N+型埋込層2
′を形成する際のエツチング用マスク膜(オーバハング
構造となっているもの)3〜4#?をそのまま使用して
、セルファラインをもって形成できる。
′を形成する際のエツチング用マスク膜(オーバハング
構造となっているもの)3〜4#?をそのまま使用して
、セルファラインをもって形成できる。
■ バードビーク現象がないため、ウォシュドエミッタ
構造の1゛トランジスタ等の種々の態様の素子がLSI
中に組み込むことができ、設計仕様の自庄度が太キ<、
汎用性に富むものである。
構造の1゛トランジスタ等の種々の態様の素子がLSI
中に組み込むことができ、設計仕様の自庄度が太キ<、
汎用性に富むものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラLSIに
適用した場合について説明したが、本発r3Aはそれに
限定されるものではなく1例え°ばMIS型牛型体導体
装置にも適用できる。本発明は、少なくとも酸化膜アイ
ソレーション方式のLSIに適用できろ。
をその背景となった利用分野であるバイポーラLSIに
適用した場合について説明したが、本発r3Aはそれに
限定されるものではなく1例え°ばMIS型牛型体導体
装置にも適用できる。本発明は、少なくとも酸化膜アイ
ソレーション方式のLSIに適用できろ。
第1図〜第6図は、本発明の一実施例である酸化膜アイ
ソレーション方式のバイポーラLSIの製法を工程順に
示す断面図である。 1・・・P型シリコンウェーハ、2・・・N+型デポジ
ション層、2′・・・N+型埋込層、3,7・・・酸化
シリコン膜、4,8・・・ナイトライド膜、5・・・P
型不純物、5′・・・P+型チャンネルストッパー、6
・・・N多層、9・・・アイソレーション用酸化シリコ
ン膜、10・・・N + 1.コレクタシンク層、11
・・・PJ?−ス層、12・・N 型エミツタ層、B、
C,E・・・電極。 代理人 弁理士 高 橋 明 夫 第 1 図 第 3 図 邦4図 第 5 図 j′ 第 6 図
ソレーション方式のバイポーラLSIの製法を工程順に
示す断面図である。 1・・・P型シリコンウェーハ、2・・・N+型デポジ
ション層、2′・・・N+型埋込層、3,7・・・酸化
シリコン膜、4,8・・・ナイトライド膜、5・・・P
型不純物、5′・・・P+型チャンネルストッパー、6
・・・N多層、9・・・アイソレーション用酸化シリコ
ン膜、10・・・N + 1.コレクタシンク層、11
・・・PJ?−ス層、12・・N 型エミツタ層、B、
C,E・・・電極。 代理人 弁理士 高 橋 明 夫 第 1 図 第 3 図 邦4図 第 5 図 j′ 第 6 図
Claims (1)
- 【特許請求の範囲】 1、 fat 半導体基体の主表面にエツチング用
マスク膜を形成する工程 (bl 前記エツチング用マスク膜に開口窓を形成し
、半導体基体の主表面を露出させる工程 (C+ 前記エツチング用マスク膜をマスクとして、
館山された前記半導体基板の主表面に溝を設ける工程 (di 前記溝の上にオーバハングした前記エツチン
グ用マスク膜をマスクにイオン打込みをする工程 を有することを特徴とする半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421784A JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421784A JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11684877A Division JPS5451483A (en) | 1977-09-30 | 1977-09-30 | Manufacture for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59181553A true JPS59181553A (ja) | 1984-10-16 |
Family
ID=12964372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5421784A Pending JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59181553A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6167040A (ja) * | 1984-09-10 | 1986-04-07 | Kao Corp | 電子写真用樹脂組成物 |
-
1984
- 1984-03-23 JP JP5421784A patent/JPS59181553A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6167040A (ja) * | 1984-09-10 | 1986-04-07 | Kao Corp | 電子写真用樹脂組成物 |
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