JPH02234453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02234453A JPH02234453A JP5451189A JP5451189A JPH02234453A JP H02234453 A JPH02234453 A JP H02234453A JP 5451189 A JP5451189 A JP 5451189A JP 5451189 A JP5451189 A JP 5451189A JP H02234453 A JPH02234453 A JP H02234453A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000926 separation method Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052796 boron Inorganic materials 0.000 abstract description 11
- 229910052785 arsenic Inorganic materials 0.000 abstract description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体ＩＣの素子間分離領域′の形成方法に関し、工程
数を増やすことなく分離拡散層の横方向広がりを抑えて
素子間分離領域の面積を縮小し、以てＩＣの低コスト、
高密度化を図ることを目的とし、一導電型基板に反対導
電型埋込層を選択的に形成する工程と、全面に反対導電
型エピタキシャル層を成長させる工程と、該エピタキシ
ャル層の表面上で該埋込層の形成領域を含まない領域に
選択的に一導電型不純物を拡散して分離拡散層を形成す
るとともに該基板から一導電型不純物を該エピタキシャ
ル層中に拡散させて該分離拡散層に接続される不純物拡
散層を形成する工程を有し、該基板の少なくとも表面部
分における一導電型不純物の濃度を該エピタキシャル層
の厚さの略１／２の厚さの部分まで該不純物拡散層が形
成される濃度にするように構成する。
数を増やすことなく分離拡散層の横方向広がりを抑えて
素子間分離領域の面積を縮小し、以てＩＣの低コスト、
高密度化を図ることを目的とし、一導電型基板に反対導
電型埋込層を選択的に形成する工程と、全面に反対導電
型エピタキシャル層を成長させる工程と、該エピタキシ
ャル層の表面上で該埋込層の形成領域を含まない領域に
選択的に一導電型不純物を拡散して分離拡散層を形成す
るとともに該基板から一導電型不純物を該エピタキシャ
ル層中に拡散させて該分離拡散層に接続される不純物拡
散層を形成する工程を有し、該基板の少なくとも表面部
分における一導電型不純物の濃度を該エピタキシャル層
の厚さの略１／２の厚さの部分まで該不純物拡散層が形
成される濃度にするように構成する。
本発明は、半導体ＩＣの素子間分離領域の形成方法に関
する。
する。
近年、半導体ＩＣの高密度化に伴って素子間分離領域の
占める面積が無視できなくなっており、これをできるだ
け縮小することが要求されている。
占める面積が無視できなくなっており、これをできるだ
け縮小することが要求されている。
バイポーラＩＣ， ＢｉＣＭＯＳＩＣでは通常素子領域
間に分離拡散層を形成することによって素子領域の分離
を行う。
間に分離拡散層を形成することによって素子領域の分離
を行う。
第２図（ａ）〜（Ｃ）は従来例に係る素子間分離領域の
形成工程を説明するための断面図である。まず同図（ａ
）に示すように、ｐ型Ｓｉ基板ｌｌ上に絶縁膜パターン
ｌ２を形成し、これをマスクとして砒素（Ａｓ）を導入
しｎ゛型埋込層１３を形成する。次いで同図ら）に示す
ように、全面にｎ型エピタキシャル層１４を成長させる
。ついで同図（Ｃ）に示すように、絶縁膜パターン１５
を形成し、これをマスクとしてボロン（Ｂ）を該Ｓｉ基
板１１に達するまで導入拡散してｐ型の分離拡散層１６
を形成する。なお、砒素の拡散係数はボロンに比べて１
７１０程度と非常に小さいためｎ゜型埋込層１３は上記
拡散工程において殆ど広がることがない。
形成工程を説明するための断面図である。まず同図（ａ
）に示すように、ｐ型Ｓｉ基板ｌｌ上に絶縁膜パターン
ｌ２を形成し、これをマスクとして砒素（Ａｓ）を導入
しｎ゛型埋込層１３を形成する。次いで同図ら）に示す
ように、全面にｎ型エピタキシャル層１４を成長させる
。ついで同図（Ｃ）に示すように、絶縁膜パターン１５
を形成し、これをマスクとしてボロン（Ｂ）を該Ｓｉ基
板１１に達するまで導入拡散してｐ型の分離拡散層１６
を形成する。なお、砒素の拡散係数はボロンに比べて１
７１０程度と非常に小さいためｎ゜型埋込層１３は上記
拡散工程において殆ど広がることがない。
以上のような工程によって分離拡散層１６で互いに分離
された素子領域ｌ７が形成され、その後は通常のプロセ
スにしたがって素子領域１７内にトランジスタが形成さ
れる。ところが、高密度化のためには同図（Ｃ）に示し
た分離拡散層１６の幅を小さくしなければならない。そ
のため絶縁膜パターン１５の開口部幅はできる限り小さ
い値に設定されるが、該開口部を通って拡散されるボロ
ンはエピタキシャル層１４内をほぼ均一に広がる。従っ
て該分離拡散層１６の幅はポロンの横方向広がり分だけ
上記開口部幅より大きくなる。
された素子領域ｌ７が形成され、その後は通常のプロセ
スにしたがって素子領域１７内にトランジスタが形成さ
れる。ところが、高密度化のためには同図（Ｃ）に示し
た分離拡散層１６の幅を小さくしなければならない。そ
のため絶縁膜パターン１５の開口部幅はできる限り小さ
い値に設定されるが、該開口部を通って拡散されるボロ
ンはエピタキシャル層１４内をほぼ均一に広がる。従っ
て該分離拡散層１６の幅はポロンの横方向広がり分だけ
上記開口部幅より大きくなる。
以上のような分離拡散層幅の広がりを抑えるため第３図
（ａ）〜（ｄ）に示すような工程が提業され用いられて
いる。まず同図（ａ）に示すように、ｐ型ＳｉｌＦｉ２
１上に絶縁膜パターン２２を形成し、これをマスクとし
て砒素（Ａｓ）を導入しｎ゛型埋込層２３を形成する。
（ａ）〜（ｄ）に示すような工程が提業され用いられて
いる。まず同図（ａ）に示すように、ｐ型ＳｉｌＦｉ２
１上に絶縁膜パターン２２を形成し、これをマスクとし
て砒素（Ａｓ）を導入しｎ゛型埋込層２３を形成する。
次いで絶縁膜パターン２２を除去し、同図［有］）に示
すように、改めて絶縁膜パターン２４を形成し、これを
マスクとしてボロンを導入しＰ゛型埋込層２５を形成す
る。ついで同図（Ｃ）に示すように、全面にｎ型エピタ
キシャル層２６を成長させる。ついで同図（ｄ）に示す
ように、ｎ型エピタキシャル層２６上でｐ゛型埋込層２
５に対応する領域が窓開けされた絶縁膜パターン２７を
形成し、これをマスクとしてボロン（Ｂ）を該ｐ１型埋
込層２５に達するまで拡散してｐ型の分離拡散層２８を
形成する。この拡散工程においてｐ＋型埋込層２５に含
まれているボロンもｎ型エピタキシャル層２６内に拡散
して広がることになる。即ち、上記拡散によってｐ゛型
埋込層２５も同じ割合で上方へ向かって伸びることにな
る。そのため分離拡散層２８の拡散深さは第２図の方法
に比べて約１／２で該ｐ゛型埋込層２５と接続されるこ
とになり、従って横方向への拡散広がりも同じく約１７
２で済みその幅が縮小される。
すように、改めて絶縁膜パターン２４を形成し、これを
マスクとしてボロンを導入しＰ゛型埋込層２５を形成す
る。ついで同図（Ｃ）に示すように、全面にｎ型エピタ
キシャル層２６を成長させる。ついで同図（ｄ）に示す
ように、ｎ型エピタキシャル層２６上でｐ゛型埋込層２
５に対応する領域が窓開けされた絶縁膜パターン２７を
形成し、これをマスクとしてボロン（Ｂ）を該ｐ１型埋
込層２５に達するまで拡散してｐ型の分離拡散層２８を
形成する。この拡散工程においてｐ＋型埋込層２５に含
まれているボロンもｎ型エピタキシャル層２６内に拡散
して広がることになる。即ち、上記拡散によってｐ゛型
埋込層２５も同じ割合で上方へ向かって伸びることにな
る。そのため分離拡散層２８の拡散深さは第２図の方法
に比べて約１／２で該ｐ゛型埋込層２５と接続されるこ
とになり、従って横方向への拡散広がりも同じく約１７
２で済みその幅が縮小される。
以上のように第３図（ａ）〜（ｄ）に説明した方法は素
子分離領域の面積を縮小する上で効果的であるが、ｐ゛
型埋込層を形成するための絶縁膜形成工程、フォトレジ
スト工程、不純物拡散工程が新たに必要であり、製造コ
ストが上昇するという問題がある。
子分離領域の面積を縮小する上で効果的であるが、ｐ゛
型埋込層を形成するための絶縁膜形成工程、フォトレジ
スト工程、不純物拡散工程が新たに必要であり、製造コ
ストが上昇するという問題がある。
そこで本発明は、工程数を増やすことなく分離拡散層の
横方向広がりを抑えて素子分離領域の面積を縮小し、以
て低コストでＩＣの高密度化を図ることを目的とする。
横方向広がりを抑えて素子分離領域の面積を縮小し、以
て低コストでＩＣの高密度化を図ることを目的とする。
上記課題の解決は、一導電型基板に反対導電型埋込層を
選択的に形成する工程と、全面に反対導電型エピタキシ
ャル層を成長させる工程と、該エピタキシャル層の表面
上で該埋込層の形成領域を含まない領域に選択的に一導
電型不純物を拡散して分離拡散層を形成するとともに該
基板から一導電型不純物を該エピタキシャル層中に拡散
させて該分離拡散層に接続される不純物拡散層を形成す
る工程を有し、該基板の少なくとも表面部分における一
導電型不純物の濃度を該エピタキシャル層の厚さの略１
／２の厚さの部分まで該不純物拡散層が形成される濃度
にすることを特徴とする半導体装置の製造方法によって
達成される。
選択的に形成する工程と、全面に反対導電型エピタキシ
ャル層を成長させる工程と、該エピタキシャル層の表面
上で該埋込層の形成領域を含まない領域に選択的に一導
電型不純物を拡散して分離拡散層を形成するとともに該
基板から一導電型不純物を該エピタキシャル層中に拡散
させて該分離拡散層に接続される不純物拡散層を形成す
る工程を有し、該基板の少なくとも表面部分における一
導電型不純物の濃度を該エピタキシャル層の厚さの略１
／２の厚さの部分まで該不純物拡散層が形成される濃度
にすることを特徴とする半導体装置の製造方法によって
達成される。
本発明によれば、分離拡散層を形成するために該エピタ
キシャル層表面から不純物を拡散する際、基板からもエ
ピタキシャル層内へ不純物がほぼ同じ距離だけ拡散する
。即ち、該エピタキシャル層の上下両方向から不純物が
ほぼ同じ割合で拡散することになり、該エピタキシャル
層の表面からの拡散のみの場合に比べて約１７２の拡散
距離で分離拡散層を形成することができる。従って、該
エピタキシャル層内の横方向拡散距離も約１７２で済む
ため分離拡散層の面積を縮小することが可能となる。
キシャル層表面から不純物を拡散する際、基板からもエ
ピタキシャル層内へ不純物がほぼ同じ距離だけ拡散する
。即ち、該エピタキシャル層の上下両方向から不純物が
ほぼ同じ割合で拡散することになり、該エピタキシャル
層の表面からの拡散のみの場合に比べて約１７２の拡散
距離で分離拡散層を形成することができる。従って、該
エピタキシャル層内の横方向拡散距離も約１７２で済む
ため分離拡散層の面積を縮小することが可能となる。
第１図（ａ）〜（Ｃ）は、本発明の実施例を説明するた
めの断面図である。
めの断面図である。
まず第１図（ａ）に示すように、ボロン濃度Ｉ ＸＩＯ
ｌ７ｃｍ−３のｐ型Ｓｉ基板１上に通常の方法に従って
酸化膜パターン２を形成し、これをマスクにして砒素（
Ａｓ）を導入し、ｎ゛型埋込層３を形成する。次いで熱
酸化膜パターン２を除去し、リン（ｐ）濃度１ ×ＩＯ
”ｃｍ−’、膜厚３μｍのｎ型エピタキシャル層４を成
長させる（第１図（ｂ））。次いで第１図（Ｃ）に示す
ように、ｎ型エピタキシャル層４の表面を酸化して分離
拡散層形成のための窓開けを行った酸化膜パターン５を
形成し該窓を通してボロンを拡散する。拡散は窒素雰囲
気中で、１ｌ５０゜Ｃ、６０分間行った。この拡散の際
の熱処理によりＳｉ基板１からｎ型エピタキシャル層４
に向かってボロンが拡散されこれをｐ型化するため、拡
散前のｐｎ接合面が点線で示した位置８から実線で示し
た位置９へとｎ型エピタキシャル層４内を上方へ移動す
る。その結果、酸化膜パターン５の窓開けされた領域か
ら導入されたボロンはｎ型エピタキシャル層４の半分の
膜厚まで拡散するだけでｐｎ接合面９に達し分離拡散層
６が完成する。
ｌ７ｃｍ−３のｐ型Ｓｉ基板１上に通常の方法に従って
酸化膜パターン２を形成し、これをマスクにして砒素（
Ａｓ）を導入し、ｎ゛型埋込層３を形成する。次いで熱
酸化膜パターン２を除去し、リン（ｐ）濃度１ ×ＩＯ
”ｃｍ−’、膜厚３μｍのｎ型エピタキシャル層４を成
長させる（第１図（ｂ））。次いで第１図（Ｃ）に示す
ように、ｎ型エピタキシャル層４の表面を酸化して分離
拡散層形成のための窓開けを行った酸化膜パターン５を
形成し該窓を通してボロンを拡散する。拡散は窒素雰囲
気中で、１ｌ５０゜Ｃ、６０分間行った。この拡散の際
の熱処理によりＳｉ基板１からｎ型エピタキシャル層４
に向かってボロンが拡散されこれをｐ型化するため、拡
散前のｐｎ接合面が点線で示した位置８から実線で示し
た位置９へとｎ型エピタキシャル層４内を上方へ移動す
る。その結果、酸化膜パターン５の窓開けされた領域か
ら導入されたボロンはｎ型エピタキシャル層４の半分の
膜厚まで拡散するだけでｐｎ接合面９に達し分離拡散層
６が完成する。
その後は、素子領域７内に通常のプロセスにしたがって
トランジスタを形成する。
トランジスタを形成する。
なお、上記実施例においてＳｉ基板１の不純物濃度が高
すぎると埋込層３との界面に形成されたｐｎ接合の耐圧
が低下しＩＣ動作特性の不良を招き、逆に低すぎるとエ
ピタキシャル層４内への不純物の拡散が不十分となって
該エピタキシャル層の導電型を変換して分離拡散層を形
成することができなくなるという問題が生じる。実験の
結果、Ｓｉウエハ１の不純物濃度がエピタキシャル層４
の不純物濃度の３〜１５倍のときに良好な結果が得られ
ることを見出した。
すぎると埋込層３との界面に形成されたｐｎ接合の耐圧
が低下しＩＣ動作特性の不良を招き、逆に低すぎるとエ
ピタキシャル層４内への不純物の拡散が不十分となって
該エピタキシャル層の導電型を変換して分離拡散層を形
成することができなくなるという問題が生じる。実験の
結果、Ｓｉウエハ１の不純物濃度がエピタキシャル層４
の不純物濃度の３〜１５倍のときに良好な結果が得られ
ることを見出した。
以上述べたように本発明によれば、従来工程にいかなる
工程をも付加することなく素子分離領域の面積を縮小す
ることができ、低コストでＩＣの高密度化をはかる上で
有効である。
工程をも付加することなく素子分離領域の面積を縮小す
ることができ、低コストでＩＣの高密度化をはかる上で
有効である。
第１図は本発明の実施例を説明するための工程断面図、
第２図、第３図は従来例の問題点を説明するための工程
断面図、 である。 図において、 １、１１、２１は一導電型Ｓｉ基板、 ２、５、１２、１５、２２、２４、２７は絶縁膜パター
ン、３、１３、２３は反対導電型埋込層、 ４、１４、２６は反対導電型エピタキシャル層、６、１
６、２８は一導電型分離拡散層、７、ｌ７、２９は素子
領域、 ８、９はｐｎ接合面、 ２５は一導電型埋込層、 である。 十発明／）亥蛭φ）比説萌ずゲ＝ｎｏ工程前面図薯 ｔ 旧 省哀１膚ミ９攬Ｌ’ｔ是１７七、８意θＨ′ず２〉丁ニ
ハＩフエ背〆炸面記第 ２ 記
断面図、 である。 図において、 １、１１、２１は一導電型Ｓｉ基板、 ２、５、１２、１５、２２、２４、２７は絶縁膜パター
ン、３、１３、２３は反対導電型埋込層、 ４、１４、２６は反対導電型エピタキシャル層、６、１
６、２８は一導電型分離拡散層、７、ｌ７、２９は素子
領域、 ８、９はｐｎ接合面、 ２５は一導電型埋込層、 である。 十発明／）亥蛭φ）比説萌ずゲ＝ｎｏ工程前面図薯 ｔ 旧 省哀１膚ミ９攬Ｌ’ｔ是１７七、８意θＨ′ず２〉丁ニ
ハＩフエ背〆炸面記第 ２ 記
Claims (1)
- 【特許請求の範囲】 一導電型基板（１）に反対導電型埋込層（３）を選択的
に形成する工程と、全面に反対導電型エピタキシャル層
（４）を成長させる工程と、該エピタキシャル層（４）
の表面上で該埋込層（３）の形成領域を含まない領域に
選択的に一導電型不純物を拡散して分離拡散層（６）を
形成するとともに該基板（１）から一導電型不純物を該
エピタキシャル層（４）中に拡散させて該分離拡散層（
６）に接続される不純物拡散層を形成する工程を有し、 該基板（１）の少なくとも表面部分における一導電型不
純物の濃度を該エピタキシャル層（４）の厚さの略１／
２の厚さの部分まで該不純物拡散層が形成される濃度に
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5451189A JPH02234453A (ja) | 1989-03-07 | 1989-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5451189A JPH02234453A (ja) | 1989-03-07 | 1989-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234453A true JPH02234453A (ja) | 1990-09-17 |
Family
ID=12972669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5451189A Pending JPH02234453A (ja) | 1989-03-07 | 1989-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
-
1989
- 1989-03-07 JP JP5451189A patent/JPH02234453A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
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