JPH02234453A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH02234453A
JPH02234453A JP5451189A JP5451189A JPH02234453A JP H02234453 A JPH02234453 A JP H02234453A JP 5451189 A JP5451189 A JP 5451189A JP 5451189 A JP5451189 A JP 5451189A JP H02234453 A JPH02234453 A JP H02234453A
Authority
JP
Japan
Prior art keywords
epitaxial layer
layer
substrate
type
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5451189A
Other languages
English (en)
Inventor
Tsunenori Yamauchi
経則 山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP5451189A priority Critical patent/JPH02234453A/ja
Publication of JPH02234453A publication Critical patent/JPH02234453A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 半導体ICの素子間分離領域′の形成方法に関し、工程
数を増やすことなく分離拡散層の横方向広がりを抑えて
素子間分離領域の面積を縮小し、以てICの低コスト、
高密度化を図ることを目的とし、一導電型基板に反対導
電型埋込層を選択的に形成する工程と、全面に反対導電
型エピタキシャル層を成長させる工程と、該エピタキシ
ャル層の表面上で該埋込層の形成領域を含まない領域に
選択的に一導電型不純物を拡散して分離拡散層を形成す
るとともに該基板から一導電型不純物を該エピタキシャ
ル層中に拡散させて該分離拡散層に接続される不純物拡
散層を形成する工程を有し、該基板の少なくとも表面部
分における一導電型不純物の濃度を該エピタキシャル層
の厚さの略1/2の厚さの部分まで該不純物拡散層が形
成される濃度にするように構成する。
〔産業上の利用分野〕
本発明は、半導体ICの素子間分離領域の形成方法に関
する。
近年、半導体ICの高密度化に伴って素子間分離領域の
占める面積が無視できなくなっており、これをできるだ
け縮小することが要求されている。
〔従来の技術〕
バイポーラIC, BiCMOSICでは通常素子領域
間に分離拡散層を形成することによって素子領域の分離
を行う。
第2図(a)〜(C)は従来例に係る素子間分離領域の
形成工程を説明するための断面図である。まず同図(a
)に示すように、p型Si基板ll上に絶縁膜パターン
l2を形成し、これをマスクとして砒素(As)を導入
しn゛型埋込層13を形成する。次いで同図ら)に示す
ように、全面にn型エピタキシャル層14を成長させる
。ついで同図(C)に示すように、絶縁膜パターン15
を形成し、これをマスクとしてボロン(B)を該Si基
板11に達するまで導入拡散してp型の分離拡散層16
を形成する。なお、砒素の拡散係数はボロンに比べて1
710程度と非常に小さいためn゜型埋込層13は上記
拡散工程において殆ど広がることがない。
以上のような工程によって分離拡散層16で互いに分離
された素子領域l7が形成され、その後は通常のプロセ
スにしたがって素子領域17内にトランジスタが形成さ
れる。ところが、高密度化のためには同図(C)に示し
た分離拡散層16の幅を小さくしなければならない。そ
のため絶縁膜パターン15の開口部幅はできる限り小さ
い値に設定されるが、該開口部を通って拡散されるボロ
ンはエピタキシャル層14内をほぼ均一に広がる。従っ
て該分離拡散層16の幅はポロンの横方向広がり分だけ
上記開口部幅より大きくなる。
以上のような分離拡散層幅の広がりを抑えるため第3図
(a)〜(d)に示すような工程が提業され用いられて
いる。まず同図(a)に示すように、p型SilFi2
1上に絶縁膜パターン22を形成し、これをマスクとし
て砒素(As)を導入しn゛型埋込層23を形成する。
次いで絶縁膜パターン22を除去し、同図[有])に示
すように、改めて絶縁膜パターン24を形成し、これを
マスクとしてボロンを導入しP゛型埋込層25を形成す
る。ついで同図(C)に示すように、全面にn型エピタ
キシャル層26を成長させる。ついで同図(d)に示す
ように、n型エピタキシャル層26上でp゛型埋込層2
5に対応する領域が窓開けされた絶縁膜パターン27を
形成し、これをマスクとしてボロン(B)を該p1型埋
込層25に達するまで拡散してp型の分離拡散層28を
形成する。この拡散工程においてp+型埋込層25に含
まれているボロンもn型エピタキシャル層26内に拡散
して広がることになる。即ち、上記拡散によってp゛型
埋込層25も同じ割合で上方へ向かって伸びることにな
る。そのため分離拡散層28の拡散深さは第2図の方法
に比べて約1/2で該p゛型埋込層25と接続されるこ
とになり、従って横方向への拡散広がりも同じく約17
2で済みその幅が縮小される。
〔発明が解決しようとする課題〕
以上のように第3図(a)〜(d)に説明した方法は素
子分離領域の面積を縮小する上で効果的であるが、p゛
型埋込層を形成するための絶縁膜形成工程、フォトレジ
スト工程、不純物拡散工程が新たに必要であり、製造コ
ストが上昇するという問題がある。
そこで本発明は、工程数を増やすことなく分離拡散層の
横方向広がりを抑えて素子分離領域の面積を縮小し、以
て低コストでICの高密度化を図ることを目的とする。
〔課題を解決するための手段〕
上記課題の解決は、一導電型基板に反対導電型埋込層を
選択的に形成する工程と、全面に反対導電型エピタキシ
ャル層を成長させる工程と、該エピタキシャル層の表面
上で該埋込層の形成領域を含まない領域に選択的に一導
電型不純物を拡散して分離拡散層を形成するとともに該
基板から一導電型不純物を該エピタキシャル層中に拡散
させて該分離拡散層に接続される不純物拡散層を形成す
る工程を有し、該基板の少なくとも表面部分における一
導電型不純物の濃度を該エピタキシャル層の厚さの略1
/2の厚さの部分まで該不純物拡散層が形成される濃度
にすることを特徴とする半導体装置の製造方法によって
達成される。
〔作 用〕
本発明によれば、分離拡散層を形成するために該エピタ
キシャル層表面から不純物を拡散する際、基板からもエ
ピタキシャル層内へ不純物がほぼ同じ距離だけ拡散する
。即ち、該エピタキシャル層の上下両方向から不純物が
ほぼ同じ割合で拡散することになり、該エピタキシャル
層の表面からの拡散のみの場合に比べて約172の拡散
距離で分離拡散層を形成することができる。従って、該
エピタキシャル層内の横方向拡散距離も約172で済む
ため分離拡散層の面積を縮小することが可能となる。
〔実施例〕
第1図(a)〜(C)は、本発明の実施例を説明するた
めの断面図である。
まず第1図(a)に示すように、ボロン濃度I XIO
l7cm−3のp型Si基板1上に通常の方法に従って
酸化膜パターン2を形成し、これをマスクにして砒素(
As)を導入し、n゛型埋込層3を形成する。次いで熱
酸化膜パターン2を除去し、リン(p)濃度1 ×IO
”cm−’、膜厚3μmのn型エピタキシャル層4を成
長させる(第1図(b))。次いで第1図(C)に示す
ように、n型エピタキシャル層4の表面を酸化して分離
拡散層形成のための窓開けを行った酸化膜パターン5を
形成し該窓を通してボロンを拡散する。拡散は窒素雰囲
気中で、1l50゜C、60分間行った。この拡散の際
の熱処理によりSi基板1からn型エピタキシャル層4
に向かってボロンが拡散されこれをp型化するため、拡
散前のpn接合面が点線で示した位置8から実線で示し
た位置9へとn型エピタキシャル層4内を上方へ移動す
る。その結果、酸化膜パターン5の窓開けされた領域か
ら導入されたボロンはn型エピタキシャル層4の半分の
膜厚まで拡散するだけでpn接合面9に達し分離拡散層
6が完成する。
その後は、素子領域7内に通常のプロセスにしたがって
トランジスタを形成する。
なお、上記実施例においてSi基板1の不純物濃度が高
すぎると埋込層3との界面に形成されたpn接合の耐圧
が低下しIC動作特性の不良を招き、逆に低すぎるとエ
ピタキシャル層4内への不純物の拡散が不十分となって
該エピタキシャル層の導電型を変換して分離拡散層を形
成することができなくなるという問題が生じる。実験の
結果、Siウエハ1の不純物濃度がエピタキシャル層4
の不純物濃度の3〜15倍のときに良好な結果が得られ
ることを見出した。
〔発明の効果〕
以上述べたように本発明によれば、従来工程にいかなる
工程をも付加することなく素子分離領域の面積を縮小す
ることができ、低コストでICの高密度化をはかる上で
有効である。
【図面の簡単な説明】
第1図は本発明の実施例を説明するための工程断面図、 第2図、第3図は従来例の問題点を説明するための工程
断面図、 である。 図において、 1、11、21は一導電型Si基板、 2、5、12、15、22、24、27は絶縁膜パター
ン、3、13、23は反対導電型埋込層、 4、14、26は反対導電型エピタキシャル層、6、1
6、28は一導電型分離拡散層、7、l7、29は素子
領域、 8、9はpn接合面、 25は一導電型埋込層、 である。 十発明/)亥蛭φ)比説萌ずゲ=no工程前面図薯 t 旧 省哀1膚ミ9攬L’t是17七、8意θH′ず2〉丁ニ
ハIフエ背〆炸面記第 2 記

Claims (1)

  1. 【特許請求の範囲】 一導電型基板(1)に反対導電型埋込層(3)を選択的
    に形成する工程と、全面に反対導電型エピタキシャル層
    (4)を成長させる工程と、該エピタキシャル層(4)
    の表面上で該埋込層(3)の形成領域を含まない領域に
    選択的に一導電型不純物を拡散して分離拡散層(6)を
    形成するとともに該基板(1)から一導電型不純物を該
    エピタキシャル層(4)中に拡散させて該分離拡散層(
    6)に接続される不純物拡散層を形成する工程を有し、 該基板(1)の少なくとも表面部分における一導電型不
    純物の濃度を該エピタキシャル層(4)の厚さの略1/
    2の厚さの部分まで該不純物拡散層が形成される濃度に
    することを特徴とする半導体装置の製造方法。
JP5451189A 1989-03-07 1989-03-07 半導体装置の製造方法 Pending JPH02234453A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5451189A JPH02234453A (ja) 1989-03-07 1989-03-07 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5451189A JPH02234453A (ja) 1989-03-07 1989-03-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH02234453A true JPH02234453A (ja) 1990-09-17

Family

ID=12972669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5451189A Pending JPH02234453A (ja) 1989-03-07 1989-03-07 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH02234453A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547913A (ja) * 1991-08-12 1993-02-26 Sharp Corp 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136645A (ja) * 1986-11-28 1988-06-08 Fuji Electric Co Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136645A (ja) * 1986-11-28 1988-06-08 Fuji Electric Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547913A (ja) * 1991-08-12 1993-02-26 Sharp Corp 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JPH0388362A (ja) 高出力用集積回路のための半導体構造
JPH02234453A (ja) 半導体装置の製造方法
JPS5984435A (ja) 半導体集積回路及びその製造方法
JPS59124153A (ja) 半導体集積回路装置
JPS58200554A (ja) 半導体装置の製造方法
JPS60117755A (ja) 半導体装置の製造方法
JPH1140573A (ja) 半導体装置の製造方法
JP2571449B2 (ja) バイポーラicの製造方法
JPS628939B2 (ja)
JPS63205953A (ja) 半導体装置の製造方法
JPS63144567A (ja) 半導体装置の製造方法
JPS6064444A (ja) 半導体装置の製造方法
JPS59130458A (ja) 半導体集積回路
JPS61139063A (ja) 半導体装置およびその製造方法
JPH01186669A (ja) 半導体装置の製造方法
JPS59181553A (ja) 半導体装置の製法
JPH01241158A (ja) 半導体集積回路の製造方法
JPH04186724A (ja) 半導体装置の製造方法
JPS59231833A (ja) 半導体装置及びその製造法
JPH0982722A (ja) トランジスタの製法
JPH03142824A (ja) プレーナ型半導体装置
JPS59181552A (ja) 半導体装置の製法
JPS63144544A (ja) 半導体素子間分離領域の形成方法
JPS60137036A (ja) 半導体集積回路の製造方法
JPS639150A (ja) 半導体装置の製造方法