JPS59130458A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59130458A JPS59130458A JP58220628A JP22062883A JPS59130458A JP S59130458 A JPS59130458 A JP S59130458A JP 58220628 A JP58220628 A JP 58220628A JP 22062883 A JP22062883 A JP 22062883A JP S59130458 A JPS59130458 A JP S59130458A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は逆方向トランジスタを含む半導体集積回路に関
し、さらに詳しくは、従来構造のバイポーラ集積回路と
、逆方向トランジスタあるいは集積注入論理回路（Ｉｎ
ｔｅｇｒａｔｅｇ Ｉｎｊｅｃｔｉｏｎ Ｌｏ −ｇｉ
ｃ、’以下Ｉ２Ｌと略記する。）とを１個の半導体チッ
プ上に共存せしめた半導体集積回路に関するものである
。
し、さらに詳しくは、従来構造のバイポーラ集積回路と
、逆方向トランジスタあるいは集積注入論理回路（Ｉｎ
ｔｅｇｒａｔｅｇ Ｉｎｊｅｃｔｉｏｎ Ｌｏ −ｇｉ
ｃ、’以下Ｉ２Ｌと略記する。）とを１個の半導体チッ
プ上に共存せしめた半導体集積回路に関するものである
。
逆方向トランジスタはマルチコレクタトランジスタとし
てＩ”Ｌと従来回路のインタフェース等によく使われる
ようになって来た。
てＩ”Ｌと従来回路のインタフェース等によく使われる
ようになって来た。
Ｉ２Ｌは少数キャリア注入用のインジェクタとスイッチ
ングトランジスタが組み合わされてなるバイポーラロジ
ックで、高密度に集積でき、かつ低消費電力制御回路が
得られる利点を有するものである。このＩ２Ｌにも逆方
向（動作）トランジスタが含まれているので、以下工２
Ｌと従来構造の集積回路（以下単にＩＣと略記する。
ングトランジスタが組み合わされてなるバイポーラロジ
ックで、高密度に集積でき、かつ低消費電力制御回路が
得られる利点を有するものである。このＩ２Ｌにも逆方
向（動作）トランジスタが含まれているので、以下工２
Ｌと従来構造の集積回路（以下単にＩＣと略記する。
）とを１個の半導体チップ上に共存せしめた場合を例に
とり説明する。
とり説明する。
従来工２Ｌを用いた種々の回路網が構成されているが、
いずれの回路網においても入出力回路を結合させたり、
その他の回路（これらの回路はＩＣ構成とされる。）と
の組合せが必要になる。その場何、装置全体が一つの半
導体チップ上にＩＣの製造工程によって、同時に構成さ
れることが望ましい。しかもＩ２ Ｌのロジック構成部
分は電力遅延積を小さくし性能向上をはかった構造を、
その他の回路構成部分はコレクタ飽和電圧が低く高周波
特性が優れかつ高耐圧化をはかった構造をとる必要がし
はしば生じる。
いずれの回路網においても入出力回路を結合させたり、
その他の回路（これらの回路はＩＣ構成とされる。）と
の組合せが必要になる。その場何、装置全体が一つの半
導体チップ上にＩＣの製造工程によって、同時に構成さ
れることが望ましい。しかもＩ２ Ｌのロジック構成部
分は電力遅延積を小さくし性能向上をはかった構造を、
その他の回路構成部分はコレクタ飽和電圧が低く高周波
特性が優れかつ高耐圧化をはかった構造をとる必要がし
はしば生じる。
本願発明者等′は先に上記の要望をすべて満足させ得る
半導体集積回路装置およびその製造方法を提案している
（特願、昭４９−７６３６９号：特開昭５１−６４８７
号、特開昭４９−１３５４４４号：特開昭５１−６１７
８６号）。その代表的な構造（要部拡大断面）は第１図
に示すとおりで、１個の半導体基板１の上にＩＣの代表
としてのＮＰＮトランジスタ２とＩ”Ｌ３が共存してい
る。以下この構造と動作並に特徴を簡単に説明する。説
明を簡単にするため、各構成部分の半導体の導電性を規
定し、基板１にはＰ型基板を用いた場合で説明するが、
Ｎ型基板を用いるときは上記各構成部分の導電性（Ｐと
Ｎ）を入れかえればよいことは言うまでもないことであ
る。
半導体集積回路装置およびその製造方法を提案している
（特願、昭４９−７６３６９号：特開昭５１−６４８７
号、特開昭４９−１３５４４４号：特開昭５１−６１７
８６号）。その代表的な構造（要部拡大断面）は第１図
に示すとおりで、１個の半導体基板１の上にＩＣの代表
としてのＮＰＮトランジスタ２とＩ”Ｌ３が共存してい
る。以下この構造と動作並に特徴を簡単に説明する。説
明を簡単にするため、各構成部分の半導体の導電性を規
定し、基板１にはＰ型基板を用いた場合で説明するが、
Ｎ型基板を用いるときは上記各構成部分の導電性（Ｐと
Ｎ）を入れかえればよいことは言うまでもないことであ
る。
第１図において４．４′はＮ生型低抵抗埋込層、５はＮ
型エピタキシャル成長層 ｓ ｔ ６／ 、 ６／／
はＩＣと工２Ｌを構成する領域を区分するために設けた
Ｐ＋型（もしくは絶縁物）分離層である。
型エピタキシャル成長層 ｓ ｔ ６／ 、 ６／／
はＩＣと工２Ｌを構成する領域を区分するために設けた
Ｐ＋型（もしくは絶縁物）分離層である。
分離された各領域の所望の位置に２層７’、７’。
７′およびＮ＋ｊ脅８’、８’、８“ Ｂ ／／／が設
けられている。９は絶縁膜、１０乃至１６は電極である
。
けられている。９は絶縁膜、１０乃至１６は電極である
。
ここで従来装置の構成の異なる特徴的な点は、Ｉ２Ｌを
構成している分離された領域の前記に型低抵抗埋込層４
′の上方（２層７／ 、 ７／の下方）部分に低抵抗Ｎ
型領域１７が設けられていることである。
構成している分離された領域の前記に型低抵抗埋込層４
′の上方（２層７／ 、 ７／の下方）部分に低抵抗Ｎ
型領域１７が設けられていることである。
分離層６，６′ で囲まれた領域に構成されたＮＰＮ
トランジスタ２は１０がエミッタ電極、１１がベース電
極、１２がコレクタ電極、４がコレクター抵抗を下げる
ための埋込層として動作する通常のバイポーラＮＰＮト
ランジスタである。
トランジスタ２は１０がエミッタ電極、１１がベース電
極、１２がコレクタ電極、４がコレクター抵抗を下げる
ための埋込層として動作する通常のバイポーラＮＰＮト
ランジスタである。
分離層６′、６”で囲まれた領域に構成されたｌ２Ｌ３
は、１３が注入電極で注入電流を印加しＰ層７′からＮ
層５を経てＰ層７′へホールを注入してＰ ４７ ’の
電位を高め、これによりＮ層５（エミッタ電極１６）−
Ｐ層７”（ベース電極１５）−Ｎ＋層８“ （コレクタ
電極１４）で構成される縦形の逆動作ＮＰＮ トランジ
スタをＯＮさせるように動作する。
は、１３が注入電極で注入電流を印加しＰ層７′からＮ
層５を経てＰ層７′へホールを注入してＰ ４７ ’の
電位を高め、これによりＮ層５（エミッタ電極１６）−
Ｐ層７”（ベース電極１５）−Ｎ＋層８“ （コレクタ
電極１４）で構成される縦形の逆動作ＮＰＮ トランジ
スタをＯＮさせるように動作する。
前記低抵抗Ｎ型領域１７は上記ＩＬにおけるＰ層７′か
らのホールの注入効率を高め、かつ逆動作ＮＰＮトラン
ジスタのエミッタの不純物濃度を高くして電流増幅率を
改善するために設けられたもので（詳細な理由は前記特
願昭４９−７６３６９号：特開昭５１−６４８７号参照
）、ＩＬの性能向上に大きく貢献している。一方、この
低抵抗Ｎ型領域１７は分離層で絶縁分離された領域に構
成されるＩＣにきっては耐圧を維持したり、高出力動作
回路等を形成する上にさまたげになる無用のものである
。
らのホールの注入効率を高め、かつ逆動作ＮＰＮトラン
ジスタのエミッタの不純物濃度を高くして電流増幅率を
改善するために設けられたもので（詳細な理由は前記特
願昭４９−７６３６９号：特開昭５１−６４８７号参照
）、ＩＬの性能向上に大きく貢献している。一方、この
低抵抗Ｎ型領域１７は分離層で絶縁分離された領域に構
成されるＩＣにきっては耐圧を維持したり、高出力動作
回路等を形成する上にさまたげになる無用のものである
。
本願発明は、低抵抗Ｎ型領域の構成を更に改善し、第１
図に示したようなＩＣとＩＬを１個の半導体チップ上に
共存せしめた半導体集積回路装置の簡易化した新規な構
造を提供するものである。
図に示したようなＩＣとＩＬを１個の半導体チップ上に
共存せしめた半導体集積回路装置の簡易化した新規な構
造を提供するものである。
以下本発明の半導体集積回路装置を実施例によって詳し
く説明する。
く説明する。
実施例１
第２図（ａｌ〜（ｆ）は１本発明の半導体集積回路装置
を、製造工程順に説明する図で、主要な工程の段階を順
を追って示している。なお（ｆ）は完、成図であり、第
１図−こ対応するものである。また図において、第１図
と同一符号のものは同一または均等部分を示すものさし
て説明は省略する。
を、製造工程順に説明する図で、主要な工程の段階を順
を追って示している。なお（ｆ）は完、成図であり、第
１図−こ対応するものである。また図において、第１図
と同一符号のものは同一または均等部分を示すものさし
て説明は省略する。
第１段階の工程〔第２図（ａ）参照〕：まず厚さ１００
〜６００μｍのＰ型半導体基板１上に熱形成法もしくは
ＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐａ
ｓｉ −ｔｉｏｎ）法等の適当な方法で薄い二酸化けい
素層、ちっ素けい素層、酸化アルミニウム層など所望の
特性を有する絶縁物マスクを被着し、上記半導体基板表
面上の所望の所にＮ＋埋込層４をアンチモンまたはヒ素
の不純物拡散によって２〜１０μｍの深さに形成する。
〜６００μｍのＰ型半導体基板１上に熱形成法もしくは
ＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐａ
ｓｉ −ｔｉｏｎ）法等の適当な方法で薄い二酸化けい
素層、ちっ素けい素層、酸化アルミニウム層など所望の
特性を有する絶縁物マスクを被着し、上記半導体基板表
面上の所望の所にＮ＋埋込層４をアンチモンまたはヒ素
の不純物拡散によって２〜１０μｍの深さに形成する。
第２段階の工程〔第２図（ｂ）参照〕二上記構成体上の
Ｉ２Ｌを形成する部分に絶縁物マスクを介してアンチモ
ンまたはヒ素より拡散速度の大きいＮ形不純物であるリ
ンを所望時間の堆積し、およそ９００〜１３００°Ｃの
温度で埋込拡散してシート抵抗値σＳが１０〜２００Ω
／で拡散深さが１〜１０μｍのＮ＋埋込層４２′を形成
する。
Ｉ２Ｌを形成する部分に絶縁物マスクを介してアンチモ
ンまたはヒ素より拡散速度の大きいＮ形不純物であるリ
ンを所望時間の堆積し、およそ９００〜１３００°Ｃの
温度で埋込拡散してシート抵抗値σＳが１０〜２００Ω
／で拡散深さが１〜１０μｍのＮ＋埋込層４２′を形成
する。
第３段階の工程〔第２図（Ｃ）診照〕：絶縁物マスクを
取り去った後、０．１〜１０Ω−ｃｍ のＮ型エピタキ
シャル成長層５を厚さ２〜１５μｍ形成する。
取り去った後、０．１〜１０Ω−ｃｍ のＮ型エピタキ
シャル成長層５を厚さ２〜１５μｍ形成する。
この形成時にＮ＋埋込層４．４２’ の不純物は０．５
〜２．０μｍ程度エピタキシャル成長層の内部に拡散す
る。なお上記埋込層４２′は、以下の説明及び図面では
４′で表わす。
〜２．０μｍ程度エピタキシャル成長層の内部に拡散す
る。なお上記埋込層４２′は、以下の説明及び図面では
４′で表わす。
第４段階の工程〔第２図（ｄ）参照〕二上記Ｎ型エピタ
キシャル成長層５の所望の所に絶縁膜をマスクさしで付
着して、およそ９００〜１３００℃でＰ型不純物である
ボロンの拡散を行ないＰ＋型分離層６．６’、６”を形
成する。
キシャル成長層５の所望の所に絶縁膜をマスクさしで付
着して、およそ９００〜１３００℃でＰ型不純物である
ボロンの拡散を行ないＰ＋型分離層６．６’、６”を形
成する。
なおこの分離層の形成は、上記マスクを使用しＮ型エピ
タキシャル層５の厚みの半分程度の深さにエツチングで
穴明けし、適当な方法で酸化を行ない絶縁物を形成する
いわゆるＬＯＣＯＳ （ＬｏｃａｌＯｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）技術を用いて行なってもよい
。
タキシャル層５の厚みの半分程度の深さにエツチングで
穴明けし、適当な方法で酸化を行ない絶縁物を形成する
いわゆるＬＯＣＯＳ （ＬｏｃａｌＯｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）技術を用いて行なってもよい
。
次に所望の所に絶縁物マスクを介して９００〜１３００
℃でＰ型不純物であるボロンの拡散を行ないＰ層７．７
’、７”を０．６〜４．０μｍの厚さに形成する。
℃でＰ型不純物であるボロンの拡散を行ないＰ層７．７
’、７”を０．６〜４．０μｍの厚さに形成する。
第５段階の工程〔第２図ｆｅ）参照〕：再び絶縁膜９を
マスクおしてＮ型不純物拡散を行ないＮ＋層Ｓ 、 Ｓ
／ 、 Ｓ／／を０３〜３μｍの厚さに形成する。
マスクおしてＮ型不純物拡散を行ないＮ＋層Ｓ 、 Ｓ
／ 、 Ｓ／／を０３〜３μｍの厚さに形成する。
以上第４およびＭ５段階の工程で、あらかじめ設けられ
たＮ＋埋込層４，４’（４２’）が拡散（上方へのわき
上り）し、■２Ｌを形成する部分（分離層６ ／ 、
６／／で囲まれた領域）ではリンの拡散速度が太きい
ために埋込層４′ の厚さが埋込１脅４の厚さより厚く
形ｉｋされ、２層７／ 、 ７ ／／の底面き接するよ
うになる、一方ＩＣを形成する部分。
たＮ＋埋込層４，４’（４２’）が拡散（上方へのわき
上り）し、■２Ｌを形成する部分（分離層６ ／ 、
６／／で囲まれた領域）ではリンの拡散速度が太きい
ために埋込層４′ の厚さが埋込１脅４の厚さより厚く
形ｉｋされ、２層７／ 、 ７ ／／の底面き接するよ
うになる、一方ＩＣを形成する部分。
（分離７９６．６’ で囲まれた領域）ではＮ＋埋込層
４がアンチモンまたはヒ素のみで形成されている為拡散
速度が遅くほとんど広がらない為にＰ層７の底面きは広
い間隔がそのままに保たれる。
４がアンチモンまたはヒ素のみで形成されている為拡散
速度が遅くほとんど広がらない為にＰ層７の底面きは広
い間隔がそのままに保たれる。
第６段階の工程〔第２図（ｆｌ参照〕：所望の所に穴明
けされた厚さ０．５〜１０μｍの絶縁膜９を介して電極
１０〜１６等をアルミニウムの蒸着で０．５〜３０μｍ
の厚さに形成する。なお図が煩雑になるのでＮ＋埋込Ｉ
＠やＰ＋型分離層等の接続電極やＩＣと■２Ｌを相互接
続する配線は図示を省略した。
けされた厚さ０．５〜１０μｍの絶縁膜９を介して電極
１０〜１６等をアルミニウムの蒸着で０．５〜３０μｍ
の厚さに形成する。なお図が煩雑になるのでＮ＋埋込Ｉ
＠やＰ＋型分離層等の接続電極やＩＣと■２Ｌを相互接
続する配線は図示を省略した。
以上説明した工程によりＩＣと性能の向上が図ら石、た
Ｉ２Ｌが一つの半導体チップ上に共存して形成される。
Ｉ２Ｌが一つの半導体チップ上に共存して形成される。
なお、本半導体集積回路装置が仕上がった段階でＩ２Ｌ
を形成した部分でＮ＋埋込層４’（４１’、４２’）と
Ｐ層７′、７“の底面とが丁度接するのがＬ”Ｌの性能
上最も望ましいのであらかじめ設けたＮ＋埋込層４１’
、４２’の不純物の種類、濃度の選定は重要で、その後
の工程でうける゛熱処理（Ｐ＋層の拡散段階等でうける
）工程等を勘案して決定される。
を形成した部分でＮ＋埋込層４’（４１’、４２’）と
Ｐ層７′、７“の底面とが丁度接するのがＬ”Ｌの性能
上最も望ましいのであらかじめ設けたＮ＋埋込層４１’
、４２’の不純物の種類、濃度の選定は重要で、その後
の工程でうける゛熱処理（Ｐ＋層の拡散段階等でうける
）工程等を勘案して決定される。
以下他の実施例につき順次説明するが、製造工程の流れ
は前述の第１及び第２段階の工程を除き上記第１の実施
例とほとんど同じであり、第２図を流用して工程の異な
る部分（こついてのみ説明する。
は前述の第１及び第２段階の工程を除き上記第１の実施
例とほとんど同じであり、第２図を流用して工程の異な
る部分（こついてのみ説明する。
実施例２
絶縁物マスクを用いてＰ型半導体基板１の表面上のＩＣ
を形成する部分に選択的にリン、アンチモン、ヒ素など
の拡散不純物を堆積する。ついで再び絶縁物゛７スクを
用いて前記半導体基板表面上の■２Ｌを形成する部分に
、前記ＩＣ部分に対するより高い濃度の前記拡散不純物
を所定の時間堆積する。このようにしてＮ 埋込ｌ！
４ 、４ ’ｌ ’の不純物濃度をあらかじめ異ならし
めて形成しておくことにより、素子完成時点でのＩ２Ｌ
形成部分のＮ＋埋込＠４′ のわき上りをＩＣ形成部
分のＮ＋埋込層４より大きくすることができる。
を形成する部分に選択的にリン、アンチモン、ヒ素など
の拡散不純物を堆積する。ついで再び絶縁物゛７スクを
用いて前記半導体基板表面上の■２Ｌを形成する部分に
、前記ＩＣ部分に対するより高い濃度の前記拡散不純物
を所定の時間堆積する。このようにしてＮ 埋込ｌ！
４ 、４ ’ｌ ’の不純物濃度をあらかじめ異ならし
めて形成しておくことにより、素子完成時点でのＩ２Ｌ
形成部分のＮ＋埋込＠４′ のわき上りをＩＣ形成部
分のＮ＋埋込層４より大きくすることができる。
第３段階以下の工程は全て第１の実施例と同一である。
実施例３
絶縁物マスクを用いてＰ型半導体基板１の表面上のＩＣ
を形成する部分にアンチモン、ヒ素、リンなどの埋込拡
散用不純物を堆積し、ついで所望の時間だけ引きのばし
拡散を行ない、埋込層４の濃度を下げておく。つぎに再
び絶縁物マスクを用いて、Ｐ型半導体基板１の表面上の
工２ Ｌを形成する部分に、上記と同じ濃度の埋込拡散
用不倒・物を堆積し拡散する。このようにするき、Ｎ
埋込層４ａ４２’の不純物濃度をあらかじめ異ならしめ
て形成しておくことができ、後の工程でわき上りに差を
つけることができる。
を形成する部分にアンチモン、ヒ素、リンなどの埋込拡
散用不純物を堆積し、ついで所望の時間だけ引きのばし
拡散を行ない、埋込層４の濃度を下げておく。つぎに再
び絶縁物マスクを用いて、Ｐ型半導体基板１の表面上の
工２ Ｌを形成する部分に、上記と同じ濃度の埋込拡散
用不倒・物を堆積し拡散する。このようにするき、Ｎ
埋込層４ａ４２’の不純物濃度をあらかじめ異ならしめ
て形成しておくことができ、後の工程でわき上りに差を
つけることができる。
第３段階以下の工程は全て第１の実施例と同一である。
実施例４
第３図は第１図に示したＩＣ（！：Ｉ２Ｌを１個の半導
体チップ上に共存せしめた半導体集積回路装置の一部構
造を変えた場合の断面を示すものである。構造上の違い
は、に埋込層４や４′の上またはその周辺を取囲む所望
の箇所にＮ＋層１８を設けたことである。これはＮ カ
ラーと呼ばれる？ もので、寄生トランジスタの発生を防止したり、縦トラ
ンジスタのエミッタ抵抗を減少させ工２Ｌの電流増幅率
βが低下するのを防止する効果を有するものである。ま
たＩＣ内のＮＰＮトランジスタではコレクタ抵抗を減少
させる効果を有するものである。このＮ カラーはＮ
埋込層に接する深さにするのが一番電流増幅率βが大き
くなるがエピタキシャル層５が厚いときには深くすると
、横幅も広がり面積をとるので実用的でなく一般には適
当な深さで止められる。
体チップ上に共存せしめた半導体集積回路装置の一部構
造を変えた場合の断面を示すものである。構造上の違い
は、に埋込層４や４′の上またはその周辺を取囲む所望
の箇所にＮ＋層１８を設けたことである。これはＮ カ
ラーと呼ばれる？ もので、寄生トランジスタの発生を防止したり、縦トラ
ンジスタのエミッタ抵抗を減少させ工２Ｌの電流増幅率
βが低下するのを防止する効果を有するものである。ま
たＩＣ内のＮＰＮトランジスタではコレクタ抵抗を減少
させる効果を有するものである。このＮ カラーはＮ
埋込層に接する深さにするのが一番電流増幅率βが大き
くなるがエピタキシャル層５が厚いときには深くすると
、横幅も広がり面積をとるので実用的でなく一般には適
当な深さで止められる。
以下、この構債を有する半導体集積回路装置の製造方法
を説明する。第３段階の工程までは前述の実施例のいず
れを用いてもよく、第４段階の工程のＰ＋型分離層６．
６’、６’形成後継埋込層４や４′ の上に接触するよ
うな深いＮ＋層１８を設ける。そのあと前述の実施例と
同様にＰ型不純物拡散を行なってＰ層７．７’、７’を
形成する。
を説明する。第３段階の工程までは前述の実施例のいず
れを用いてもよく、第４段階の工程のＰ＋型分離層６．
６’、６’形成後継埋込層４や４′ の上に接触するよ
うな深いＮ＋層１８を設ける。そのあと前述の実施例と
同様にＰ型不純物拡散を行なってＰ層７．７’、７’を
形成する。
第５段階以下の工程は全て第１の実施例と同様に行なわ
れ半導体集積回路装置が完成する。
れ半導体集積回路装置が完成する。
ところで、以上見開した各実施例において、半導体集積
回路装置完成時にＮ＋埋込層４，４′ とＰ層７７
、７ ／／ とが接するように調整する必要がある。
回路装置完成時にＮ＋埋込層４，４′ とＰ層７７
、７ ／／ とが接するように調整する必要がある。
これは次の３つの方法がある。
その第１の方法は、前記第１．第２段階の工程における
Ｎ型不純物の堆積時間あるいは温度を変えて、あらかじ
め没ける埋込拡散１會のシート抵抗を制御しておき、後
の工程におけるＮ＋埋込層のわき上り量を所望の値にす
る。
Ｎ型不純物の堆積時間あるいは温度を変えて、あらかじ
め没ける埋込拡散１會のシート抵抗を制御しておき、後
の工程におけるＮ＋埋込層のわき上り量を所望の値にす
る。
第２の方法は、前記第３段階の工程におけるエピタキシ
ャル成長層５の形成厚さを制御し、■２Ｌの形成完了時
にＰ層７′、７“ の深さが丁度Ｎ＋埋込層４’（４２
’） のわき上りと接するようにする。
ャル成長層５の形成厚さを制御し、■２Ｌの形成完了時
にＰ層７′、７“ の深さが丁度Ｎ＋埋込層４’（４２
’） のわき上りと接するようにする。
第３の方法は、前記第４段階の工程におけるＰ＋型（も
しくは絶縁物）分離層形成時の拡散（もしくは酸化）時
間を礎えるものである。この方法は温度を例えば１２０
０°Ｃにして一定に保ち時間を制御するもので、分離層
の仕上り深さをあまり問題にしないのでわき上り量の可
変範囲が広くとれる利点がある。
しくは絶縁物）分離層形成時の拡散（もしくは酸化）時
間を礎えるものである。この方法は温度を例えば１２０
０°Ｃにして一定に保ち時間を制御するもので、分離層
の仕上り深さをあまり問題にしないのでわき上り量の可
変範囲が広くとれる利点がある。
以上説明した製造方法により、ＩＣとＩ２ Ｌが一つの
半導体チップ上に共存した半導体集積回路装置を作るこ
とができ、その完成時点でＩ２ Ｌを形成した部分のＮ
＋埋込層４’（４２’）をＰ層７′。
半導体チップ上に共存した半導体集積回路装置を作るこ
とができ、その完成時点でＩ２ Ｌを形成した部分のＮ
＋埋込層４’（４２’）をＰ層７′。
７” の底面に近づけることができる。そして前述した
ようにこの両層が丁度接するのが望ましいのであるが、
不純物拡散の制御はかなり微妙なものでＮ＋埋込層の拡
散（上方へのわき上り）が大きくなり過ぎてｐｌｄの底
面を多少越える場合もまた拡散が少な過ぎてＰＩ＠の底
面と接するに至らない場合も実際上あり得るが、Ｉ２
Ｌの性能改善効果の低下はそれ程急激ではなく、工程の
バラツキによる上記わき上り量の変動程度のものは充分
実用に供し得る。
ようにこの両層が丁度接するのが望ましいのであるが、
不純物拡散の制御はかなり微妙なものでＮ＋埋込層の拡
散（上方へのわき上り）が大きくなり過ぎてｐｌｄの底
面を多少越える場合もまた拡散が少な過ぎてＰＩ＠の底
面と接するに至らない場合も実際上あり得るが、Ｉ２
Ｌの性能改善効果の低下はそれ程急激ではなく、工程の
バラツキによる上記わき上り量の変動程度のものは充分
実用に供し得る。
つぎに本発明の効果について説明する。実施例１〜５の
半導体集積回路装置では、Ｉ２Ｌ部分のＮ＋埋込み層４
′はＰ１膏７′および７“の底面に近接している。この
構造により２層７”が縦トランジスタのベース、Ｎ＋埋
込み層４′が縦トランジスタのエミッタになる。したが
って、縦トランジスタのベース７“の不純物濃度に対し
てエミッタ４′の不純物濃度の方が高いか、または同程
度とすることができる。このためベース７′からエミッ
タ４′へ注入されるホールが減少してベース電流が減少
するので樅トランジスタのｈＦＢが増加する効果がある
。
半導体集積回路装置では、Ｉ２Ｌ部分のＮ＋埋込み層４
′はＰ１膏７′および７“の底面に近接している。この
構造により２層７”が縦トランジスタのベース、Ｎ＋埋
込み層４′が縦トランジスタのエミッタになる。したが
って、縦トランジスタのベース７“の不純物濃度に対し
てエミッタ４′の不純物濃度の方が高いか、または同程
度とすることができる。このためベース７′からエミッ
タ４′へ注入されるホールが減少してベース電流が減少
するので樅トランジスタのｈＦＢが増加する効果がある
。
つぎに、同様の理由によりインジェクタ７′から４′へ
流れるホールも減少し、７′→５→７′と流れるホール
の割合が増大するため注入効率が向上する効果がある。
流れるホールも減少し、７′→５→７′と流れるホール
の割合が増大するため注入効率が向上する効果がある。
また、実施例４ではＮ＋層１８があるために、７′→５
→６′などの間に生じやすい寄生ＰＮＰトランジスタの
発生を防＋ｈ、したり、瑳トランジスタのエミッタ抵抗
を減少させたりする効果もある。
→６′などの間に生じやすい寄生ＰＮＰトランジスタの
発生を防＋ｈ、したり、瑳トランジスタのエミッタ抵抗
を減少させたりする効果もある。
本発明は以上のような特徴と効果を有するが、これは実
施例の伝導型だけでなく、ＰＮＰ構造にも全く同様に適
用できる。すなわち本明細書のＰとＮ、Ｐ とＮ 、
ホールと電子、をそれぞれ入れ替えれば、その場合にも
全く同様に成立するものである。
施例の伝導型だけでなく、ＰＮＰ構造にも全く同様に適
用できる。すなわち本明細書のＰとＮ、Ｐ とＮ 、
ホールと電子、をそれぞれ入れ替えれば、その場合にも
全く同様に成立するものである。
以上述べたように本発明によれば、はとんどの工程が従
来から行な゛われでいるＩＣ製造工程となんら異なるも
のでなく、一般に広く用いられている技術の組み合せで
容易に特性の優れたＩＣとＩ２ Ｌや逆方向トランジス
タを一つの半導体チップ上に共存せしめることができ、
１チツプで多機能の大規模集積回路装置が得られる。し
かも製造工程数の増加も僅かであり、歩留り低下もほと
んど問題にならず、工業上得らｎる利益は極めて太きい
。
来から行な゛われでいるＩＣ製造工程となんら異なるも
のでなく、一般に広く用いられている技術の組み合せで
容易に特性の優れたＩＣとＩ２ Ｌや逆方向トランジス
タを一つの半導体チップ上に共存せしめることができ、
１チツプで多機能の大規模集積回路装置が得られる。し
かも製造工程数の増加も僅かであり、歩留り低下もほと
んど問題にならず、工業上得らｎる利益は極めて太きい
。
第１図及び第３図は、それぞれ本発明の半導体集積回路
の構造を例示した要部拡大断面図、第２図（ａ）〜（ｆ
）は本発明の半導体集積回路の主要な製造工程の流れを
説明する図である。 １・・・半導体基板、２・・・ＩＣ（ＮＰＮＩランジス
タ）、３・・・Ｉ２Ｌ、４．４’（４２’）・・・Ｎ＋
埋込層、５・・・エピタキシャル成長層、６．６’、、
６“・・・Ｐ＋型（絶縁物）分離層、７．７’、７”・
・・２１組 ８，８ ．８ ．８ Ｎ 層、９・・
・絶縁膜、１０〜１６・・電極、１７・・・低抵抗Ｎｍ
領域、１８・・・Ｎ＋層（Ｎ＋カラー）。 第 ｙ 回 第３濶 篤 ２ 婁
の構造を例示した要部拡大断面図、第２図（ａ）〜（ｆ
）は本発明の半導体集積回路の主要な製造工程の流れを
説明する図である。 １・・・半導体基板、２・・・ＩＣ（ＮＰＮＩランジス
タ）、３・・・Ｉ２Ｌ、４．４’（４２’）・・・Ｎ＋
埋込層、５・・・エピタキシャル成長層、６．６’、、
６“・・・Ｐ＋型（絶縁物）分離層、７．７’、７”・
・・２１組 ８，８ ．８ ．８ Ｎ 層、９・・
・絶縁膜、１０〜１６・・電極、１７・・・低抵抗Ｎｍ
領域、１８・・・Ｎ＋層（Ｎ＋カラー）。 第 ｙ 回 第３濶 篤 ２ 婁
Claims (1)
- 【特許請求の範囲】 ■、第１導電型半導体基板上に基板と反対導電型の第２
導電型半導体層が設けられ、該第２導電型半導体層を複
数の島領域に分離する第１導電型の不純物導入領域また
は絶縁物領域からなる分離領域が設けられ、前記複数の
島領域のうちの第１の島領域には逆方向トランジスタあ
るいは集積注入論理回路を、第２の島領域にはバイポー
ラトランジスタが設けられてなり、前記第１、第２の島
領域とも、前記第１導電型半導体基板と前記第２導電型
半導体層との境界領域に、第２導電型の埋込層が設けら
れてなる半導体集積回路装置において、前記第１の島領
域に設けられた埋込層は、前記境界領域より前記第２導
電型半導体層内に向って減少する不純物濃度分布を有す
るとともに、前記第２の島領域に設けられた埋込層より
も、前記第２導電型半導体層内に深く延在して設けられ
てなることを特徴とする半導体集積回路。 ２、上記第１の島領域に設けられた埋込層上に上記集積
注入論理回路のインジェクタ領域および縦形逆動作トラ
ンジス・りのベース領域きなる第１導電型不純物導入領
域が設けられてなることを特徴とする特許請求の範囲第
１項記載の半導体集積回路。 ３、上記第１の島領域に設けられた埋込層は上記インジ
ェクタ領域およびベース領域に近接して設けられてなる
ことを特徴とする特許請求の範囲第２項記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220628A JPS59130458A (ja) | 1983-11-25 | 1983-11-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220628A JPS59130458A (ja) | 1983-11-25 | 1983-11-25 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001256A Division JPS6031107B2 (ja) | 1981-01-09 | 1981-01-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130458A true JPS59130458A (ja) | 1984-07-27 |
Family
ID=16753950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220628A Pending JPS59130458A (ja) | 1983-11-25 | 1983-11-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425566A (en) * | 1987-07-22 | 1989-01-27 | Tokai Rika Co Ltd | Manufacture of semiconductor integrated circuit |
| US4981812A (en) * | 1988-12-17 | 1991-01-01 | Nec Corporation | Process for fabricating a semiconductor read only memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107572A (en) * | 1981-01-09 | 1981-08-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-11-25 JP JP58220628A patent/JPS59130458A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107572A (en) * | 1981-01-09 | 1981-08-26 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425566A (en) * | 1987-07-22 | 1989-01-27 | Tokai Rika Co Ltd | Manufacture of semiconductor integrated circuit |
| US4981812A (en) * | 1988-12-17 | 1991-01-01 | Nec Corporation | Process for fabricating a semiconductor read only memory |
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