JPH10135235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10135235A JPH10135235A JP29241496A JP29241496A JPH10135235A JP H10135235 A JPH10135235 A JP H10135235A JP 29241496 A JP29241496 A JP 29241496A JP 29241496 A JP29241496 A JP 29241496A JP H10135235 A JPH10135235 A JP H10135235A
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- JP
- Japan
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- region
- collector
- transistor
- conductivity type
- epitaxial layer
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Abstract
(57)【要約】
【課題】 本発明は、ＮＰＮトランジスタとＰＮＰトラ
ンジスタを組み合わせた半導体装置を製造するにあた
り、縦形ＰＮＰトランジスタのコレクタ抵抗を低減する
方法を提供することである。 【解決手段】 前記目的における半導体装置の製造方法
において、従来のように縦形ＰＮＰトランジスタの埋込
み領域の上にＮ形エピタキシャル層を成長させ、素子分
離領域を形成した後、コレクタコンタクト領域をエッチ
ングし、高濃度Ｐ形多結晶シリコンで置き換え、その
後、ベース領域、エミッタ領域を形成することにより、
従来よりもコレクタ抵抗の低い縦形ＰＮＰトランジスタ
を含む半導体装置を製造することができる。
ンジスタを組み合わせた半導体装置を製造するにあた
り、縦形ＰＮＰトランジスタのコレクタ抵抗を低減する
方法を提供することである。 【解決手段】 前記目的における半導体装置の製造方法
において、従来のように縦形ＰＮＰトランジスタの埋込
み領域の上にＮ形エピタキシャル層を成長させ、素子分
離領域を形成した後、コレクタコンタクト領域をエッチ
ングし、高濃度Ｐ形多結晶シリコンで置き換え、その
後、ベース領域、エミッタ領域を形成することにより、
従来よりもコレクタ抵抗の低い縦形ＰＮＰトランジスタ
を含む半導体装置を製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は遮断周波数の高いバ
イポーラトランジスタを含む半導体装置の製造方法に関
する。
イポーラトランジスタを含む半導体装置の製造方法に関
する。
【０００２】
【従来の技術】一般に高性能なアナログ回路は、ＮＰＮ
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを組み合わせて
構成する。従来のラテラルＰＮＰトランジスタは、ＮＰ
Ｎトランジスタに比べて高速化することが難しかった
が、ＮＰＮトランジスタと同じ縦形構造のＰＮＰトラン
ジスタの開発により、従来のラテラル型に比べてベース
幅を小さくすることが可能となり、遮断周波数が３００
ＭＨｚ以上の高速動作が可能となった。この縦形ＰＮＰ
トランジスタの代表的な製造方法を図２の工程断面図に
従って説明する。
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを組み合わせて
構成する。従来のラテラルＰＮＰトランジスタは、ＮＰ
Ｎトランジスタに比べて高速化することが難しかった
が、ＮＰＮトランジスタと同じ縦形構造のＰＮＰトラン
ジスタの開発により、従来のラテラル型に比べてベース
幅を小さくすることが可能となり、遮断周波数が３００
ＭＨｚ以上の高速動作が可能となった。この縦形ＰＮＰ
トランジスタの代表的な製造方法を図２の工程断面図に
従って説明する。
【０００３】同図Ａに示すようにＰ形の基板１に底面分
離用Ｎ形埋込み領域２および、素子分離用埋込み領域３
とコレクタ埋込み領域４を形成し、さらにＮ形エピタキ
シャル層５を成長させる。
離用Ｎ形埋込み領域２および、素子分離用埋込み領域３
とコレクタ埋込み領域４を形成し、さらにＮ形エピタキ
シャル層５を成長させる。
【０００４】次に、同図Ｂに示すように、Ｐ形の素子分
離領域６とコレクタコンタクト領域１２を同時に形成す
る。
離領域６とコレクタコンタクト領域１２を同時に形成す
る。
【０００５】次に、同図Ｃに示すように、Ｎ形エピタキ
シャル層５のコレクタ埋込み領域４およびコレクタコン
タクト領域１２で囲まれた領域にベース領域８を形成し
た後、このベース領域８上にＰ形エミッタ領域９および
Ｎ形ベースコンタクト領域１０を、また、素子分離領域
にトランジスタ分離用バイアス領域１１を形成する。
シャル層５のコレクタ埋込み領域４およびコレクタコン
タクト領域１２で囲まれた領域にベース領域８を形成し
た後、このベース領域８上にＰ形エミッタ領域９および
Ｎ形ベースコンタクト領域１０を、また、素子分離領域
にトランジスタ分離用バイアス領域１１を形成する。
【０００６】実際のプロセスではこの後、コンタクト、
ＡＬ配線および表面保護工程を経て、半導体装置が完成
する。
ＡＬ配線および表面保護工程を経て、半導体装置が完成
する。
【０００７】
【発明が解決しようとする課題】前述の従来例を用い
て、ＮＰＮトランジスタと縦形ＰＮＰトランジスタを組
み合わせた半導体装置を同時に製造しようとする場合、
縦形ＰＮＰトランジスタの底面分離用領域２は、ＮＰＮ
トランジスタのコレクタ抵抗低減のためのＮ形埋込み領
域と同一工程で形成され、また、縦形ＰＮＰトランジス
タのコレクタ埋込み領域４は、両トランジスタ共通の素
子分離用埋込み領域３と同一工程で形成する。そのた
め、ＮＰＮトランジスタの動作速度を重視して各埋込み
層の不純物濃度を調節すると、縦形ＰＮＰトランジスタ
のコレクタ埋込み領域４の不純物濃度が低下することに
なり、その結果、縦形ＰＮＰトランジスタのコレクタ直
列抵抗が高くなり、遮断周波数等のトランジスタの特性
が低下する。
て、ＮＰＮトランジスタと縦形ＰＮＰトランジスタを組
み合わせた半導体装置を同時に製造しようとする場合、
縦形ＰＮＰトランジスタの底面分離用領域２は、ＮＰＮ
トランジスタのコレクタ抵抗低減のためのＮ形埋込み領
域と同一工程で形成され、また、縦形ＰＮＰトランジス
タのコレクタ埋込み領域４は、両トランジスタ共通の素
子分離用埋込み領域３と同一工程で形成する。そのた
め、ＮＰＮトランジスタの動作速度を重視して各埋込み
層の不純物濃度を調節すると、縦形ＰＮＰトランジスタ
のコレクタ埋込み領域４の不純物濃度が低下することに
なり、その結果、縦形ＰＮＰトランジスタのコレクタ直
列抵抗が高くなり、遮断周波数等のトランジスタの特性
が低下する。
【０００８】
【課題を解決するための手段】本発明は、コレクタコン
タクト領域を不純物を高濃度でドーピングした多結晶シ
リコンで形成することにより、コレクタ抵抗が低く、動
作速度が速い縦形ＰＮＰトランジスタを従来のＮＰＮト
ランジスタと同時に形成する製造方法を提供するもので
ある。
タクト領域を不純物を高濃度でドーピングした多結晶シ
リコンで形成することにより、コレクタ抵抗が低く、動
作速度が速い縦形ＰＮＰトランジスタを従来のＮＰＮト
ランジスタと同時に形成する製造方法を提供するもので
ある。
【０００９】バイポーラトランジスタにおいて高い遮断
周波数を得る方法の一つとして、コレクタ抵抗とコレク
タ・ベース間接合容量の積を小さくすることがある。そ
こで、本発明により、従来例に比べてコレクタ抵抗を低
くすることで、従来例よりも動作速度が速い縦形ＰＮＰ
トランジスタを含む半導体装置を製造することができ
る。
周波数を得る方法の一つとして、コレクタ抵抗とコレク
タ・ベース間接合容量の積を小さくすることがある。そ
こで、本発明により、従来例に比べてコレクタ抵抗を低
くすることで、従来例よりも動作速度が速い縦形ＰＮＰ
トランジスタを含む半導体装置を製造することができ
る。
【００１０】
【発明の実施の形態】以下に、本発明の実施例を図１の
工程断面図に従って説明する。
工程断面図に従って説明する。
【００１１】図１Ａに示すように、Ｐ形シリコン基板１
に底面分離用Ｎ形埋込み領域２および、Ｐ形素子分離埋
込み領域３とコレクタ埋込み領域４を形成し、Ｎ形エピ
タキシャル層５を成長させる。
に底面分離用Ｎ形埋込み領域２および、Ｐ形素子分離埋
込み領域３とコレクタ埋込み領域４を形成し、Ｎ形エピ
タキシャル層５を成長させる。
【００１２】次に同図Ｂに示すように、Ｎ形エピタキシ
ャル層５にＰ形素子分離領域６を形成した後、既存のエ
ッチング法を用いてＮ形エピタキシャル層５のコレクタ
コンタクト領域となる位置をエッチングする。
ャル層５にＰ形素子分離領域６を形成した後、既存のエ
ッチング法を用いてＮ形エピタキシャル層５のコレクタ
コンタクト領域となる位置をエッチングする。
【００１３】次に同図Ｃに示すように、多結晶シリコン
層７を形成し、Ｐ形不純物を高濃度でドーピングし、多
結晶シリコン７の抵抗率を下げる。
層７を形成し、Ｐ形不純物を高濃度でドーピングし、多
結晶シリコン７の抵抗率を下げる。
【００１４】次に同図Ｄに示すように、多結晶シリコン
層７のコレクタコンタクト領域以外の部分を既存のエッ
チング法により除去し、コレクタコンタクト領域７を形
成する。
層７のコレクタコンタクト領域以外の部分を既存のエッ
チング法により除去し、コレクタコンタクト領域７を形
成する。
【００１５】次に同図Ｅに示すように、Ｎ形エピタキシ
ャル層５のコレクタ埋込み領域４とコレクタコンタクト
領域７で囲まれた領域にＮ形不純物を拡散させ、トラン
ジスタのベース領域８を形成した後、このベース領域８
の中にＰ形不純物によりエミッタ領域９を形成し、最後
にＮ形のベースコンタクト領域１０とトランジスタ分離
用バイアス端子１１を形成して、半導体装置の不純物拡
散工程は完了する。
ャル層５のコレクタ埋込み領域４とコレクタコンタクト
領域７で囲まれた領域にＮ形不純物を拡散させ、トラン
ジスタのベース領域８を形成した後、このベース領域８
の中にＰ形不純物によりエミッタ領域９を形成し、最後
にＮ形のベースコンタクト領域１０とトランジスタ分離
用バイアス端子１１を形成して、半導体装置の不純物拡
散工程は完了する。
【００１６】最終的にはこれにコンタクト、ＡＬ配線お
よび表面保護膜工程を経て、半導体装置が完成する。
よび表面保護膜工程を経て、半導体装置が完成する。
【００１７】
【発明の効果】以上のように本発明によれば、ＮＰＮト
ランジスタの動作速度を重視したプロセス条件において
も、縦形ＰＮＰトランジスタのコレクタ抵抗を低減する
ことができる。
ランジスタの動作速度を重視したプロセス条件において
も、縦形ＰＮＰトランジスタのコレクタ抵抗を低減する
ことができる。
【００１８】その結果、従来例よりも動作速度が速い縦
形ＰＮＰトランジスタを含む半導体装置を製造すること
ができる。
形ＰＮＰトランジスタを含む半導体装置を製造すること
ができる。
【図１】本発明の一実施例による縦形ＰＮＰトランジス
タの工程断面図
タの工程断面図
【図２】従来例による縦形ＰＮＰトランジスタの工程断
面図
面図
１：Ｐ形シリコン基板、２：底面分離用Ｎ形埋込み領
域、３：Ｐ形素子分離埋込み領域、４：コレクタ埋込み
領域、５：Ｎ形エピタキシャル層、６：Ｐ形素子分離用
領域、７：多結晶シリコン層（コレクタコンタクト領
域）、８：ベース領域、９：エミッタ領域、１０：ベー
スコンタクト領域、１１：トランジスタ分離用バイアス
端子。
域、３：Ｐ形素子分離埋込み領域、４：コレクタ埋込み
領域、５：Ｎ形エピタキシャル層、６：Ｐ形素子分離用
領域、７：多結晶シリコン層（コレクタコンタクト領
域）、８：ベース領域、９：エミッタ領域、１０：ベー
スコンタクト領域、１１：トランジスタ分離用バイアス
端子。
Claims (2)
- 【請求項１】 一方の導電形の半導体基板上に、他方の
導電形の第１の埋込み領域を形成し、前記第１の埋込み
領域の所定の位置にトランジスタのコレクタ埋込み領域
となる一方導電形の第２の埋込み領域と、前記半導体基
板上の所定の位置に素子分離用の一方導電形の第３の埋
込み領域とを同時に形成し、 前記第１、第２、第３の埋込み領域を含む前記半導体基
板上に他方導電形のエピタキシャル層を形成し、前記エ
ピタキシャル層の所定の位置に一方導電形の素子分離用
領域を形成し、 前記エピタキシャル層のコレクタコンタクト領域を選択
的に取り除いた後に、前記エピタキシャル層およびコレ
クタコンタクト領域を含む前記半導体基板表面全面に多
結晶シリコン層を形成し、前記多結晶シリコン層に一方
導電形の不純物を高濃度でドーピングした後、コレクタ
コンタクト領域以外の前記多結晶シリコンを取り除き、
トランジスタのコレクタとなる領域を形成する工程と、 前記第２の埋込み領域と前記コレクタコンタクト領域に
より囲まれた前記エピタキシャル層に他方導電形のトラ
ンジスタのベース領域を形成する工程と、 前記ベース領域の所定の位置に一方導電形のトランジス
タのエミッタ領域と他方導電形のトランジスタのベース
コンタクト領域を形成する工程と、 前記エピタキシャル層の所定の位置に他方導電形のトラ
ンジスタ分離用バイアス領域を形成する工程とを少なく
とも含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、コレクタコンタクト領域のエピタキシャル層を
取り除き、高不純物濃度の多結晶シリコンで置き換える
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29241496A JPH10135235A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29241496A JPH10135235A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135235A true JPH10135235A (ja) | 1998-05-22 |
Family
ID=17781485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29241496A Pending JPH10135235A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135235A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489192B2 (en) * | 1999-03-16 | 2002-12-03 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| JP2003017498A (ja) * | 2001-07-02 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6891213B1 (en) | 1999-03-16 | 2005-05-10 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
-
1996
- 1996-11-05 JP JP29241496A patent/JPH10135235A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489192B2 (en) * | 1999-03-16 | 2002-12-03 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| US6699742B2 (en) | 1999-03-16 | 2004-03-02 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| US6891213B1 (en) | 1999-03-16 | 2005-05-10 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| JP2003017498A (ja) * | 2001-07-02 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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