JPH09232441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09232441A JPH09232441A JP8035858A JP3585896A JPH09232441A JP H09232441 A JPH09232441 A JP H09232441A JP 8035858 A JP8035858 A JP 8035858A JP 3585896 A JP3585896 A JP 3585896A JP H09232441 A JPH09232441 A JP H09232441A
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- JP
- Japan
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- region
- conductivity type
- buried
- transistor
- epitaxial layer
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- Pending
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Abstract
(57)【要約】
【課題】 本発明の目的は、ＮＰＮトランジスタとＰＮ
Ｐトランジスタを組み合わせた半導体装置を製造するに
あたり、縦型ＰＮＰトランジスタのコレクタ抵抗を低減
する方法を提供する。 【解決手段】 縦型ＰＮＰトランジスタの埋込み領域の
上に１層目のＮ形エピタキシャル層を成長させた後、縦
型ＰＮＰトランジスタのコレクタ領域にＰ形の第２埋込
み拡散層を形成し、さらに２層目のＮ形エピタキシャル
層を成長させ、素子分離領域、コレクタ領域、ベース領
域、エミッタ領域を形成することにより、従来よりもコ
レクタ抵抗の低い縦型ＰＮＰトランジスタを含む半導体
装置を製造することができる。
Ｐトランジスタを組み合わせた半導体装置を製造するに
あたり、縦型ＰＮＰトランジスタのコレクタ抵抗を低減
する方法を提供する。 【解決手段】 縦型ＰＮＰトランジスタの埋込み領域の
上に１層目のＮ形エピタキシャル層を成長させた後、縦
型ＰＮＰトランジスタのコレクタ領域にＰ形の第２埋込
み拡散層を形成し、さらに２層目のＮ形エピタキシャル
層を成長させ、素子分離領域、コレクタ領域、ベース領
域、エミッタ領域を形成することにより、従来よりもコ
レクタ抵抗の低い縦型ＰＮＰトランジスタを含む半導体
装置を製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は遮断周波数の高いバ
イポーラトランジスタを含む半導体装置の製造方法に関
する。
イポーラトランジスタを含む半導体装置の製造方法に関
する。
【０００２】
【従来の技術】一般に高性能なアナログ回路は、ＮＰＮ
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを組み合わせて
構成する。従来のラテラルＰＮＰトランジスタは、ＮＰ
Ｎトランジスタに比べて高速化することが難しかった
が、このＮＰＮトランジスタと同じ縦型構造のＰＮＰト
ランジスタの開発により、従来のラテラル型に比べてベ
ース幅を小さくすることが可能となり、ある程度の高速
動作が可能となった。この縦型ＰＮＰトランジスタの代
表的な製造方法を図２の工程断面図に従って説明する。
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを組み合わせて
構成する。従来のラテラルＰＮＰトランジスタは、ＮＰ
Ｎトランジスタに比べて高速化することが難しかった
が、このＮＰＮトランジスタと同じ縦型構造のＰＮＰト
ランジスタの開発により、従来のラテラル型に比べてベ
ース幅を小さくすることが可能となり、ある程度の高速
動作が可能となった。この縦型ＰＮＰトランジスタの代
表的な製造方法を図２の工程断面図に従って説明する。
【０００３】図２Ａに示すように、Ｐ形の基板１に底面
分離用Ｎ+埋込み領域２および、素子分離用埋込み領域
３とコレクタ分離用領域４を形成し、さらにＮ形エピタ
キシャル層５を成長させる。
分離用Ｎ+埋込み領域２および、素子分離用埋込み領域
３とコレクタ分離用領域４を形成し、さらにＮ形エピタ
キシャル層５を成長させる。
【０００４】次に図２Ｂに示すように、Ｐ形の素子分離
用拡散領域８とコレクタコンタクト領域９を形成した
後、図２Ｃに示すように、コレクタコンタクト領域９で
囲まれた領域にベース拡散領域１０を形成する。
用拡散領域８とコレクタコンタクト領域９を形成した
後、図２Ｃに示すように、コレクタコンタクト領域９で
囲まれた領域にベース拡散領域１０を形成する。
【０００５】最後に図２Ｄに示すように、ベース拡散領
域１０上にＰ形エミッタ領域１１およびＮ+ 形ベースコ
ンタクト領域１２を、また、素子分離領域にトランジス
タ分離用バイアス領域１３を形成する。実際のプロセス
ではこの後、コンタクト、ＡＬ配線および表面保護膜工
程を経て半導体装置が完成する。
域１０上にＰ形エミッタ領域１１およびＮ+ 形ベースコ
ンタクト領域１２を、また、素子分離領域にトランジス
タ分離用バイアス領域１３を形成する。実際のプロセス
ではこの後、コンタクト、ＡＬ配線および表面保護膜工
程を経て半導体装置が完成する。
【０００６】
【発明が解決しようとする課題】前述の従来例を用い
て、ＮＰＮトランジスタと縦型ＰＮＰトランジスタを組
み合わせた半導体装置を同時に製造しようとする場合、
縦型ＰＮＰトランジスタの底面分離用Ｎ+埋込み領域２
は、ＮＰＮトランジスタのコレクタ抵抗低減のためのＮ
+埋込み拡散と、また、縦型ＰＮＰトランジスタのコレ
クタ埋込み領域４は、両トランジスタ共通の素子分離用
埋込み領域３とそれぞれ同一拡散工程で形成する。その
ため、ＮＰＮトランジスタの動作速度を重視して各埋込
み拡散層の不純物濃度を調節すると、縦型ＰＮＰトラン
ジスタのコレクタ埋込み領域４の不純物濃度が低下し、
縦型ＰＮＰトランジスタのコレクタ直列抵抗が高くなり
飽和領域が広がるため、遮断周波数等のトランジスタの
特性が悪くなる。
て、ＮＰＮトランジスタと縦型ＰＮＰトランジスタを組
み合わせた半導体装置を同時に製造しようとする場合、
縦型ＰＮＰトランジスタの底面分離用Ｎ+埋込み領域２
は、ＮＰＮトランジスタのコレクタ抵抗低減のためのＮ
+埋込み拡散と、また、縦型ＰＮＰトランジスタのコレ
クタ埋込み領域４は、両トランジスタ共通の素子分離用
埋込み領域３とそれぞれ同一拡散工程で形成する。その
ため、ＮＰＮトランジスタの動作速度を重視して各埋込
み拡散層の不純物濃度を調節すると、縦型ＰＮＰトラン
ジスタのコレクタ埋込み領域４の不純物濃度が低下し、
縦型ＰＮＰトランジスタのコレクタ直列抵抗が高くなり
飽和領域が広がるため、遮断周波数等のトランジスタの
特性が悪くなる。
【０００７】
【課題を解決するための手段】本発明は、エピタキシャ
ル層を２重構造とし、１層目のエピタキシャル層の縦型
ＰＮＰトランジスタのコレクタ埋込み層部分にさらにＰ
形不純物を拡散させることにより、コレクタ抵抗が低
く、動作速度の速い縦型ＰＮＰトランジスタをＮＰＮト
ランジスタと同時に形成する製造方法を提供するもので
ある。
ル層を２重構造とし、１層目のエピタキシャル層の縦型
ＰＮＰトランジスタのコレクタ埋込み層部分にさらにＰ
形不純物を拡散させることにより、コレクタ抵抗が低
く、動作速度の速い縦型ＰＮＰトランジスタをＮＰＮト
ランジスタと同時に形成する製造方法を提供するもので
ある。
【０００８】バイポーラトランジスタにおいて高い遮断
周波数を得る方法の一つとして、コレクタ抵抗とコレク
タ−ベース間接合容量の積を小さくすることがある。そ
こで、本発明により、従来例に比べてコレクタ抵抗を低
くすることで、従来例よりも動作速度が速い縦型ＰＮＰ
トランジスタを含む半導体装置の製造ができる。
周波数を得る方法の一つとして、コレクタ抵抗とコレク
タ−ベース間接合容量の積を小さくすることがある。そ
こで、本発明により、従来例に比べてコレクタ抵抗を低
くすることで、従来例よりも動作速度が速い縦型ＰＮＰ
トランジスタを含む半導体装置の製造ができる。
【０００９】
【発明の実施の形態】以下に、本発明の実施例を図１の
工程断面図に従って説明する。
工程断面図に従って説明する。
【００１０】図１Ａに示すように、Ｐ形シリコン基板１
に底面分離用のＮ+ 形埋込み拡散領域２および、Ｐ形の
素子分離用埋込み領域３とコレクタ埋込み拡散領域４を
形成した後、Ｎ形の第１のエピタキシャル層５を成長さ
せ、さらに、コレクタ埋込み拡散領域４と同じ領域にＰ
形の第２のコレクタ埋込み拡散領域６を形成する。
に底面分離用のＮ+ 形埋込み拡散領域２および、Ｐ形の
素子分離用埋込み領域３とコレクタ埋込み拡散領域４を
形成した後、Ｎ形の第１のエピタキシャル層５を成長さ
せ、さらに、コレクタ埋込み拡散領域４と同じ領域にＰ
形の第２のコレクタ埋込み拡散領域６を形成する。
【００１１】次に図１Ｂに示すように、Ｎ形の第２のエ
ピタキシャル層７を成長させ、その表面からＰ+形不純
物を拡散させ素子分離領域８とコレクタコンタクト領域
９を形成する。
ピタキシャル層７を成長させ、その表面からＰ+形不純
物を拡散させ素子分離領域８とコレクタコンタクト領域
９を形成する。
【００１２】次に図１Ｃに示すように、第２のＮ形エピ
タキシャル層７の第２のコレクタ埋込み拡散領域６とコ
レクタコンタクト領域９で囲まれた領域にＮ形不純物を
拡散させ、縦型ＰＮＰトランジスタのベース領域１０を
形成する。
タキシャル層７の第２のコレクタ埋込み拡散領域６とコ
レクタコンタクト領域９で囲まれた領域にＮ形不純物を
拡散させ、縦型ＰＮＰトランジスタのベース領域１０を
形成する。
【００１３】次に図１Ｄに示すように、ベース領域１０
の中にＰ+形不純物によりエミッタ領域１１を形成し、
最後にＮ+形のベース，コンタクト領域１２とトランジ
スタ分離用端子１３を形成して、半導体装置の不純物拡
散工程は完了する。最終的にはこれにコンタクト，ＡＬ
配線および表面保護膜工程を経て半導体装置が完成す
る。
の中にＰ+形不純物によりエミッタ領域１１を形成し、
最後にＮ+形のベース，コンタクト領域１２とトランジ
スタ分離用端子１３を形成して、半導体装置の不純物拡
散工程は完了する。最終的にはこれにコンタクト，ＡＬ
配線および表面保護膜工程を経て半導体装置が完成す
る。
【００１４】
【発明の効果】以上のように本発明によれば、ＮＰＮト
ランジスタの動作速度を重視した場合においても、縦型
ＰＮＰトランジスタのコレクタ埋込み領域を必要な濃度
に調節することが可能となり、コレクタ抵抗の低減が図
れる。
ランジスタの動作速度を重視した場合においても、縦型
ＰＮＰトランジスタのコレクタ埋込み領域を必要な濃度
に調節することが可能となり、コレクタ抵抗の低減が図
れる。
【図１】本発明の実施例による縦型ＰＮＰトランジスタ
の工程断面図
の工程断面図
【図２】従来例による縦型ＰＮＰトランジスタの工程断
面図
面図
１：Ｐ形シリコン基板、２：底面分離用領域、３：素子
分離用拡散埋込み領域、４：第１コレクタ埋込み拡散領
域、５：第１Ｎ形エピタキシャル層、６：第２コレクタ
埋込み拡散領域、７：第２Ｎ形エピタキシャル層、８：
素子分離用拡散領域、９：コレクタコンタクト領域、１
０：ベース領域、１１：エミッタ領域、１２：ベースコ
ンタクト領域、１３：トランジスタ分離用バイアス端
子。
分離用拡散埋込み領域、４：第１コレクタ埋込み拡散領
域、５：第１Ｎ形エピタキシャル層、６：第２コレクタ
埋込み拡散領域、７：第２Ｎ形エピタキシャル層、８：
素子分離用拡散領域、９：コレクタコンタクト領域、１
０：ベース領域、１１：エミッタ領域、１２：ベースコ
ンタクト領域、１３：トランジスタ分離用バイアス端
子。
Claims (2)
- 【請求項１】 一方導電型の半導体基板上に、他方導電
型の第１の埋込み領域を形成し、前記第１の埋込み領域
にトランジスタのコレクタ埋込み領域となる一方導電型
の第２の埋込み領域と、前記半導体基板上の位置に素子
分離用の一方導電型の第３の埋込み領域とを同時に形成
し、 前記第１、第２、第３の埋込み領域を含む前記半導体基
板上に他方導電型の第１のエピタキシャル層を形成し、
前記第１のエピタキシャル層にトランジスタのコレクタ
となる一方導電型の第４の埋込み領域を形成し、前記第
１から第４の埋込み領域および第１のエピタキシャル層
を含む前記半導体基板上に他方導電型の第２のエピタキ
シャル層を形成し、前記第２のエピタキシャル層の所定
の位置に一方導電型のトランジスタのコレクタコンタク
ト領域と一方導電型の素子分離領域を形成し、前記コレ
クタコンタクト領域を前記第２の埋込み領域に接続し、
前記素子分離領域を前記第３の埋込み領域に接続する工
程と、 前記第２、第４の埋込み領域と前記コレクタコンタクト
領域により囲まれた前記第２のエピタキシャル層に他方
導電型のトランジスタのベース領域を形成する工程と、 前記ベース領域の所定の位置に一方導電型のトランジス
タのエミッタ領域と他方導電型のトランジスタのベース
コンタクト領域を形成する工程と、 前記エピタキシャル層の所定の位置に他方導電型のトラ
ンジスタ分離用バイアス領域を形成する工程とを少なく
とも含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、エピタキシャル層を２層以上の多重構造とし、
埋込み層の不純物濃度を調節することを特徴とした半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035858A JPH09232441A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035858A JPH09232441A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232441A true JPH09232441A (ja) | 1997-09-05 |
Family
ID=12453691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035858A Pending JPH09232441A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232441A (ja) |
-
1996
- 1996-02-23 JP JP8035858A patent/JPH09232441A/ja active Pending
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