JP2003068750A - バイポーラトランジスタ素子 - Google Patents
バイポーラトランジスタ素子Info
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- JP2003068750A JP2003068750A JP2001254127A JP2001254127A JP2003068750A JP 2003068750 A JP2003068750 A JP 2003068750A JP 2001254127 A JP2001254127 A JP 2001254127A JP 2001254127 A JP2001254127 A JP 2001254127A JP 2003068750 A JP2003068750 A JP 2003068750A
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Abstract
(57)【要約】
【課題】 ラテラル形と縦形の双方のトランジスタの欠
点を克服できるバイポーラトランジスタ素子を提供す
る。 【解決手段】 第１の埋め込み層１１と第２の埋め込み
層１２が半導体基板ＳＢとエピ層ＥＬの境界の所定範囲
に存在するように、半導体基板ＳＢの上に第１の埋め込
み層１１と第２の埋め込み層１２を形成し、さらにそれ
ら上にエピ層ＥＬを積層形成する。分離領域１３に囲ま
れたＮ型の島状領域１４の中に、エピ層ＥＬの上面から
第２の埋め込み層１２まで延びるコレクタ領域１６と、
第２の埋め込み層１２とコレクタ領域１６に囲まれて島
状を呈するベース領域１５、１７と、内側の窓部分より
ベース電極を取り出せるようにしたリング状で、その外
周がコレクタ領域１６とほぼ一定の距離だけ離れている
エミッタ領域１８と、を形成する。
点を克服できるバイポーラトランジスタ素子を提供す
る。 【解決手段】 第１の埋め込み層１１と第２の埋め込み
層１２が半導体基板ＳＢとエピ層ＥＬの境界の所定範囲
に存在するように、半導体基板ＳＢの上に第１の埋め込
み層１１と第２の埋め込み層１２を形成し、さらにそれ
ら上にエピ層ＥＬを積層形成する。分離領域１３に囲ま
れたＮ型の島状領域１４の中に、エピ層ＥＬの上面から
第２の埋め込み層１２まで延びるコレクタ領域１６と、
第２の埋め込み層１２とコレクタ領域１６に囲まれて島
状を呈するベース領域１５、１７と、内側の窓部分より
ベース電極を取り出せるようにしたリング状で、その外
周がコレクタ領域１６とほぼ一定の距離だけ離れている
エミッタ領域１８と、を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路などに組
み込まれるバイポーラトランジスタの改良された構造に
関する。
み込まれるバイポーラトランジスタの改良された構造に
関する。
【０００２】
【従来の技術】近年における集積回路は、バイポーラ、
ＭＯＳ、およびその両者を組み合わせた各プロセス技術
によって製作されている。ここでバイポーラ集積回路を
例に取ってみると、その内部の多くの部分はＮＰＮ型ト
ランジスタで構成されている。一部の基本電子回路、例
えばバイアス回路やレベルシフト回路など、について
は、ＮＰＮ型トランジスタよりもＰＮＰ型トランジスタ
で構成する方が効率的なことがある。このため、一般的
なバイポーラ集積回路の内部は、ＮＰＮ型トランジスタ
とＰＮＰ型トランジスタが混在した構成となっている。
ＭＯＳ、およびその両者を組み合わせた各プロセス技術
によって製作されている。ここでバイポーラ集積回路を
例に取ってみると、その内部の多くの部分はＮＰＮ型ト
ランジスタで構成されている。一部の基本電子回路、例
えばバイアス回路やレベルシフト回路など、について
は、ＮＰＮ型トランジスタよりもＰＮＰ型トランジスタ
で構成する方が効率的なことがある。このため、一般的
なバイポーラ集積回路の内部は、ＮＰＮ型トランジスタ
とＰＮＰ型トランジスタが混在した構成となっている。
【０００３】バイポーラ集積回路の標準的な製造プロセ
スでＮＰＮ型トランジスタとＰＮＰ型トランジスタを同
時に形成しようとした場合、ＮＰＮ型トランジスタを縦
型、ＰＮＰ型トランジスタを横（ラテラル）形に形成す
ることが多い。このような場合、ラテラル形のＰＮＰ型
トランジスタは、一例として図２に示すような構造とな
っていた。
スでＮＰＮ型トランジスタとＰＮＰ型トランジスタを同
時に形成しようとした場合、ＮＰＮ型トランジスタを縦
型、ＰＮＰ型トランジスタを横（ラテラル）形に形成す
ることが多い。このような場合、ラテラル形のＰＮＰ型
トランジスタは、一例として図２に示すような構造とな
っていた。
【０００４】Ｐ型の半導体基板ＳＢと不純物濃度の薄い
Ｎ型のエピタキシャル成長層ＥＬ（以下、エピ層と呼
ぶ）の境界付近にＮ型の埋め込み層２１が存在するよう
にして、半導体基板ＳＢとエピ層ＥＬが積層形成されて
いる。エピ層ＥＬの内部には、Ｐ型の分離領域２２と、
分離領域２２に囲まれ、その中に素子が形成される島状
のＮ型領域２３が形成されている。Ｎ型領域２３の中に
は、所定の面積を有する円形のＰ型領域２４と、一定の
間隔を隔ててＰ型領域２４の全周を囲むリング状のＰ型
領域２５が形成されている。また、Ｎ型領域２３のＰ型
領域２５から離れた位置には、不純物濃度の高いＮ型領
域２６が形成されている。ここで、Ｐ型領域２４がトラ
ンジスタのエミッタ（Ｅ）を構成する領域、Ｐ型領域２
５がコレクタ（Ｃ）を構成する領域、島状のＮ型領域２
３とＮ型領域２６がベース（Ｂ）を構成する領域となっ
ている。なおＮ型領域２６はベース電極を接合するため
の領域である。
Ｎ型のエピタキシャル成長層ＥＬ（以下、エピ層と呼
ぶ）の境界付近にＮ型の埋め込み層２１が存在するよう
にして、半導体基板ＳＢとエピ層ＥＬが積層形成されて
いる。エピ層ＥＬの内部には、Ｐ型の分離領域２２と、
分離領域２２に囲まれ、その中に素子が形成される島状
のＮ型領域２３が形成されている。Ｎ型領域２３の中に
は、所定の面積を有する円形のＰ型領域２４と、一定の
間隔を隔ててＰ型領域２４の全周を囲むリング状のＰ型
領域２５が形成されている。また、Ｎ型領域２３のＰ型
領域２５から離れた位置には、不純物濃度の高いＮ型領
域２６が形成されている。ここで、Ｐ型領域２４がトラ
ンジスタのエミッタ（Ｅ）を構成する領域、Ｐ型領域２
５がコレクタ（Ｃ）を構成する領域、島状のＮ型領域２
３とＮ型領域２６がベース（Ｂ）を構成する領域となっ
ている。なおＮ型領域２６はベース電極を接合するため
の領域である。
【０００５】
【発明が解決しようとする課題】図２のような構成とし
たラテラル形トランジスタには、（縦型の）ＮＰＮ型ト
ランジスタを形成するためのプロセスの一部を利用して
容易に形成できるという利点がある。しかしその反面、 （ａ）キャリアの移動が横方向のためエミッタの実行面
積が小さい。 （ｂ）ベースの不純物濃度が低くて均一で、しかもベー
ス幅が広いため周波数特性が悪い。 （ｃ）エミッタ領域４、ベース領域３および分離領域２
（あるいは半導体基板ＳＢ）の間に寄生トランジスタが
形成され、トランジスタのエミッタ（Ｅ）に無効な電流
が流れてしまう。などといった欠点があった。
たラテラル形トランジスタには、（縦型の）ＮＰＮ型ト
ランジスタを形成するためのプロセスの一部を利用して
容易に形成できるという利点がある。しかしその反面、 （ａ）キャリアの移動が横方向のためエミッタの実行面
積が小さい。 （ｂ）ベースの不純物濃度が低くて均一で、しかもベー
ス幅が広いため周波数特性が悪い。 （ｃ）エミッタ領域４、ベース領域３および分離領域２
（あるいは半導体基板ＳＢ）の間に寄生トランジスタが
形成され、トランジスタのエミッタ（Ｅ）に無効な電流
が流れてしまう。などといった欠点があった。
【０００６】上記したようなラテラル形ＰＮＰトランジ
スタの欠点が内部回路の動作・機能に大きな影響を及ぼ
すような場合には、ＰＮＰ型トランジスタを縦型に形成
することになる。縦形のＰＮＰ型トランジスタとして
は、代表的なものとして、サブストレート形、２重拡散
形などが有る。これらの縦形トランジスタにはラテラル
形トランジスタに比べて、コレクタ電流を高くできる、
高周波特性を高くできるといった利点はあるが、概して
飽和電圧ＶCE(SAT)が高くなるなど、他の面でいくつか
の欠点が存在した。そこで本発明は、ラテラル形と縦形
の双方のトランジスタの欠点を克服できるバイポーラト
ランジスタ素子を提供することを目的とする。
スタの欠点が内部回路の動作・機能に大きな影響を及ぼ
すような場合には、ＰＮＰ型トランジスタを縦型に形成
することになる。縦形のＰＮＰ型トランジスタとして
は、代表的なものとして、サブストレート形、２重拡散
形などが有る。これらの縦形トランジスタにはラテラル
形トランジスタに比べて、コレクタ電流を高くできる、
高周波特性を高くできるといった利点はあるが、概して
飽和電圧ＶCE(SAT)が高くなるなど、他の面でいくつか
の欠点が存在した。そこで本発明は、ラテラル形と縦形
の双方のトランジスタの欠点を克服できるバイポーラト
ランジスタ素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第１導電型の半導体基板の上に所定の導電
型の半導体層を積層形成し、半導体層に不純物を拡散・
注入することによってコレクタ、エミッタ、ベースの各
領域を形成したバイポーラトランジスタ素子において、
半導体基板と半導体層の境界付近に形成された第２導電
型の第１の埋め込み層と、第１の埋め込み層と半導体層
の間に形成された第１導電型の第２の埋め込み層と、第
２の埋め込み層の上に形成された第２導電型のベース領
域と、半導体層の上面から第２の埋め込み層まで形成さ
れ、かつ、ベース領域を囲むように半導体層内に形成さ
れた第１導電型のコレクタ領域と、その領域の外周がコ
レクタ領域とほぼ一定の距離だけ離れるようにベース領
域の内部に形成されたエミッタ領域と、を具備する。な
お、エミッタ領域については、内側に窓部分を持つ枠状
で、なおかつ、窓部分にベース領域の上面が露出するよ
う形成しても良い。
の本発明は、第１導電型の半導体基板の上に所定の導電
型の半導体層を積層形成し、半導体層に不純物を拡散・
注入することによってコレクタ、エミッタ、ベースの各
領域を形成したバイポーラトランジスタ素子において、
半導体基板と半導体層の境界付近に形成された第２導電
型の第１の埋め込み層と、第１の埋め込み層と半導体層
の間に形成された第１導電型の第２の埋め込み層と、第
２の埋め込み層の上に形成された第２導電型のベース領
域と、半導体層の上面から第２の埋め込み層まで形成さ
れ、かつ、ベース領域を囲むように半導体層内に形成さ
れた第１導電型のコレクタ領域と、その領域の外周がコ
レクタ領域とほぼ一定の距離だけ離れるようにベース領
域の内部に形成されたエミッタ領域と、を具備する。な
お、エミッタ領域については、内側に窓部分を持つ枠状
で、なおかつ、窓部分にベース領域の上面が露出するよ
う形成しても良い。
【０００８】
【発明の実施の形態】半導体基板とエピ層の境界付近に
第１の埋め込み層が存在し、第１の埋め込み層の上に第
２の埋め込み層が存在する構造となるよう、Ｐ型の半導
体基板の所定範囲にＮ型の第１の埋め込み層とＰ型の第
２の埋め込み層を形成し、さらにそれらの上（全面）に
不純物濃度の低いＮ型のエピ層を積層形成する。エピ層
の所定位置に表面から半導体基板までＰ型不純物を拡散
させてＰ型の分離領域を形成する。分離領域に囲まれる
ことで島状を呈したＮ型の島状領域の中に、エピ層の上
面から第２の埋め込み層まで延び、第２の埋め込み層と
共にカップ状を呈するＰ型のコレクタ領域を形成する。
第１の埋め込み層が存在し、第１の埋め込み層の上に第
２の埋め込み層が存在する構造となるよう、Ｐ型の半導
体基板の所定範囲にＮ型の第１の埋め込み層とＰ型の第
２の埋め込み層を形成し、さらにそれらの上（全面）に
不純物濃度の低いＮ型のエピ層を積層形成する。エピ層
の所定位置に表面から半導体基板までＰ型不純物を拡散
させてＰ型の分離領域を形成する。分離領域に囲まれる
ことで島状を呈したＮ型の島状領域の中に、エピ層の上
面から第２の埋め込み層まで延び、第２の埋め込み層と
共にカップ状を呈するＰ型のコレクタ領域を形成する。
【０００９】第２の埋め込み層とコレクタ領域に囲まれ
て島状を呈した不純物濃度の低いＮ型領域の内部に、更
に不純物濃度の高いＮ型領域を形成する。これら不純物
濃度の異なる２つのＮ型領域、すなわち、第２の埋め込
み層の上に存在し、コレクタ領域により周囲を囲まれた
状態にある２つのＮ型領域をベース領域とする。ベース
領域を構成する高濃度側のＮ型領域の中に円形の枠状
（リング状）を呈し、エピ層上面においてその外周がコ
レクタ領域とほぼ一定の距離を隔てたＰ型のエミッタ領
域を形成する。そして、エミッタ領域に囲まれたベース
領域の上面のほぼ中央に、さらに不純物濃度の高いＮ型
でベース電極接合用の領域を形成する。
て島状を呈した不純物濃度の低いＮ型領域の内部に、更
に不純物濃度の高いＮ型領域を形成する。これら不純物
濃度の異なる２つのＮ型領域、すなわち、第２の埋め込
み層の上に存在し、コレクタ領域により周囲を囲まれた
状態にある２つのＮ型領域をベース領域とする。ベース
領域を構成する高濃度側のＮ型領域の中に円形の枠状
（リング状）を呈し、エピ層上面においてその外周がコ
レクタ領域とほぼ一定の距離を隔てたＰ型のエミッタ領
域を形成する。そして、エミッタ領域に囲まれたベース
領域の上面のほぼ中央に、さらに不純物濃度の高いＮ型
でベース電極接合用の領域を形成する。
【００１０】
【実施例】本発明によるバイポーラトランジスタ素子の
構造を図１に示した。図１において、Ｐ型の半導体基板
ＳＢの上に不純物濃度の低いＮ型のエピ層ＥＬが積層形
成されている。ここで、半導体基板ＳＢとエピ層ＥＬの
境界付近にはＮ型の第１の埋め込み層１１が形成され、
第１の埋め込み層１１の上にはさらにＰ型の第２の埋め
込み層１２が形成されている。エピ層ＥＬの中には、エ
ピ層ＥＬの表面から半導体基板ＳＢまで延びるＰ型の分
離領域１３と、半導体基板ＳＢと分離領域１３に囲まれ
て島状となったＮ型領域１４が形成されている。ここで
島状のＮ型領域１４の中には、Ｎ型領域１５の周囲を取
り囲み、エピ層ＥＬの上面から第２の埋め込み層１２ま
で形成されたＰ型領域１６が形成されている。なお、Ｐ
型領域１６は、第２の埋め込み層１２と共に、第２の埋
め込み層１２を底としたカップの形状を呈している。
構造を図１に示した。図１において、Ｐ型の半導体基板
ＳＢの上に不純物濃度の低いＮ型のエピ層ＥＬが積層形
成されている。ここで、半導体基板ＳＢとエピ層ＥＬの
境界付近にはＮ型の第１の埋め込み層１１が形成され、
第１の埋め込み層１１の上にはさらにＰ型の第２の埋め
込み層１２が形成されている。エピ層ＥＬの中には、エ
ピ層ＥＬの表面から半導体基板ＳＢまで延びるＰ型の分
離領域１３と、半導体基板ＳＢと分離領域１３に囲まれ
て島状となったＮ型領域１４が形成されている。ここで
島状のＮ型領域１４の中には、Ｎ型領域１５の周囲を取
り囲み、エピ層ＥＬの上面から第２の埋め込み層１２ま
で形成されたＰ型領域１６が形成されている。なお、Ｐ
型領域１６は、第２の埋め込み層１２と共に、第２の埋
め込み層１２を底としたカップの形状を呈している。
【００１１】第２の埋め込み層１２とＰ型領域１６に囲
まれて島状を呈したＮ型領域１５の中には、Ｎ型領域１
５よりも不純物濃度が高いＮ型領域１７が、エピ層ＥＬ
の上面から所定の深さまで形成されている。この高濃度
のＮ型領域１７の中にはリング状のＰ型領域１８が形成
され、Ｐ型領域１８のリング内側の窓部分に露出したＮ
型領域１７の中心付近には不純物濃度が非常に高いＮ型
領域１９が形成されている。ここで、Ｐ型領域１６がト
ランジスタのコレクタ（Ｃ）を構成する領域、Ｐ型領域
１８がエミッタ（Ｅ）を構成する領域、Ｎ型領域１５と
Ｎ型領域１７がベース（Ｂ）を構成する領域となってい
る。なお高濃度のＮ型領域１９はベース電極を接合する
ための領域である。
まれて島状を呈したＮ型領域１５の中には、Ｎ型領域１
５よりも不純物濃度が高いＮ型領域１７が、エピ層ＥＬ
の上面から所定の深さまで形成されている。この高濃度
のＮ型領域１７の中にはリング状のＰ型領域１８が形成
され、Ｐ型領域１８のリング内側の窓部分に露出したＮ
型領域１７の中心付近には不純物濃度が非常に高いＮ型
領域１９が形成されている。ここで、Ｐ型領域１６がト
ランジスタのコレクタ（Ｃ）を構成する領域、Ｐ型領域
１８がエミッタ（Ｅ）を構成する領域、Ｎ型領域１５と
Ｎ型領域１７がベース（Ｂ）を構成する領域となってい
る。なお高濃度のＮ型領域１９はベース電極を接合する
ための領域である。
【００１２】図１に示す各部領域の形状や位置について
補足すると、各領域間の関係は次のようになっている。
ベース領域１５、１７は第２の埋め込み層１２とコレク
タ領域１６に取り囲まれて島状を呈し、第２の埋め込み
層１２の上に形成された状態となっている。また、エミ
ッタ領域１８と高濃度側のベース領域１７の境界、高濃
度側のベース領域１７と低濃度側のベース領域１５の境
界、低濃度側のベース領域１５とコレクタ領域１６の境
界が夫々エピ層ＥＬの上面においてほぼ同心円を描くよ
う、各領域が形成されている。このため、ウェハあるい
は半導体チップを上から見たとき、エミッタ領域１８の
外周とコレクタ領域１６内周は、どこの場所においても
ほぼ一定の距離を隔てており、これにより、コレクタ、
エミッタ間には、ほぼ一定の幅のベース領域１５、１７
が介在した状態となっている。
補足すると、各領域間の関係は次のようになっている。
ベース領域１５、１７は第２の埋め込み層１２とコレク
タ領域１６に取り囲まれて島状を呈し、第２の埋め込み
層１２の上に形成された状態となっている。また、エミ
ッタ領域１８と高濃度側のベース領域１７の境界、高濃
度側のベース領域１７と低濃度側のベース領域１５の境
界、低濃度側のベース領域１５とコレクタ領域１６の境
界が夫々エピ層ＥＬの上面においてほぼ同心円を描くよ
う、各領域が形成されている。このため、ウェハあるい
は半導体チップを上から見たとき、エミッタ領域１８の
外周とコレクタ領域１６内周は、どこの場所においても
ほぼ一定の距離を隔てており、これにより、コレクタ、
エミッタ間には、ほぼ一定の幅のベース領域１５、１７
が介在した状態となっている。
【００１３】このような構成とした場合、第２の埋め込
み層１２とコレクタ領域１６が実質的にトランジスタの
コレクタを形成する。このため、図１に示す構成を持つ
トランジスタ素子では、コレクタ領域１６とエミッタ領
域１８との間で横方向のキャリアの移動が生じると同時
に、第２の埋め込み層１２とエミッタ領域１８との間で
縦方向のキャリアの移動が生じる。つまり、ラテラル形
トランジスタと縦形トランジスタの作用が同時に行われ
る。このため、エミッタの実効面積を広くすることがで
き、トランジスタ素子のコレクタ電流を高くすることも
可能になる。また、このような構成では、ベース領域１
７において不純物濃度が高くなっており、コレクタ、エ
ミッタの間でベース領域（１５、１７）に濃度勾配が生
じている。この不純物濃度の不均一化と、高濃度領域の
存在によってベース幅を小さく設定できることにより、
高い周波数特性を得ることが可能になる。
み層１２とコレクタ領域１６が実質的にトランジスタの
コレクタを形成する。このため、図１に示す構成を持つ
トランジスタ素子では、コレクタ領域１６とエミッタ領
域１８との間で横方向のキャリアの移動が生じると同時
に、第２の埋め込み層１２とエミッタ領域１８との間で
縦方向のキャリアの移動が生じる。つまり、ラテラル形
トランジスタと縦形トランジスタの作用が同時に行われ
る。このため、エミッタの実効面積を広くすることがで
き、トランジスタ素子のコレクタ電流を高くすることも
可能になる。また、このような構成では、ベース領域１
７において不純物濃度が高くなっており、コレクタ、エ
ミッタの間でベース領域（１５、１７）に濃度勾配が生
じている。この不純物濃度の不均一化と、高濃度領域の
存在によってベース幅を小さく設定できることにより、
高い周波数特性を得ることが可能になる。
【００１４】さらに、エミッタ領域１８が同じ導電型の
コレクタ領域１６と第２の埋め込み層１２によって、分
離領域１３と半導体基板ＳＢからシールドされている。
このため、エミッタ領域１８、分離領域１３、半導体基
板ＳＢとの間に寄生トランジスタが形成されず、トラン
ジスタのエミッタ（Ｅ）に無効な電流を流れるのを防止
することができる。そして図１の構成では、コレクタ領
域１６と第２の埋め込み領域１２の不純物濃度を高くす
ることで、エミッタからコレクタへ通じる電流路の電気
抵抗を低くすることができる。この電気抵抗の低減と、
先に述べたエミッタの実効面積が広くなる事により、飽
和電圧ＶCE(SAT)を低くすることも可能になる。
コレクタ領域１６と第２の埋め込み層１２によって、分
離領域１３と半導体基板ＳＢからシールドされている。
このため、エミッタ領域１８、分離領域１３、半導体基
板ＳＢとの間に寄生トランジスタが形成されず、トラン
ジスタのエミッタ（Ｅ）に無効な電流を流れるのを防止
することができる。そして図１の構成では、コレクタ領
域１６と第２の埋め込み領域１２の不純物濃度を高くす
ることで、エミッタからコレクタへ通じる電流路の電気
抵抗を低くすることができる。この電気抵抗の低減と、
先に述べたエミッタの実効面積が広くなる事により、飽
和電圧ＶCE(SAT)を低くすることも可能になる。
【００１５】ところで、図２に示すような構造のラテラ
ル形トランジスタでは、コレクタ領域２５とエミッタ領
域２４の間隔によって電流増幅率が変化することが知ら
れている。図１に示す構成のバイポーラトランジスタ素
子も、コレクタ領域１６とエミッタ領域１８の間隔によ
って電流増幅率が変化する。これを利用すれば、一の半
導体チップ上に電流増幅率の異なる複数のトランジスタ
を同一プロセスで容易に形成することができる。ただ
し、全体的に高い電流増幅率が得られ、しかもコレクタ
電流に対する電流増幅率の変化割合を小さくできる点で
従来のラテラル型トランジスタよりも優れている。な
お、ラテラル形トランジスタでは縦形トランジスタより
もオン電圧を低くでき、当然、図１に示す構成のバイポ
ーラトランジスタ素子もオン電圧を低くすることができ
る。
ル形トランジスタでは、コレクタ領域２５とエミッタ領
域２４の間隔によって電流増幅率が変化することが知ら
れている。図１に示す構成のバイポーラトランジスタ素
子も、コレクタ領域１６とエミッタ領域１８の間隔によ
って電流増幅率が変化する。これを利用すれば、一の半
導体チップ上に電流増幅率の異なる複数のトランジスタ
を同一プロセスで容易に形成することができる。ただ
し、全体的に高い電流増幅率が得られ、しかもコレクタ
電流に対する電流増幅率の変化割合を小さくできる点で
従来のラテラル型トランジスタよりも優れている。な
お、ラテラル形トランジスタでは縦形トランジスタより
もオン電圧を低くでき、当然、図１に示す構成のバイポ
ーラトランジスタ素子もオン電圧を低くすることができ
る。
【００１６】以上の本発明の実施例の説明では、エミッ
タ領域１８をリング状（換言すると、円形の枠状）に形
成するものとした。しかし、エミッタ領域１８の形状は
方形の枠状にしても良く、基本的にその形状に制限は無
い。ただし、エミッタ領域１８を図１と異なる形状にし
た場合、予め想定したラテラル形トランジスタの作用を
得ようとするならば、エミッタ領域１８とコレクタ領域
１６の間の間隔がほぼ一定となるようにコレクタ領域１
６の形状も変更する必要が有る。また、本発明はマルチ
エミッタ形のトランジスタに適用することも可能で、そ
の際にはエミッタ領域１８を分割形成すれば良い。ただ
し、エミッタ領域１８をどのような形状にしようとも、
ベース抵抗、周波数特性、コレクタ電流、等との関係
上、エミッタ領域１８に包囲されたベース領域１７の表
面のほぼ中央にベース電極を接合するのが望ましい。
タ領域１８をリング状（換言すると、円形の枠状）に形
成するものとした。しかし、エミッタ領域１８の形状は
方形の枠状にしても良く、基本的にその形状に制限は無
い。ただし、エミッタ領域１８を図１と異なる形状にし
た場合、予め想定したラテラル形トランジスタの作用を
得ようとするならば、エミッタ領域１８とコレクタ領域
１６の間の間隔がほぼ一定となるようにコレクタ領域１
６の形状も変更する必要が有る。また、本発明はマルチ
エミッタ形のトランジスタに適用することも可能で、そ
の際にはエミッタ領域１８を分割形成すれば良い。ただ
し、エミッタ領域１８をどのような形状にしようとも、
ベース抵抗、周波数特性、コレクタ電流、等との関係
上、エミッタ領域１８に包囲されたベース領域１７の表
面のほぼ中央にベース電極を接合するのが望ましい。
【００１７】
【発明の効果】以上に説明したように、本発明によるバ
イポーラトランジスタ素子は、半導体基板とエピ層の境
界付近に第１の埋め込み層と第２の埋め込み層が存在す
るようにして、半導体基板上に第１の埋め込み層、第２
の埋め込み層、エピ層を積層形成する。そして、分離領
域に囲まれることで島状を呈したＮ型の島状領域の中
に、エピ層の上面から第２の埋め込み層まで延びるコレ
クタ領域と、第２の埋め込み層とコレクタ領域に囲まれ
て島状を呈するベース領域と、その外周がコレクタ領域
とほぼ一定の距離だけ離れているエミッタ領域と、を形
成することを特徴としている。
イポーラトランジスタ素子は、半導体基板とエピ層の境
界付近に第１の埋め込み層と第２の埋め込み層が存在す
るようにして、半導体基板上に第１の埋め込み層、第２
の埋め込み層、エピ層を積層形成する。そして、分離領
域に囲まれることで島状を呈したＮ型の島状領域の中
に、エピ層の上面から第２の埋め込み層まで延びるコレ
クタ領域と、第２の埋め込み層とコレクタ領域に囲まれ
て島状を呈するベース領域と、その外周がコレクタ領域
とほぼ一定の距離だけ離れているエミッタ領域と、を形
成することを特徴としている。
【００１８】このような構成としたバイポーラトランジ
スタでは、ラテラル形トランジスタと縦形トランジスタ
の作用が同時に行われるようになる。その結果、 （１）エミッタの実行面積を広くすることができる。 （２）高い周波数特性を得ることが可能となる。 （３）寄生トランジスタが形成されるのを防ぐことがで
きる。 （４）飽和電圧ＶCE(SAT)を低くすることも可能とな
る。 そして付帯的に、 （５）電流増幅率の異なる複数のトランジスタを同一プ
ロセスで容易に形成することができ、 （６）オン電圧を低くすることもできる。 従って、ラテラル形と縦形の双方のトランジスタの欠点
を克服できるバイポーラトランジスタ素子を提供するこ
とが可能となる。
スタでは、ラテラル形トランジスタと縦形トランジスタ
の作用が同時に行われるようになる。その結果、 （１）エミッタの実行面積を広くすることができる。 （２）高い周波数特性を得ることが可能となる。 （３）寄生トランジスタが形成されるのを防ぐことがで
きる。 （４）飽和電圧ＶCE(SAT)を低くすることも可能とな
る。 そして付帯的に、 （５）電流増幅率の異なる複数のトランジスタを同一プ
ロセスで容易に形成することができ、 （６）オン電圧を低くすることもできる。 従って、ラテラル形と縦形の双方のトランジスタの欠点
を克服できるバイポーラトランジスタ素子を提供するこ
とが可能となる。
【図１】 本発明によるバイポーラトランジスタの構成
を示す図。
を示す図。
【図２】 従来におけるラテラル形トランジスタの構成
の一例を示す図。
の一例を示す図。
ＳＢ：半導体基板 ＥＬ：エピタキシャル成長層（半
導体層） １１：第１の埋め込み層 １２：第２
の埋め込み層 １３：分離層 １４：島状領域
１５：第１のベース領域（島状の不純物濃度の低
いＮ型領域） １６：コレクタ領域 １７：第２のベース領域（不
純物濃度の高いＮ型領域） １８：エミッタ領域
導体層） １１：第１の埋め込み層 １２：第２
の埋め込み層 １３：分離層 １４：島状領域
１５：第１のベース領域（島状の不純物濃度の低
いＮ型領域） １６：コレクタ領域 １７：第２のベース領域（不
純物濃度の高いＮ型領域） １８：エミッタ領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 年綱 寛史
埼玉県鶴ヶ島市大字五味ヶ谷18番地 東光
株式会社埼玉事業所内
(72)発明者 根岸 英昭
埼玉県鶴ヶ島市大字五味ヶ谷18番地 東光
株式会社埼玉事業所内
(72)発明者 上田 誠
埼玉県鶴ヶ島市大字五味ヶ谷18番地 東光
株式会社埼玉事業所内
Ｆターム(参考） 5F003 AP00 AP04 BB01 BC08 BC90
BE90 BF02 BN01
Claims (7)
- 【請求項１】 第１導電型の半導体基板の上に所定の導
電型の半導体層を積層形成し、該半導体層に不純物を拡
散・注入することにより、コレクタ、エミッタ、ベース
の各領域を形成したバイポーラトランジスタ素子におい
て、 該半導体基板と該半導体層の境界付近に形成された第２
導電型の第１の埋め込み層と、 該第１の埋め込み層と該半導体層の間に形成された第１
導電型の第２の埋め込み層と、 該第２の埋め込み層の上に形成された第２導電型のベー
ス領域と、 該半導体層の上面から該第２の埋め込み層まで形成さ
れ、かつ、該ベース領域を囲むように該半導体層内に形
成された第１導電型のコレクタ領域と、 該ベース領域の内部に、その領域の外周が該コレクタ領
域とほぼ一定の距離だけ離れるように形成されたエミッ
タ領域と、を具備することを特徴とするバイポーラトラ
ンジスタ素子。 - 【請求項２】 第１導電型の半導体基板の上に所定の導
電型の半導体層を積層形成し、該半導体層に不純物を拡
散・注入することにより、コレクタ、エミッタ、ベース
の各領域を形成したバイポーラトランジスタ素子におい
て、 該半導体基板と該半導体層の境界付近に形成された第２
導電型の第１の埋め込み層と、 該第１の埋め込み層と該半導体層の間に形成された第１
導電型の第２の埋め込み層と、 該第２の埋め込み層の上側に島状に形成された第２導電
型のベース領域と、 該半導体層の上面から該第２の埋め込み層まで形成さ
れ、かつ、該ベース領域を囲むように該半導体層内に形
成された第１導電型のコレクタ領域と、 該ベース領域のほぼ中央の表面露出部分を包囲するよう
に該ベース領域の内部に形成されたエミッタ領域と、を
具備することを特徴とするバイポーラトランジスタ素
子。 - 【請求項３】 前記ベース領域のほぼ中央の表面露出部
分に、ベース電極被着用の高濃度領域が形成されている
ことを特徴とする、請求項２に記載したバイポーラトラ
ンジスタ素子。 - 【請求項４】 第１導電型の半導体基板の上に所定の導
電型の半導体層を積層形成し、該半導体層に不純物を拡
散・注入することにより、コレクタ、エミッタ、ベース
の各領域を形成したバイポーラトランジスタ素子におい
て、 該半導体基板と該半導体層の境界付近に形成された第２
導電型の第１の埋め込み層と、 該第１の埋め込み層と該半導体層の間に形成された第１
導電型の第２の埋め込み層と、 該第２の埋め込み層の上側に島状に形成された第２導電
型のベース領域と、 該半導体層の上面から該第２の埋め込み層まで形成さ
れ、かつ、該ベース領域を囲むように該半導体層内に形
成された第１導電型のコレクタ領域と、 内側に窓部分を持つ枠状に形成され、かつ、該窓部分に
該ベース領域の上面が露出するよう形成されたエミッタ
領域と、を具備することを特徴とするバイポーラトラン
ジスタ素子。 - 【請求項５】 前記エミッタ領域の窓の内側に、ベース
電極被着用の高濃度領域が形成されていることを特徴と
する、請求項４に記載したバイポーラトランジスタ素
子。 - 【請求項６】 前記ベース領域が、不純物濃度の低い第
１のベース領域と、該第１のベース領域の中に形成され
た不純物濃度の高い第２のベース領域を具備することを
特徴とする、請求項１から請求項５のいずれかに記載し
たバイポーラトランジスタ素子。 - 【請求項７】 前記第１導電型がＰ型で、前記第２の導
電型がＮ型であることを特徴とする、請求項１から請求
項６のいずれかに記載したバイポーラトランジスタ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254127A JP2003068750A (ja) | 2001-08-24 | 2001-08-24 | バイポーラトランジスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254127A JP2003068750A (ja) | 2001-08-24 | 2001-08-24 | バイポーラトランジスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068750A true JP2003068750A (ja) | 2003-03-07 |
Family
ID=19082327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254127A Pending JP2003068750A (ja) | 2001-08-24 | 2001-08-24 | バイポーラトランジスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112007002213B4 (de) * | 2006-09-22 | 2013-12-05 | Intel Corporation | Symmetrischer bipolarer Flächentransistor und Verfahren zur Herstellung |
| CN114093937A (zh) * | 2021-11-25 | 2022-02-25 | 中国电子科技集团公司第二十四研究所 | 一种双极晶体管及其制备方法 |
-
2001
- 2001-08-24 JP JP2001254127A patent/JP2003068750A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112007002213B4 (de) * | 2006-09-22 | 2013-12-05 | Intel Corporation | Symmetrischer bipolarer Flächentransistor und Verfahren zur Herstellung |
| CN114093937A (zh) * | 2021-11-25 | 2022-02-25 | 中国电子科技集团公司第二十四研究所 | 一种双极晶体管及其制备方法 |
| CN114093937B (zh) * | 2021-11-25 | 2023-08-22 | 中国电子科技集团公司第二十四研究所 | 一种双极晶体管及其制备方法 |
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051115 |