JPH0478163A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置特にｎｐｎトランジスタとｐｎｐ
　）ランジスタの組を有してなるコンプリメンタリ−バ
イポーラＩＣに関する。

〔発明の概要］ 本発明は、半導体基体の第１の素子形成領域に１の導電
型式のバイポーラトランジスタが形成され、共通の分離
用埋込み領域を有する第２の素子形成領域に他の導電型
式の複数の縦型バイポーラトランジスタが形成されてな
る半導体装置において、第２の素子形成領域内の隣り合
う縦型バイポーラトランジスタを分離用埋込み領域と同
導電形の高濃度領域及び埋込み絶縁層によって区分する
ことにより、縦型バイポーラトランジスタ間の寄生ハ）
ポーラトランジスタ動作を抑制し、この種の高性能半導
体装置（所謂コンプリメンタリ−バイポーラＩＣ）のさ
らなる高集積化を図るようにしたものである。

［従来の技術〕 共通の半導体基体にｎｐｎ　）ランジスタとｐｎＰトラ
ンジスタの組を形成してなる所謂コンプリメンタリ−バ
イポーラＩＣが広く用いられてきている。従来、コンプ
リメンタリ−バイポーラＩＣのｐｎｐ）ランジスタとし
ては、Ｐ形半導体装置に成長したｎ形のエピタキシャル
層に横方向にｐ形のコレクタ領域及びエミッタ領域を形
成し、ｎ形エピタキシャル層の上記両頭域に挟まれた領
域をベース領域としてなる所謂ラテラル型ｐｎｐ　トラ
ンジスタ、或は上記Ｐ形半導体基板をコレクタ領域とす
る所謂サブストレートｐｎｐ　トランジスタ等が製造工
程の上で簡便なために用いられてきた。

一方、コンプリメンタリ−バイポーラＩＣの高性能化、
高集積化、低消費電力の為に、第２図に示すように、ｐ
形半導体基板と分離した領域に設けた所謂縦型ｐｎｐ　
）ランジスタを混載したコンプリメンタリ−バイポーラ
ＩＣ化も進んでいる。

第２図の例では、ｐ形の半導体基板（１）の−面にｎｐ
ｎ）ランジスタのｎ形コレクタ埋込み層（２）と縦形ｐ
ｎｐトランジスタ分離用のｎ形埋込み領域（３）を同時
に形成し、この分離用のｎ形埋込み領域（３）内に複数
、図示では２つのコレクタ領域となるｐ形埋込み層（４
）　（（４，）、　（４□）１を形成した後、ｎ形のエ
ピタキシャル層（５）が形成される。（６）　（（６Ａ
）　、　（６Ｂ）　］はｐ形素子分離領域である。そし
て、ｎ形コレクタ埋込み層（２）を有する第１の素子形
成領域（７）にｎ形のエピタキシャル層（５）をコレク
タ領域（８）としてｐ形のベース領域（９）、ｎ形のエ
ミッタ領域（１０）及びｎ形のコレクタ取出し領域（１
１）を形成してｎｐｎトランジスタ（１５）が形成され
る、（１２）　、　（１３）及び（１４）はコレクタ電
極、ベース電極及びエミッタ電極である。

また、分離用ｎ形埋込み領域（３）を有する第２の素子
形成領域（１７）に、夫々のＰ形埋込み層即ちコレクタ
領域（４１）及び（４□）に達する分離兼用のコレクタ
取出し領域（１８，）及び（１８□）を形成すると共に
、夫々にｎ形ヘース領域（１９，Ｌ（１９□）、ｐ形エ
ミンタ領域（２０、）　、　（２０□）を形成して隣り
合う２つの縦形ｐｎｐ　トランジスタ（２１）　［（２
１，）、　（２１ｚ）］　が形成される。（２２、＞　
（２２□）＋　（２３，）　（２３□）及び（２４，）
（２４□）は夫々コレクタ電極、ベース電極及びエミッ
タ電極、（２５）はＳｉＯ□等の絶縁膜である。このよ
うにしてコンプリメンタリ−バイポーラＩ　Ｃ（２６）
が製造される。

Ｃ発明が解決しようとする課題〕 ところで、上述の縮型ｐｎｐ）ランジスタ（２１）は分
離用ｎ形埋込み領域（３）及びｎ形エピタキシャル層（
５）により分離されるが、パターン設計によっては隣り
合うｐｎｐ）ランジスタ（２１，）及び（２ｈ）のコレ
クタ領域（４，）（１８，）及び（４□）（１８□）間
での寄生ｐｎｐ　）ランジスタの電流増幅率ｈＦＥが大
きくなり不具合を生じてしまう。

ｐｎｐ　トランジスタ（２１，）及び（２１２）同士の
分離に、選択酸化（ＬＯＧＯ５）による絶縁層を用いる
ことにより表面部での寄生ラテラルｐｎｐ　トランジス
タ動作は抑制できるが、ある一定収上のエピタキシャル
層の厚さではそれも十分とはいえず、高集積化に限界が
ある。

さらに、分離用ｎ形埋込み領域（３）はｎｐｎ）ランジ
スタのｎ形コレクタ埋込み層（２）と同時に形成されて
いたが、例えば特公平１−４７０１４号公報で示すよう
に縦型ｐｎｐトランジスタの高速化の要請でＰ形コレク
タ領域（４１）（４□）と分離用ｎ形埋込み領域（３）
間の寄生容量を低減すぺ（、分離用ｎ形埋込み領域（３
）の低濃度化が必要となってきている。

本発明は、上述の点に鑑み、高性能化を図ると共に、隣
り合う同導電型弐のトランジスタ間の寄生トランジスタ
動作を抑制して高集積化を可能にした半導体装置即ちコ
ンプリメンタリ−バイポーラＩＣを提供するものである
。

〔課題を解決するための手段］ 本発明は、半導体基体の第１の素子形成領域（４３）に
１の導電型式のバイポーラトランジスタ（５２）が形成
され、共通の分離用埋込み領域（３４）を有する第２の
素子形成領域（４４）に他の導電型式の複数の縦型バイ
ポーラトランジスタ（６１，）（６１２）が形成されて
なる半導体装置において、第２の素子形成領域（４４）
内の隣り合う縦型バイポーラトランジスタ（６１１）　
（６１２）を分離用埋込み領域（３４）と同導電形の高
濃度領域（３５）及び埋込み絶縁層（４２）によって区
分するように構成する。

〔作用〕

本発明においては、隣り合う縮型バイポーラトランジス
タ（６ｉ、）及び（６１□）を高濃度領域（３５）と埋
込み絶縁層（４２）にて区分するので埋込み絶縁層（４
２）によって表面部の寄生ラテラルトランジスタ動作が
抑制され、高濃度領域（３５）によって深い位置での寄
生トランジスタ動作が抑制される。従って、分離用埋込
み領域（３４）を低濃度化して寄生容量の低減を図った
ときにも第２の素子形成領域（４４）内での縦型バイポ
ーラトランジスタ（６１）の集積度を向上することがで
きる。

〔実施例］ 以下、第１図を参照して本発明によるコンプリメンタリ
−バイポーラＩＣの一例を、その製法と共に説明する。

本例においては、先ず、第１図Ａに示すように、ｎ形の
シリコン基板（３１）を用意し、５ｉ０２等の絶縁膜（
３２）を介してｎ形不純物（３６）　［（３６，）、　
（３６□）］例えばリン（Ｐ）、アンチモン（Ｓｂ）又
はヒ素（Ａｓ）等を選択的にイオン注入してｎｐｎ　ｌ
−ランジスタの高濃度のｎ形コレクタ埋込み層（３３）
と縦形ｐｎｐ　）ランジスタ分離用の低濃度のｎ形埋込
み領域（３４）を形成すると共に、この分離用ｎ形埋込
み領域（３４）の中間位置（即ち後述する隣り合うｐｎ
ｐトランジスタの間の位置）に対応して高濃度のｎ影領
域（３５）を形成する。ここで、分離用ｎ形埋込み領域
（３４）はｎ形コレクタ埋込み層（３３）より深く形成
し、また高濃度ｎ影領域（３５）はｎ形コレクタ埋込み
層（３３）と同時に且つ分離用ｎ形埋込み領域（３４）
に達するように形成する。

ｎ形コレクタ埋込み層（３３）及び高濃度ｎ影領域（３
５）は不純物濃度をＩ　ＸＩＯ”ｃｎ＋−３以上となし
、分離用ｎ形埋込み領域（３４）は不純物濃度をＩ　Ｘ
ＩＯ”ｃｍ−’未満とする。

次に、第１図Ｂに示すように、Ｐ形不純物例えばボロン
のイオン注入（３９）又はボロンのプレデポジット等に
より分離用ｎ形埋込み領域（３４）内に複数、本例では
２つのＰ形のコレクタ埋込み層（３７）［（３７１）、
　（３７□）１を形成すると共に、素子分離のためのＰ
彫工部分離層（３８ａ）を形成する。

次に、第１図Ｃに示すように、ｎ形のエピタキシャル層
（４０）を形成する。このとき、高濃度のｎ影領域（３
５）、ｎ形コレクタ埋込み層（３３）の上方拡散は大き
く、低濃度の分離用ｎ形埋込み領域（３４）の上方拡散
は小さい。

次に、第１図りに示すように、夫々のｐ形コレクタ埋込
み層（３７、）及び（３７□）に達するＰ形つェル領域
（４１，）及び（４１ｚ）を形成する。そして、素子分
離に対応する部分のシリコンを一部エッチング除去し、
素子分離のためのＰ形下部分離層（３８ｂ）を形成して
両分離層（３８ａ）及び（３８ｂ）にて素子分離領域（
３８）を形成した後、選択酸化（ＬＯＧＯ５）による絶
縁層（所謂埋込み絶縁層＞　（４２）を形成して夫々ｎ
形コレクタ埋込み層（３３）を有する第１の素子形成領
域（４３）と分離用ｎ形埋込み領域（３４）を有する第
２の素子形成領域（４４）を形成する。選択酸化による
絶縁層（４２）は高濃度ｎ影領域（３５）に対応する両
Ｐ形ウェル領域（４１，）及び（４１□）間にも形成す
る。

そして、第１の素子形成領域（４３）にｎ形エピタキシ
ャル層（４０）をコレクタ領域（４５）としてＰ形のベ
ース領域（４６）、ｎ形のエミッタ領域（４７）及びｎ
形のコレクタ取出し領域（４８）を形成してｎｐｎ　ト
ランジスタ（５２）を形成する。（４９）　、　（５０
）　、　（５１）は夫々コレクタ電極、ベース電極、エ
ミッタ電極である。

また、第２の素子形成領域（４４）の各ｐ形つェル領域
（４１，）及び（４１□）に該ｐ形つェル領域（４１，
）及び（４１□）を夫々コレクタ領域（５４、）及び（
５４□）としてｎ形のベース領域（５５、）　、　（５
５□）、ｎ形のエミッタ領域（５６、）　、　（５６□
）及びｎ形のコレクタ取出し領域（５７、）　、　（５
７□）を形成して２つ縦型ｐｎｐトランジスタ（６１，
）及び（６１□）を形成する。（５８，）（５８□）、
　（５９，）　（５９□）及び（６０，）（６０□）は
夫々コレクタ電極、ベース電極及びエミッタ電極である
。（６２）はＳｉＯ□等の絶縁膜を示す。

斯くして、ｎｐｎ　トランジスタ（５２）及び縦型Ｐｎ
Ｐトランジスタ（６１，）（６１□）を有し、その分離
用ｎ形埋込み領域をｌＸｌ０”未満の濃度として両Ｐｎ
ｐ）ランジスタ（６１，）及び（６１ｚ）間を高濃度ｎ
影領域（３５）と選択酸化による絶縁層（４２）にて区
分して成る目的のコンプリメンタリ−バイポーラＩＣ（
６４）を得る。

かかるバイポーラＩ　Ｃ（６４）によれば、隣り合う縦
型ｐｎｐトランジスタ（６１，）及び（６１□）間が高
濃度ｎ影領域（３５）の上方拡散と選択酸化による絶縁
層（４２）により区分されるので、両トランジスタ（６
Ｌ）及び（６１□）間の寄生ｐｎｐ　トランジスタの電
流増幅率ｈＦＥが小さく抑えられる。即ち、絶縁層（４
２）によって表面での寄生ｐｎｐ　）ランジスタ動作が
抑制され、高濃度ｎ影領域（３５）によって深い位置で
の寄生ｐｎｐ）ランジスタ動作が抑制されることになる
。従って、第２の素子形成領域（４４）Ｉ’９での縦型
ｐｎｐ）ランジスタ（６１）の集積度を向上することが
できる。

また、分離用ｎ形埋込み領域（３４）の濃度を１×１０
”ＣＩ−’未満の低濃度で形成することにより、縦型ｐ
ｎｐ　トランジスタ（６１）のコレクタ埋込み層（３７
、）　（３７□）と分離用ｎ形埋込み領域（３４）間の
寄生容量を低減することができ、縦型ｐｎｐ　トランジ
スタ（６１）の高速化を図ることができる。従って、高
性能で高集積化が可能なコンプリメンタリ−バイポーラ
ＩＣを容易に提供することができる。

尚、上剥ではｐ形シリコン基板を用いて縦型ｐｎｐ）ラ
ンジスタを有するコンプリメンタリ−バイポーラＩＣに
適用したが、その他ｎ形ソリコン基板を用いて縦型ｎｐ
ｎ　トランジスタを有するコンプリメンタリ−バイポー
ラＩＣにも適用できることは勿論である。

〔発明の効果〕

本発明によれば、ｌの導電型式のバイポーラトランジス
タと他の導電型式の複数の縦型バイポーラトランジスタ
を有する半導体装置において、その隣り合う他の導電型
式の縦型バイポーラトランジスタ間の寄生トランジスタ
動作を抑制することができるので、この種の高性能半導
体装置の更なる高集積化を可能にするものである。

【図面の簡単な説明】

第１図Ａ−Ｄは本発明によるコンプリメンタリ−バイポ
ーラＩＣの一例を示す製造工程図、第２図は従来のコン
プリメンタリ−バイポーラＩＣの例を示す構成図である
。 （３１）はｐ形シリコン基板、（３３）はｎ形コレクタ
埋込み層、（３４）は分離用ｎ形埋込み領域、（３５）
は高濃度領域、（３７、）（３７□）はコレクタ領域と
なるＰ形埋込み層、（４０）はｎ形エピタキシャル層、
（４２）は選択酸化による絶縁層（埋込み絶縁層）であ
る。

Claims (1)

1. 【特許請求の範囲】 　半導体基体の第１の素子形成領域に１の導電型式のバ
   イポーラトランジスタが形成され、共通の分離用埋込み
   領域を有する第２の素子形成領域に他の導電型式の複数
   の縦型バイポーラトランジスタが形成されてなる半導体
   装置において、 上記第２の素子形成領域内の隣り合う縦型バイポーラト
   ランジスタが上記分離用埋込み領域と同導電形の高濃度
   領域及び埋込み絶縁層によって互いに区分されて成る半
   導体装置。