JP3356538B2 - トランジスタの製法 - Google Patents
トランジスタの製法Info
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- JP3356538B2 JP3356538B2 JP07905694A JP7905694A JP3356538B2 JP 3356538 B2 JP3356538 B2 JP 3356538B2 JP 07905694 A JP07905694 A JP 07905694A JP 7905694 A JP7905694 A JP 7905694A JP 3356538 B2 JP3356538 B2 JP 3356538B2
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧化されたトラン
ジスタの製法に関する。さらに詳しくは、低い飽和電圧
で高耐圧、高速スイッチング特性を有するトランジスタ
の製法に関する。
ジスタの製法に関する。さらに詳しくは、低い飽和電圧
で高耐圧、高速スイッチング特性を有するトランジスタ
の製法に関する。
【０００２】
【従来の技術】従来、トランジスタでは、図４に示すよ
うにｎ+ 型の半導体基板２１ａの上にエピタキシャル成
長により形成されたｎ型の低不純物濃度の半導体層２１
ｂからなるコレクタ領域２１と、この半導体層２１ｂに
拡散などにより形成されたｐ型のベース領域２２と、ベ
ース領域２２に拡散などによりｎ+ 型不純物により形成
されたエミッタ領域２３とからなっている。なお２８は
空乏層である。
うにｎ+ 型の半導体基板２１ａの上にエピタキシャル成
長により形成されたｎ型の低不純物濃度の半導体層２１
ｂからなるコレクタ領域２１と、この半導体層２１ｂに
拡散などにより形成されたｐ型のベース領域２２と、ベ
ース領域２２に拡散などによりｎ+ 型不純物により形成
されたエミッタ領域２３とからなっている。なお２８は
空乏層である。
【０００３】ベース領域２２およびエミッタ領域２３の
上部には絶縁膜２４にコンタクト孔が設けられ、それぞ
れにベース電極２５、エミッタ電極２６が設けられ、半
導体基板２１ａの裏面にはコレクタ電極２７が設けられ
ている。
上部には絶縁膜２４にコンタクト孔が設けられ、それぞ
れにベース電極２５、エミッタ電極２６が設けられ、半
導体基板２１ａの裏面にはコレクタ電極２７が設けられ
ている。
【０００４】このトランジスタの、コレクタ−エミッタ
間の抵抗は、コレクタ領域２１の抵抗が図４に等価的に
示されるように、半導体層２１ｂ、半導体基板２１ａで
それぞれＲｓｃ１、Ｒｓｃ２とすると、これらの値がコ
レクタ−エミッタ間の抵抗の大きなウエイトをしめる。
ここで、コレクタ電流Ｉｃが流れる有効面積をＳ、ｎ+
型の半導体基板２１ａの厚さをｔCB、ｎ型半導体層２１
ｂの厚さをｔE 、ベース領域２２と半導体基板２１ａ間
の距離をｔｃとし、半導体基板２１ａと半導体層２１ｂ
の比抵抗をそれぞれ、ρCBΩ・ｃｍ、ρｃΩ・ｃｍとす
ると、前述のコレクタ領域２１での電圧降下は次式
（１）と（２）の和で表わされる。
間の抵抗は、コレクタ領域２１の抵抗が図４に等価的に
示されるように、半導体層２１ｂ、半導体基板２１ａで
それぞれＲｓｃ１、Ｒｓｃ２とすると、これらの値がコ
レクタ−エミッタ間の抵抗の大きなウエイトをしめる。
ここで、コレクタ電流Ｉｃが流れる有効面積をＳ、ｎ+
型の半導体基板２１ａの厚さをｔCB、ｎ型半導体層２１
ｂの厚さをｔE 、ベース領域２２と半導体基板２１ａ間
の距離をｔｃとし、半導体基板２１ａと半導体層２１ｂ
の比抵抗をそれぞれ、ρCBΩ・ｃｍ、ρｃΩ・ｃｍとす
ると、前述のコレクタ領域２１での電圧降下は次式
（１）と（２）の和で表わされる。
【０００５】
【数１】
【０００６】一般に、半導体基板２１ａの厚さｔCBは２
００〜３００μｍ程度で、半導体層２１ｂの厚さｔE は
数μｍ〜数十μｍ程度で、半導体基板の厚さｔCBはベー
ス領域と半導体基板２１ａ間の距離ｔｃの２０〜３０倍
であるが、半導体２１ｂの比抵抗ρｃは半導体基板２１
ａの比抵抗ρCBの約１０００倍程度であるので、電圧降
下では前記式（１）が大きなウエイトをしめる。
００〜３００μｍ程度で、半導体層２１ｂの厚さｔE は
数μｍ〜数十μｍ程度で、半導体基板の厚さｔCBはベー
ス領域と半導体基板２１ａ間の距離ｔｃの２０〜３０倍
であるが、半導体２１ｂの比抵抗ρｃは半導体基板２１
ａの比抵抗ρCBの約１０００倍程度であるので、電圧降
下では前記式（１）が大きなウエイトをしめる。
【０００７】
【発明が解決しようとする課題】前記従来のトランジス
タは、電圧降下に大きなウエイトをしめるベース領域の
底部から半導体基板間の距離ｔｃおよび比抵抗ρｃを小
さくすることにより、前記式（１）で表わされ電圧降下
を小さくでき、低い飽和電圧のトランジスタがえられ
る。
タは、電圧降下に大きなウエイトをしめるベース領域の
底部から半導体基板間の距離ｔｃおよび比抵抗ρｃを小
さくすることにより、前記式（１）で表わされ電圧降下
を小さくでき、低い飽和電圧のトランジスタがえられ
る。
【０００８】一方、トランジスタの階段形ｐｎ接合に関
する耐圧は、つぎの式（３）で表わされるので、ρｃを
小さくすると、バルクの不純物濃度ＮB が大きくなり、
トランジスタの耐圧が低下する。
する耐圧は、つぎの式（３）で表わされるので、ρｃを
小さくすると、バルクの不純物濃度ＮB が大きくなり、
トランジスタの耐圧が低下する。
【０００９】
【数２】
【００１０】ここでＤは耐圧に関する定数、Ｋ（ＮB ）
は不純物濃度ＮB の関数で、接合曲率効果に関する係
数、ＮB は前記のベース領域の底部から半導体基板まで
の半導体層の不純物濃度である。
は不純物濃度ＮB の関数で、接合曲率効果に関する係
数、ＮB は前記のベース領域の底部から半導体基板まで
の半導体層の不純物濃度である。
【００１１】また、トランジスタの耐圧はｐｎ接合部に
生じる空乏層の幅Ｗにも大きく左右され、ＮB との関係
式は次式（４）で示される。ここでＥは、ＮB に関与し
ない定数で、ＶP は印加電圧である。
生じる空乏層の幅Ｗにも大きく左右され、ＮB との関係
式は次式（４）で示される。ここでＥは、ＮB に関与し
ない定数で、ＶP は印加電圧である。
【００１２】
【数３】
【００１３】空乏層の幅Ｗが大きい程耐圧は大きくなる
が、式（４）からも明らかなように、不純物濃度ＮB が
高くなると、空乏層の広がりが制限され、耐圧ＶCBが小
さくなり、前述の電圧降下を小さくし飽和電圧を低くす
る条件と相反する。
が、式（４）からも明らかなように、不純物濃度ＮB が
高くなると、空乏層の広がりが制限され、耐圧ＶCBが小
さくなり、前述の電圧降下を小さくし飽和電圧を低くす
る条件と相反する。
【００１４】本発明はこのような問題を解決し、耐圧を
高く維持したままで、コレクタ部の電圧降下を低減し、
飽和電圧ＶCE(sat) を小さくし、高性能のスイッチング
動作が可能なトランジスタの製法を提供することを目的
とする。
高く維持したままで、コレクタ部の電圧降下を低減し、
飽和電圧ＶCE(sat) を小さくし、高性能のスイッチング
動作が可能なトランジスタの製法を提供することを目的
とする。
【００１５】
【００１６】
【課題を解決するための手段】本発明のトランジスタの
製法は、ｐ型またはｎ型の一方の導電型の高不純物濃度
の半導体基板にコレクタ領域となる半導体基板よりも低
濃度の所望の不純物濃度の半導体層を形成し、該半導体
層にベース領域を形成し、該ベース領域にエミッタ領域
を形成するトランジスタの製法であって、前記ベース領
域を形成する前に該ベース領域の少なくとも中心部の下
側の前記半導体層内に前記半導体基板と接続される該半
導体基板と同じ導電型で高不純物濃度の凸状領域を形成
するに当り、（ａ）前記半導体基板の凸状領域形成場所
にマスクを形成し、（ｂ）該マスクに覆われないで露出
した前記半導体基板に前記一方の導電型と異なる導電型
の不純物を導入することにより、前記一方の導電型で低
濃度のコレクタ領域となる所望の不純物領域を形成し、
（ｃ）前記半導体基板表面のマスクを除去したのち、該
表面に前記不純物濃度領域と同じ導電型で同じ不純物濃
度の半導体層をエピタキシャル成長することを特徴とす
る。
製法は、ｐ型またはｎ型の一方の導電型の高不純物濃度
の半導体基板にコレクタ領域となる半導体基板よりも低
濃度の所望の不純物濃度の半導体層を形成し、該半導体
層にベース領域を形成し、該ベース領域にエミッタ領域
を形成するトランジスタの製法であって、前記ベース領
域を形成する前に該ベース領域の少なくとも中心部の下
側の前記半導体層内に前記半導体基板と接続される該半
導体基板と同じ導電型で高不純物濃度の凸状領域を形成
するに当り、（ａ）前記半導体基板の凸状領域形成場所
にマスクを形成し、（ｂ）該マスクに覆われないで露出
した前記半導体基板に前記一方の導電型と異なる導電型
の不純物を導入することにより、前記一方の導電型で低
濃度のコレクタ領域となる所望の不純物領域を形成し、
（ｃ）前記半導体基板表面のマスクを除去したのち、該
表面に前記不純物濃度領域と同じ導電型で同じ不純物濃
度の半導体層をエピタキシャル成長することを特徴とす
る。
【００１７】
【００１８】また、前記凸状領域の形成を、（ｄ）前記
半導体基板にコレクタ領域となる所望の不純物濃度で該
半導体基板と同一導電型の前記半導体層の一部となる第
１エピタキシャル層を成長し、（ｅ）該第１エピタキシ
ャル層上に前記凸状領域形成場所を開口したマスクを形
成し、（ｆ）該マスクの開口部より前記第１エピタキシ
ャル層に該第１エピタキシャル層と同じ導電型の不純物
を導入することにより前記一方の導電型の高不純物領域
を形成し、（ｇ）前記マスクを除去したのち第１エピタ
キシャル層と同じ不純物濃度で同じ導電型のコレクタ領
域となる前記半導体層の残部となる第２エピタキシャル
層を成長することにより行う。
半導体基板にコレクタ領域となる所望の不純物濃度で該
半導体基板と同一導電型の前記半導体層の一部となる第
１エピタキシャル層を成長し、（ｅ）該第１エピタキシ
ャル層上に前記凸状領域形成場所を開口したマスクを形
成し、（ｆ）該マスクの開口部より前記第１エピタキシ
ャル層に該第１エピタキシャル層と同じ導電型の不純物
を導入することにより前記一方の導電型の高不純物領域
を形成し、（ｇ）前記マスクを除去したのち第１エピタ
キシャル層と同じ不純物濃度で同じ導電型のコレクタ領
域となる前記半導体層の残部となる第２エピタキシャル
層を成長することにより行う。
【００１９】
【作用】本発明の製法によりえられるトランジスタによ
ればベース領域とコレクタ領域のｐｎ接合の平面接合部
では空乏層に近接して高不純物濃度領域が位置するよう
に、コレクタ領域内に半導体基板の高不純物濃度領域と
接続された凸状領域が設けられているため、コレクタ領
域のバルク抵抗が低減し、飽和電圧を低下させることが
できる。
ればベース領域とコレクタ領域のｐｎ接合の平面接合部
では空乏層に近接して高不純物濃度領域が位置するよう
に、コレクタ領域内に半導体基板の高不純物濃度領域と
接続された凸状領域が設けられているため、コレクタ領
域のバルク抵抗が低減し、飽和電圧を低下させることが
できる。
【００２０】一方、平面接合部では高不純物濃度領域が
空乏層の近辺まで設けられているため、空乏層部分の不
純物濃度ＮB もわずかに高くなり、後述する式（５）か
らもわかるように、耐圧が低下する。しかしｐｎ接合部
の耐圧は式（５）、（６）からもわかるように、不純物
濃度などが同じ条件の下では、ｐｎ接合の球状接合部が
一番低く、本発明では球状接合部には不純物の高濃度領
域が設けられていないため、球状接合部での不純物濃度
は何ら影響を受けず、球状接合部に係る耐圧は低下しな
い。そのため、平面接合部の耐圧が若干低下してもトラ
ンジスタ全体の耐圧を左右する球状接合部の耐圧と同程
度となり、トランジスタ全体の耐圧に影響しない。その
結果高耐圧を維持しながら、飽和電圧を低くすることが
でき、スイッチング特性が良好なトランジスタになる。
空乏層の近辺まで設けられているため、空乏層部分の不
純物濃度ＮB もわずかに高くなり、後述する式（５）か
らもわかるように、耐圧が低下する。しかしｐｎ接合部
の耐圧は式（５）、（６）からもわかるように、不純物
濃度などが同じ条件の下では、ｐｎ接合の球状接合部が
一番低く、本発明では球状接合部には不純物の高濃度領
域が設けられていないため、球状接合部での不純物濃度
は何ら影響を受けず、球状接合部に係る耐圧は低下しな
い。そのため、平面接合部の耐圧が若干低下してもトラ
ンジスタ全体の耐圧を左右する球状接合部の耐圧と同程
度となり、トランジスタ全体の耐圧に影響しない。その
結果高耐圧を維持しながら、飽和電圧を低くすることが
でき、スイッチング特性が良好なトランジスタになる。
【００２１】また本発明のトランジスタの製法によれば
ベース領域形成部の少なくとも一部の下側だけに高不純
物濃度領域を形成してからさらにエピタキシャル成長に
よりコレクタ領域とすべき半導体層を形成しているた
め、ｐｎ接合の平面接合部のみに高不純物濃度の凸状領
域を形成でき、平面接合部でのバルク抵抗を低下させる
ことができる。
ベース領域形成部の少なくとも一部の下側だけに高不純
物濃度領域を形成してからさらにエピタキシャル成長に
よりコレクタ領域とすべき半導体層を形成しているた
め、ｐｎ接合の平面接合部のみに高不純物濃度の凸状領
域を形成でき、平面接合部でのバルク抵抗を低下させる
ことができる。
【００２２】
【実施例】つぎに本発明の製法によりえられるトランジ
スタを図面を参照しながら説明する。図１は本発明のト
ランジスタの一実施例であるｎｐｎ型トランジスタの構
造を示す断面説明図、、図２および図３はそれぞれ本発
明のトランジスタの一実施例の製造工程を示す図であ
る。
スタを図面を参照しながら説明する。図１は本発明のト
ランジスタの一実施例であるｎｐｎ型トランジスタの構
造を示す断面説明図、、図２および図３はそれぞれ本発
明のトランジスタの一実施例の製造工程を示す図であ
る。
【００２３】図１に示すように、本発明の製法によりえ
られるトランジスタはたとえばｎ+型の半導体基板であ
る半導体層１ａにｎ型不純物の第１導電型の半導体層１
ｂが設けられてなるコレクタ領域１と、この半導体層１
ｂに半導体層１ａから突出して形成した高不純物濃度の
ｎ+ 型の凸状領域１ｃと、この凸状領域１ｃの上部の半
導体層１ｂに設けられたｐ型半導体領域のベース領域２
と、このベース領域２に設けられたｎ+ 型半導体領域の
エミッタ領域３とからなり、絶縁膜４を介してベース電
極５、エミッタ電極６が設けられ、半導体基板１ａの裏
面側にはコレクタ電極７が設けられている。なお８は空
乏層である。
られるトランジスタはたとえばｎ+型の半導体基板であ
る半導体層１ａにｎ型不純物の第１導電型の半導体層１
ｂが設けられてなるコレクタ領域１と、この半導体層１
ｂに半導体層１ａから突出して形成した高不純物濃度の
ｎ+ 型の凸状領域１ｃと、この凸状領域１ｃの上部の半
導体層１ｂに設けられたｐ型半導体領域のベース領域２
と、このベース領域２に設けられたｎ+ 型半導体領域の
エミッタ領域３とからなり、絶縁膜４を介してベース電
極５、エミッタ電極６が設けられ、半導体基板１ａの裏
面側にはコレクタ電極７が設けられている。なお８は空
乏層である。
【００２４】本発明の製法によりえられるトランジスタ
は、ベース領域２中心部の下側のｎ+ 型半導体層１ａに
凸状領域１ｃが設けられ、ベース領域２と半導体層１ｂ
とで形成されるｐｎ接合の空乏層８に非常に近い位置ま
で高不純物濃度の半導体層であるｎ+ 半導体層が設けら
れていることに特徴がある。その結果凸状領域１ｃ上の
半導体層１ｂ（図１のＡ部）の不純物濃度は凸状領域１
ｃの不純物の拡散により多少上昇するが、ベース領域２
の周囲の曲率部ではｎ+ 半導体層１ａ、凸状領域１ｃか
らは離れており、所望の不純物濃度である半導体層１ｂ
の不純物濃度を維持している。
は、ベース領域２中心部の下側のｎ+ 型半導体層１ａに
凸状領域１ｃが設けられ、ベース領域２と半導体層１ｂ
とで形成されるｐｎ接合の空乏層８に非常に近い位置ま
で高不純物濃度の半導体層であるｎ+ 半導体層が設けら
れていることに特徴がある。その結果凸状領域１ｃ上の
半導体層１ｂ（図１のＡ部）の不純物濃度は凸状領域１
ｃの不純物の拡散により多少上昇するが、ベース領域２
の周囲の曲率部ではｎ+ 半導体層１ａ、凸状領域１ｃか
らは離れており、所望の不純物濃度である半導体層１ｂ
の不純物濃度を維持している。
【００２５】ｐｎ階段接合部の耐圧は一般に平面接合部
（図１のＡ部）は次式（５）のＶCB 1 で、球状接合部
（図１のＢ部）では次式（６）のＶCB2 で与えられるこ
とが知られている。
（図１のＡ部）は次式（５）のＶCB 1 で、球状接合部
（図１のＢ部）では次式（６）のＶCB2 で与えられるこ
とが知られている。
【００２６】
【数４】
【００２７】ここでＤは耐圧に関する定数、Ｋ
2 （ＮB ）は不純物濃度ＮB に左右される球状部の接合
曲率効果を考慮した係数で、一般に１＞Ｋ2 （ＮB ）で
あり、Ｋ2 （ＮB ）は条件によって変るが、たとえば
０．３〜０．７程度である。したがって半導体層１ｂの
不純物濃度が同じで、空乏層の幅Ｗが同じであれば、球
状接合部での耐圧が一番弱く、トランジスタ設計に当っ
ては、球状接合部での耐圧が製品の耐圧となるように設
計されている。本発明では球状接合部での耐圧は設計値
通りで変化させず、平面接合部でのバルク抵抗を下げて
飽和電圧を下げており、結果的に平面接合部での耐圧が
下がっても球状接合部の耐圧と同程度に止まり、トラン
ジスタとしての耐圧には何ら影響を生じない。
2 （ＮB ）は不純物濃度ＮB に左右される球状部の接合
曲率効果を考慮した係数で、一般に１＞Ｋ2 （ＮB ）で
あり、Ｋ2 （ＮB ）は条件によって変るが、たとえば
０．３〜０．７程度である。したがって半導体層１ｂの
不純物濃度が同じで、空乏層の幅Ｗが同じであれば、球
状接合部での耐圧が一番弱く、トランジスタ設計に当っ
ては、球状接合部での耐圧が製品の耐圧となるように設
計されている。本発明では球状接合部での耐圧は設計値
通りで変化させず、平面接合部でのバルク抵抗を下げて
飽和電圧を下げており、結果的に平面接合部での耐圧が
下がっても球状接合部の耐圧と同程度に止まり、トラン
ジスタとしての耐圧には何ら影響を生じない。
【００２８】一方、コレクタ領域での電圧降下は前述の
ように低不純物濃度領域の半導体層１ｂの抵抗Ｒsc1 と
高不純物濃度領域の半導体基板１ａの抵抗Ｒsc2 との和
に依存するが、本発明では高不純物濃度領域の凸状領域
１ｃが形成されているため、Ｒsc1 はほとんど０とみな
せる。またＲsc2 は前述のようにＲsc1 に比べて２／１
００〜３／１００程度と小さい。したがって大幅に電圧
降下を下げることができ、飽和電圧を低くすることがで
きる。
ように低不純物濃度領域の半導体層１ｂの抵抗Ｒsc1 と
高不純物濃度領域の半導体基板１ａの抵抗Ｒsc2 との和
に依存するが、本発明では高不純物濃度領域の凸状領域
１ｃが形成されているため、Ｒsc1 はほとんど０とみな
せる。またＲsc2 は前述のようにＲsc1 に比べて２／１
００〜３／１００程度と小さい。したがって大幅に電圧
降下を下げることができ、飽和電圧を低くすることがで
きる。
【００２９】つぎに、本発明のトランジスタの製法を図
２に示す工程断面説明図により説明する。
２に示す工程断面説明図により説明する。
【００３０】まず、ｎ+ 型の半導体基板１ａのベース領
域形成場所に相当する位置を酸化膜４ｂでマスクして
（図２（ａ））、ｎ型と反対の導電型のｐ型不純物を拡
散またはイオン注入法により導入してｎ+ 型を低濃度化
してコレクタ領域となる所望の不純物濃度の半導体層と
同じ半導体領域１ｇを形成し、そのあいだにｎ+ 型の凸
状領域１ｃを形成する（図２（ｂ）参照）。ついでマス
クを除去して表面にコレクタ領域１の一部とする所望の
不純物濃度のｎ型の半導体層１ｂをエピタキシャル成長
する（図２（ｃ）参照）。たとえば前記ｎ+ 型の半導体
基板１ａの不純物濃度は概略１０19／ｃｍ3 、低濃度半
導体層の不純物濃度は概略１０15／ｃｍ3程度で、凸状
領域１ｃの高さは５〜１０μｍ程度、エピタキシャル成
長する半導体層の厚さは５〜１０μｍ程度である。
域形成場所に相当する位置を酸化膜４ｂでマスクして
（図２（ａ））、ｎ型と反対の導電型のｐ型不純物を拡
散またはイオン注入法により導入してｎ+ 型を低濃度化
してコレクタ領域となる所望の不純物濃度の半導体層と
同じ半導体領域１ｇを形成し、そのあいだにｎ+ 型の凸
状領域１ｃを形成する（図２（ｂ）参照）。ついでマス
クを除去して表面にコレクタ領域１の一部とする所望の
不純物濃度のｎ型の半導体層１ｂをエピタキシャル成長
する（図２（ｃ）参照）。たとえば前記ｎ+ 型の半導体
基板１ａの不純物濃度は概略１０19／ｃｍ3 、低濃度半
導体層の不純物濃度は概略１０15／ｃｍ3程度で、凸状
領域１ｃの高さは５〜１０μｍ程度、エピタキシャル成
長する半導体層の厚さは５〜１０μｍ程度である。
【００３１】つぎに従来のトランジスタの製法と同様に
半導体層１ｂの表面にたとえば酸化シリコン膜などのマ
スク４ｃを形成し、ベース領域形成部に開口部を設けて
ボロンなどのｐ型不純物を導入してベース領域２を形成
する（図２（ｄ）参照）。この際ｐｎ接合の空乏層が、
ｎ+ 型の凸状領域１ｃに当たらないように、不純物の導
入深さを制御する。
半導体層１ｂの表面にたとえば酸化シリコン膜などのマ
スク４ｃを形成し、ベース領域形成部に開口部を設けて
ボロンなどのｐ型不純物を導入してベース領域２を形成
する（図２（ｄ）参照）。この際ｐｎ接合の空乏層が、
ｎ+ 型の凸状領域１ｃに当たらないように、不純物の導
入深さを制御する。
【００３２】ついで、表面に再度酸化シリコン膜などの
マスク４ｄを形成し、エミッタ領域形成部に開口部を設
けてリンなどの不純物を導入し、エミッタ領域３を形成
する（図２（ｅ）参照）。ついでエミッタ領域、ベース
領域、コレクタ領域に各電極を設けることによりトラン
ジスタがえられる。
マスク４ｄを形成し、エミッタ領域形成部に開口部を設
けてリンなどの不純物を導入し、エミッタ領域３を形成
する（図２（ｅ）参照）。ついでエミッタ領域、ベース
領域、コレクタ領域に各電極を設けることによりトラン
ジスタがえられる。
【００３３】図３は本発明のトランジスタの他の製法を
説明する工程断面説明図である。
説明する工程断面説明図である。
【００３４】まず不純物濃度がたとえば概略１０19／ｃ
ｍ3 程度のｎ+ 型の半導体基板１ａの表面にエピタキシ
ャル成長によってｎ型不純物層を成長させ、厚さ５〜１
０μｍ程度コレクタ領域となる所望の不純物濃度、たと
えば濃度が概略１０15／ｃｍ3 程度のｎ型の半導体層１
ｂの一部である第１エピタキシャル層Ｅpi１を形成する
（図３（ａ）参照）。
ｍ3 程度のｎ+ 型の半導体基板１ａの表面にエピタキシ
ャル成長によってｎ型不純物層を成長させ、厚さ５〜１
０μｍ程度コレクタ領域となる所望の不純物濃度、たと
えば濃度が概略１０15／ｃｍ3 程度のｎ型の半導体層１
ｂの一部である第１エピタキシャル層Ｅpi１を形成する
（図３（ａ）参照）。
【００３５】つぎに第１エピタキシャル層Ｅpi１の表面
に酸化シリコン膜などからなるマスク４を設け、ベース
領域の下方に位置する部分にマスク４の開口部を設け、
該開口部からリンやヒ素などのｎ型不純物を導入し、半
導体基板１ａの不純物濃度と同程度のｎ+ 型の高濃度領
域を形成する（図３（ｂ）参照）。
に酸化シリコン膜などからなるマスク４を設け、ベース
領域の下方に位置する部分にマスク４の開口部を設け、
該開口部からリンやヒ素などのｎ型不純物を導入し、半
導体基板１ａの不純物濃度と同程度のｎ+ 型の高濃度領
域を形成する（図３（ｂ）参照）。
【００３６】ついで再度エピタキシャル成長により前述
と同様のコレクタ領域となる所望の不純物濃度のｎ型半
導体層１ｂの残部である第２エピタキシャル層Ｅpi２を
形成する（図３（ｃ）参照）。このエピタキシャル成長
の際、図３（ｂ）で形成したｎ+ 領域が前後に広がり半
導体基板１ａと接続されて凸状領域１ｃになる。
と同様のコレクタ領域となる所望の不純物濃度のｎ型半
導体層１ｂの残部である第２エピタキシャル層Ｅpi２を
形成する（図３（ｃ）参照）。このエピタキシャル成長
の際、図３（ｂ）で形成したｎ+ 領域が前後に広がり半
導体基板１ａと接続されて凸状領域１ｃになる。
【００３７】そののち、前述の図２（ｄ）、（ｅ）と同
様にベース領域２、エミッタ領域を形成し、各々の電極
を設けることにより、トランジスタが形成される。
様にベース領域２、エミッタ領域を形成し、各々の電極
を設けることにより、トランジスタが形成される。
【００３８】以上のように、本発明によれば、ベース領
域の下側のコレクタ領域に高不純物濃度の下方から突出
した凸状領域１ｃを設ける簡単な工程を加えるのみで、
バルク抵抗を小さくできるとともに、トランジスタ全体
としての耐圧を高く維持することができる。その結果、
飽和電圧ＶCE(sat) が低く、高性能スイッチング動作が
可能なバイポーラトランジスタをうることができる。
域の下側のコレクタ領域に高不純物濃度の下方から突出
した凸状領域１ｃを設ける簡単な工程を加えるのみで、
バルク抵抗を小さくできるとともに、トランジスタ全体
としての耐圧を高く維持することができる。その結果、
飽和電圧ＶCE(sat) が低く、高性能スイッチング動作が
可能なバイポーラトランジスタをうることができる。
【００３９】なお、前記各実施例においてｎｐｎ型バイ
ポーラトランジスタを例にとって説明したが、導電型を
逆にしたｐｎｐ型バイポーラトランジスタまたはスイッ
チングダイオードにおいても同様である。
ポーラトランジスタを例にとって説明したが、導電型を
逆にしたｐｎｐ型バイポーラトランジスタまたはスイッ
チングダイオードにおいても同様である。
【００４０】
【発明の効果】本発明の製法によりえられるトランジス
タによれば、バイポーラトランジスタのコレクタバルク
層に凸状領域を形成してｐｎ接合の平面接合部近辺を高
不純物濃度領域としているので、コレクタ−ベース間降
伏電圧においてコレクタ−エミッタ間降伏電圧を低下さ
せることなく、コレクタバルク抵抗を低減し、飽和電圧
が低く、スイッチング特性が良好なトランジスタがえら
れる。
タによれば、バイポーラトランジスタのコレクタバルク
層に凸状領域を形成してｐｎ接合の平面接合部近辺を高
不純物濃度領域としているので、コレクタ−ベース間降
伏電圧においてコレクタ−エミッタ間降伏電圧を低下さ
せることなく、コレクタバルク抵抗を低減し、飽和電圧
が低く、スイッチング特性が良好なトランジスタがえら
れる。
【図１】本発明の製法によりえられるトランジスタの一
実施例の構造を示す断面説明図である。
実施例の構造を示す断面説明図である。
【図２】本発明のトランジスタの製法の一実施例を示す
工程断面説明図である。
工程断面説明図である。
【図３】本発明のトランジスタの製法の他の実施例を示
す工程断面説明図である。
す工程断面説明図である。
【図４】従来のトランジスタの構造を示す断面説明図で
ある。
ある。
１ コレクタ領域 １ａ 半導体基板 １ｂ 半導体層 １ｃ 凸状領域 ２ ベース領域 ３ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/732
Claims (2)
- 【請求項１】 ｐ型またはｎ型の一方の導電型の高不純
物濃度の半導体基板にコレクタ領域となる半導体基板よ
りも低濃度の所望の不純物濃度の半導体層を形成し、該
半導体層にベース領域を形成し、該ベース領域にエミッ
タ領域を形成するトランジスタの製法であって、前記ベ
ース領域を形成する前に該ベース領域の少なくとも中心
部の下側の前記半導体層内に前記半導体基板と接続され
る該半導体基板と同じ導電型で高不純物濃度の凸状領域
を形成するに当り、 （ａ）前記半導体基板の凸状領域形成場所にマスクを形
成し、 （ｂ）該マスクに覆われないで露出した前記半導体基板
に前記一方の導電型と異なる導電型の不純物を導入する
ことにより、前記一方の導電型で低濃度のコレクタ領域
となる所望の不純物領域を形成し、 （ｃ）前記半導体基板表面のマスクを除去したのち、該
表面に前記不純物濃度領域と同じ導電型で同じ不純物濃
度の半導体層をエピタキシャル成長することを特徴とす
るトランジスタの製法。 - 【請求項２】 ｐ型またはｎ型の一方の導電型の高不純
物濃度の半導体基板にコレクタ領域となる半導体基板よ
りも低濃度の所望の不純物濃度の半導体層を形成し、該
半導体層にベース領域を形成し、該ベース領域にエミッ
タ領域を形成するトランジスタの製法であって、前記ベ
ース領域を形成する前に該ベース領域の少なくとも中心
部の下側の前記半導体層内に前記半導体基板と接続され
る該半導体基板と同じ導電型で高不純物濃度の凸状領域
を形成するに当り、 （ｄ）前記半導体基板にコレクタ領域となる所望の不純
物濃度で該半導体基板と同一導電型の前記半導体層の一
部となる第１エピタキシャル層を成長し、 （ｅ）該第１エピタキシャル層上に前記凸状領域形成場
所を開口したマスクを形成し、 （ｆ）該マスクの開口部より前記第１エピタキシャル層
に該第１エピタキシャル層と同じ導電型の不純物を導入
することにより前記一方の導電型の高不純物領域を形成
し、 （ｇ）前記マスクを除去したのち第１エピタキシャル層
と同じ不純物濃度で同じ導電型のコレクタ領域となる前
記半導体層の残部となる第２エピタキシャル層を成長す
ることを特徴とするトランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07905694A JP3356538B2 (ja) | 1994-04-18 | 1994-04-18 | トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07905694A JP3356538B2 (ja) | 1994-04-18 | 1994-04-18 | トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288257A JPH07288257A (ja) | 1995-10-31 |
| JP3356538B2 true JP3356538B2 (ja) | 2002-12-16 |
Family
ID=13679244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07905694A Expired - Fee Related JP3356538B2 (ja) | 1994-04-18 | 1994-04-18 | トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356538B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887486B (zh) * | 2017-09-26 | 2024-04-05 | 华润微集成电路(无锡)有限公司 | 一种光电晶体管及其制作方法 |
-
1994
- 1994-04-18 JP JP07905694A patent/JP3356538B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288257A (ja) | 1995-10-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |