KR0163924B1 - 수평형 트랜지스터 및 그 제조방법 - Google Patents

수평형 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 수평형 트랜지스터 및 그 제조 방법에 관한 것으로서, 이미터 영역 주의에 형성되어 있는 N형 영역 주위에 다시 P형 영역을 형성하여 이미터-컬렉터 간에 수직적으로 흐르는 전류를 포괄함으로써 전류 구동 능력을 향상하며, P형 영역과 컬렉터 영역 사이에 P-형 영역을 형성함으로써 이미터 영역과 컬렉터 영역 사이의 베이스 폭이 짧아 주파수 특성을 개선하고 전류 이득이 증가하는 수평형 트랜지스터 및 그 제조 방법이다.

Description

수평형 트랜지스터 및 그 제조 방법
제1도는 종래의 수평형 PNP 트랜지스터의 구조를 도시한 단면도이고,
제2도는 본 발명에 의한 수평형 PNP 트랜지스터의 구조를 도시한 단면도이고,
제3도의 (a) 내지 (f)는 본 발명에 의한 수평형 PNP 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 매몰층
30 : 에피층 32 : 절연층
40 : P형 웰 42 : N형 영역
44 : P형 저농도 영역 50 : 이미터 영역
52 : 컬렉터 영역 60, 62, 64, 66 : 산화막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 수평형 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 내압의 크기에 따라 에피층의 농도를 결정한다. 내압을 크게 하기 위해서는 에피층의 농도를 낮게 형성해 주어야 한다. 수평형 PNP 트랜지스터에서는 에피층이 베이스 영역이 된다. 따라서, 수평형 트랜지스터의 베이스 영역의 농도가 낮아서 누설 전류가 크고, 전류 구동능력과 어얼리 전압이 낮으며 주파수 특성이 나쁘다. 이러한 문제점들의 해결책으로서 이미터 영역 주위에 에피층 보다 농도가 높은 N형 영역을 형성하는 구조가 제안되었다.
그러면, 첨부한 도면을 참고로 하여 종래의 수평형 PNP 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 수평형 PNP 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 수평형 PNP 트랜지스터에서는, P형 반도체 기판(110)에 N+형 매몰층(120)이 형성되어 있고, 그 위에 N형의 에피층(130)이 형성되어 있다. 에피층(130)의 양 끝단에는 절연층(132)이 형성되어 있고, 에피층(130) 안에는 N형 영역(140)이 형성되어 있으며, 그 안에는 이미터 영역(142)이 형성되어 있다. 또한 에피층(130)에는 N형 영역(140)과 거리를 둔 컬렉터 영역(144)이 형성되어 있으며, 컬렉터 영역(144), N형 영역(140)과 거리를 두고 베이스 영역(146)이 형성되어 있다. 이 때 컬렉터 영역(144)과 이미터 영역 (142)사이에는 N형 영역과 N-형의 에피층(130)이 존재하고 이들의 길이는 X1이다.
이러한 종래의 수평형 PNP 트랜지스터의 제조 방법은 P형 반도체 기판(110)에 N형의 불순물을 고농도로 주입하고 확산시켜 매몰층(120)을 형성하고, 그 위에 에피택셜 방법으로 N형의 에피층(130)을 형성한다. 에피층(130)의 양 단에 절연층(132)을 형성하고, 에피층(130)에는 N형 영역(140)을 형성한다.
기판(110)의 상층부에 산화막(150)을 층적하고, 부분적으로 식각하여, 이를 마스크로 하여 이온을 주입하고 확산하여 N형 영역(140) 안에 P형의 이미터 영역(142)을 형성하고, N형 영역(140) 외부의 에피층(130)에는 P형의 컬렉터 영역(144)을 형성한다. 마찬가지 방법으로, 에피층(130)에 N형 영역(140), 컬렉터 영역(144)과 간격을 둔 N형의 베이스 영역(146)을 형성한다.
이러한 종래의 수평형 PNP 트랜지스터 및 그 제조 방법에서는 이미터 영역 주위에 형 N형 영역을 형성하여 에피층의 비저항의 변화없이 베이스 부분의 비저항만을 줄이게 된다.
그러나, 이러한 종래의 수평형 PNP 트랜지스터 및 그 제조 방법에서는 이미터 영역과 컬렉터 영역 사이의 베이스 영역의 폭이 길어 주파수 특성이 좋지 않고 얼리 전압(early voltage)도 낮다는 문제점을 가지고 있다. 또한 수평형이기 때문에 이미터 영역과 컬렉터 영역 사이에서 수직적으로 흐르는 전류를 포괄하지 못하여 전류 구동 능력이 낮아진다는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 이미터 영역 주위에 형성되어 있는 N형 영역 주위에 다시 P형 영역을 형성하여 이미터-컬렉터 간에 수직적으로 흐르는 전류를 포괄하여 전류 구동능력을 향상하며, P형 영역과 컬렉터 영역 사이에 P-형 영역을 형성하여 이미터 영역과 컬렉터 영역 사이의 베이스 폭을 짧게 하여 주파수 특성을 개선하고 전류 이득을 증가하는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 수평형 트랜지스터는, 제1 도전형의 반도체층을 포함하는 기판, 반도체층에 형성되어 있는 제2 도전형 웰, 제2 도전형 웰에 형성되어 있는 제1 도전형 영역, 제1 도전형 영역에 형성되어 있는 제2 도전형의 이미터 영역, 제2 도전형 웰과 간격을 두고 형성되어 있는 제2 도전형의 컬렉터 영역, 제2 도전형의 웰과 제2 도전형의 컬렉터 영역 사이에 형성되어 있는 제2 도전형의 저농도 영역, 컬렉터 영역과 간격을 두고 형성되어 있는 제1 도전형의 베이스 영역을 포함하고 있다.
또한 본 발명에 의한 수평형 트랜지스터의 제조 방법은,
제1 도전형의 반도체층이 형성되어 있는 반도체 기관에 제2 도전형 웰을 형성하고, 그 안에 제1 도전형 영역을 형성하는 제1 단계,
제2 도전형 웰의 측면에 제2 도전형의 저농도 영역을 형성하는 제2단계,
제1 도전형의 영역 안에 제2 도전형의 이미터 영역을 형성함과 동시에 제2 도전형의 저농도 영역의 양 단에 제2 도전형의 컬렉터 영역을 형성하는 제3 단계,
제1 도전형의 반도체층에 컬렉터 영역과 간격을 두고 제1 도전형의 베이스 영역을 형성하는 제4 단계
를 포함하고 있다.
본 발명에 따른 이러한 수평형 트랜지스터 및 그 제조 방법에서는, 이미터 영역 주위에 형성되어 있는 N형 영역 주위에 다시 P형 영역을 형성하여 이미터-컬렉터 간에 수직적으로 흐르는 전류를 포괄함으로써 전류 구동 능력을 향상되며, P형 영역과 컬렉터 영역 사이에 P-형 영역을 형성함으로써 이미터 영역과 컬렉터 영역 사이의 베이스 폭이 짧아져 주파수 특성이 개선되고 전류 이득이 증가된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 수평형 트랜지스터 및 그 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도는 본 발명에 의한 수평형 PNP 트랜지스터의 구조를 도시한 단면도이다.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 수평형 PNP 트랜지스터에는, 반도체 기판(10)에 매몰층(20)이 형성되어 있고, 그 위에 에피층(30)이 형성되어 있고, 에피층(30)의 양쪽 끝에 절연층(32)이 형성되어 있다. 에피층(30) 안에는 P형 웰(40)이 형성되어 있고, 그 안에는 N형 영역(42)이 형성되어 있으며, 그 측면에는 P형의 저농도 영역(44)이 형성되어 있다. N형 영역(42) 안에는 이미터 영역(50)이 형성되어 있고, P형의 저농도 영역(44)의 양 끝에는 P형의 저농도 영역(44)과 연결된 컬렉터 영역(52)이 형성되어 있다. P형의 저농도 영역(44)은 P형 웰(40)과 컬렉의 영역(52)과 전기적으로 연결되어 있으며, 그 접합깊이는 P형웰(40)의 접합 깊이 얕다. 또한 에피층(30) 안에는 컬렉터 영역(52)과 간격을 둔 베이스 영역(54)이 형성되어 있다. 그리고 반도체 기판(10) 상층부에는 산화막(66)이 형성되어 있다. 이 때 컬렉터 영역(144)과 이미터 영역(142) 사이의 N형 영역(140)의 길이는 X2이다. 제1도의 X1과 비교하여 볼 때 X2가 더 짧다.
제3도의 (a) 내지 (f)는 본 발명에 의한 수평형 PNP 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제3도의 (a)에 도시한 바와 같이, P형 반도체 기판(10)에 N형 불순물을 고농도로 이온 주입하고 확산시켜 매몰층(20)을 형성한다. 다음 매몰층(20) 위에 에피택셜 방법으로 N형의 에피층(30)을 형성하고, 에피층(30)의 양 끝에 P형 불순물을 고농도로 주입 확산시켜 절연층(32)을 형성한다.
제3도의 (b)에 도시한 바와 같이, 반도체 기판(10) 위에 산화막(60)을 형성한 다음, 중앙 부분을 식각하여 반도체 기판(10) 표면을 노출시키고, 노출된 반도체 기판(10)에 P형 불순물을 이온 주입하고 확산시켜 P형 확산 영역(40)을 형성한다.
제3도의 (c)에 도시한 바와 같이, N형 불순물을 이온 주입하고 확산하여 P형 확산 영역(40) 안에 N형의 확산 영역(42)을 형성한다.
제3도의 (d)에 도시한 바와 같이, 기판(10)이 노출된 부근의 산화막(60)을 더 식각하여 기판(10)의 노출 부분을 넓힌 후, 기판(10)에 P형 불순물을 저농도로 이온 주입하고 확산하여 저농도 영역(44)을 형성한다.
제3도의 (e)에 도시한 바와 같이, 산화막(60)을 제거하고 다시 반도체 기판(10) 상층부에 산화막(62)을 형성하고, 식각하여 부분적으로 반도체 기판(10)이 노출되도록 한다. 부분적으로 노출된 기판(10)에 P형 불순물을 이온 주입하고 확산시켜 이미터 영역(50) 및 컬렉터 영역(52)을 형성한다. N형 확산 영역(42) 안에는 이미터 영역(50)이 형성되며, 컬렉터 영역(52)은 저농도 영역(44)의 양단에 형성된다.
이때, P형의 저농도 영역(44)의 컬렉터 영역(52)과, P형 웰(40)과 전기적으로 연결되며, 그 접합 깊이를 P형 웰(40)의 접합깊이 보다 얕게 형성된다.
제3도의 (f)에 도시한 바와 같이, 산화막(62)을 제거하고, 다시 산화막(64)을 형성하고 부분적으로 식각한 다음, N형 불순물을 이온 주입하고 확산시켜 컬렉터 영역(52)과 간격을 둔 베이스 영역(54)을 형성한다.
따라서, 본 발명에 따른 수평형 PNP 트랜지스터 및 그 제조 방법에서는 이미터 영역 주위에 형성되어 있는 N형 영역 주위에 다시 P형 영역을 형성하여 이미터-컬렉터 간에 수직적으로 흐르는 전류를 포괄함으로써 전류 구동 능력이 향상되며, P형 영역과 컬렉터 영역 사이에 P-형 영역을 형성함으로써 이미터 영역과 컬렉터 영역 사이의 베이스 폭이 짧아져 주파수 특성이 개선되고 전류 이득이 증가되는 효과가 있다.

Claims (8)

  1. 제1 도전형의 반도체층을 포함하는 기판, 상기 반도체층에 형성되어 있는 제2 도전형 웰, 상기 제2 도전형 웰에 형성되어 있는 제1 도전형 영역, 상기 제1 도전형 영역에 형성되어 있는 제2 도전형의 이미터 영역, 상기 제2 도전형 웰과 간격을 두고 형성되어 있는 제2 도전형의 컬렉터 영역, 상기 제2 도전형의 웰과 상기 제2 도전형의 컬렉터 영역 사이에 형성되어 있는 제2 도전형의 저농도 영역, 상기 컬렉터 영역과 간격을 두고 형성되어 있는 제1 도전형의 베이스 영역을 포함하는 수평형 트랜지스터.
  2. 제1항에서, 상기 제2 도전형 웰의 농도는 상기 제2 도전형의 저농도 영역보다 높은 수평형 트랜지스터.
  3. 제1항에서, 상기 제1 도전형 영역의 농도는 상기 제1 도전형의 반도체 영역의 농도보다 높은 수평형 트랜지스터.
  4. 제1항에서, 상기 제2 도전형의 저농도 영역은 상기 컬렉터 영역과 상기 제2 도전형 웰과 전기적으로 연결되어 있으며, 상기 제2 도전형 웰의 접합깊이보다 낮은 수평형 트랜지스터.
  5. 제1 도전형의 반도체층이 형성되어 있는 반도체 기판에 제2 도전형 웰을 형성하고, 그 안에 제1 도전형 영역을 형성하는 제1 단계, 상기 제2 도전형 웰의 측면에 제2 도전형의 저농도 영역을 형성하는 제2 단계, 상기 제1 도전형의 영역 안에 제2 도전형의 이미터 영역을 형성함과 동시에 상기 제2 도전형의 저농도 영역의 양 단에 제2 도전형의 컬렉터 영역을 형성하는 제3 단계, 상기 제1 도전형의 반도체층에 상기 컬렉터 영역과 간격을 두고 제1 도전형의 베이스 영역을 형성하는 제4 단계를 포함하는 수평형 트랜지스터의 제조 방법.
  6. 제5항에서, 상기 제1 도전형 영역은 상기 제1 도전형의 반도체층보다 농도가 높게 형성하는 수평형 트랜지스터의 제조 방법.
  7. 제5항에서, 상기 제2 도전형의 저농도 영역은 상기 제2 도전형 웰보다 농도가 낮게 형성하는 수평형 트랜지스터의 제조 방법.
  8. 제5항에서, 상기 제2 도전형의 저농도 영역은 상기 컬렉터 영역과 상기 제2 도전형 웰 사이에 형성되어 상기 컬렉터 영역과 상기 제2 도전형 웰을 전기적으로 연결하며, 그 접합 깊이가 상기 제2 도전형 웰의 접합 깊이보다 얕게 형성하는 수평형 트랜지스터의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190067676A (ko) 2017-12-07 2019-06-17 서병진 탈부착 기능을 갖는 조명등

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