KR100255126B1 - 수평형 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

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    • H01L29/6625—Lateral transistors

Abstract

본 발명은 수평형 바이폴라 트랜지스터에 관한 것으로서, 콜렉터 영역과 에미터 영역 사이에 같은 타입의 보조 영역을 형성하여 실질적으로 그 사이의 베이스층이 좁아지게 된다. 또한 보조 영역을 저농도로 콜렉터 영역과 접하게 형성함으로써 공핍층의 대부분이 콜렉터 쪽으로 치우치게 된다. 주파수 특성을 개선하고 얼리 전압을 높이는 효과가 있는 수평형 바이폴라 트랜지스터이다.

Description

수평형 바이폴라 트랜지스터 및 그의 제조방법
제1도는 종래의 수평형 PNP 바이폴라 트랜지스터의 구조를 도시한 단면도이고,
제2도는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 단면도이고,
제3도의 (a) ∼ (e)는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 그 공정 순서에 따라 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 매몰층
30 : 에피택셜층 32 : 격리 영역
34 : 베이스 영역 36 : 콜렉터 영역
38 : 우물 40 : 에미터 영역
42 : 보조 영역 50 : 산화막
100 : 활성 영역
본 발명은 수평형 바이폴라 트랜지스터 및 그의 방법에 관한 것으로서, 더욱 상세하게는, 주파수 특성을 개선하는 수평형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 고전압에서 사용되는 바이폴라 트랜지스터에서는 고내압이 요구된다.
상기한 바이폴라 트랜지스터의 구조에 있어서, 에피택셜층의 비저항이 높아질수록 트랜지스터의 내압이 높아진다.
수평형 바이폴라 트랜지스터에서는 에미터와 콜렉터 사이에 베이스 영역의 저농도로 인하여 펀치스루(Punchthrough) 현상이 발생할 수 있으므로, 베이스 폭을 넓혀야 한다.
이 경우에 베이스와 콜렉터 접합의 공핍층의 대부분이 저농도인 베이스 부분으로 뻗기 때문에 얼리 전압(early voltage)이 낮다.
이것을 개선하기 위해서 종래에는, 에미터 영역 주위에 N형의 우물(well) 구조로 콜렉터 영역까지는 N형의 우물이 닿지 않게 둘러싸는 방법이 있다.
그러면, 첨부한 도면을 참고로 하여 종래의 수평형 바이폴라 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 수평형 PNP 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 수평형 PNP 바이폴라 트랜지스터에는, P형의 반도체 기판(10)에 N+형의 매몰층(20)이 형성되어 있고, 매몰층(20) 위에는 N형의 에피택셜층(30)이 형성되어 있다.
에피택셜층(30)에는 격리 영역(32)이 서로 간격을 두고 형성되어 소자가 형성되는 활성 영역(100)을 정의하고 있다.
활성 영역(100)의 에피택셜층(30)에는 N형의 베이스 영역(34)과 P형의 콜렉터 영역(36)과 N형의 우물(38)이 서로 간격을 두고 형성되어 있다.
우물(38) 안에는 P형의 에미터 영역(40)이 형성되어 있고, 기판(10)의 표면에는 산화막(50)이 형성되어 있다.
여기에서 베이스 폭은 P형의 에미터 영역(40)과 P형의 콜렉터 영역(36) 사이의 거리가 된다.
이러한 수평형 PNP 바이폴라 트랜지스터의 제조 방법은, P형 반도체 기판(10)에 이온을 고농도로 주입하여 N+형의 매몰충(20)을 형성하고, 매몰층(20) 위에 N형의 에피택셜층(30)을 형성한다.
다음 에피택셜층(30)에 P형의 이온을 주입하여 서로 간격을 둔 격리영역(32)을 형성한다.
반도체 기판(10) 표면에 산화막(50)을 형성하고 일부분을 식각한 다음 이온을 주입하고 확산하여 N형의 우물(38)을 형성한다.
N형 우물(38)의 표면 일부와 N형 우물(38)과 간격을 둔 기판(10) 표면의 일부에 형성되어 있는 산화막(50)을 식각하여 기판(10) 표면이 노출되도록 한다.
노출된 표면에 P형 불순물을 이온 주입하고 확산하여 N형 우물(38) 안에 에미터 영역(40)을 형성하고, N형 우물(38)과 간격을 두고 콜렉터 영역(36)을 형성한다.
기판(10) 표면 일부의 산화막(50)을 식각하고, 노출된 기판(10) 표면에 N형의 불순물을 이온 주입하고 확산하여 N형 우물(38) 및 콜렉터 영역(36)과 간격을 두고 베이스 영역(34)을 형성한다.
이러한 종래의 수평형 PNP 바이폴라 트랜지스터에서는 에피층에 우물을 형성하여 에피택셜층의 비저항의 변화 없이 베이스 부분의 비저항만을 줄일 수 있게 된다.
그러나, 이러한 종래의 수평형 PNP 바이폴라 트랜지스터는 우물 구조를 형성할 때 기본 공정에서와 별개로 마스크 공정 등이 추가된다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 기본 공정을 진행하여 에미터 영역과 콜렉터 영역 사이의 베이스의 폭을 줄여서 수평형 PNP 바이폴라 트랜지스터의 주파수 특성을 개선하고, 얼리 전압(early voltage)을 높이는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 수평형 바이폴라 트랜지스터는,
제1도전형의 에피층이 형성되어 있는 반도체 기판, 상기 반도체 기판에 서로 간격을 두고 형성되어 있는 제1 도전형의 베이스 영역, 제2 도전형의 콜렉터 영역 및 제1 도전형의 우물, 상기 제1도전형의 우물 안에 형성되어 있는 제2 도전형의 에미터 영역, 상기 우물과 상기 콜렉터 영역 사이에 형성되어 있는 제2 도전형의 보조 영역을 포함하고 있다.
또한, 본 발명에 의한 수평형 바이폴라 트랜지스터의 제조 방법은, 제1도전형의 에피택셜층이 형성되어 있는 반도체 기판에 제1도전형의 우물을 형성하는 제1공정, 상기 반도체 기판에 제2도전형의 보조 영역을 상기 우물에 접하도록 형성하는 제2공정, 상기 반도체 기판의 상기 보조 영역 안에 상기 우물과 간격을 두고 제2도전형의 콜렉터 영역을 형성하고, 이와 동시에 상기 우물 안에 제2도전형의 에미터 영역을 형성하는 제3공정, 상기 반도체 기판에, 상기 콜렉터 영역, 상기 보조 영역, 상기 우물과 간격을 두고 베이스 영역을 형성하는 제4공정을 포함하고 있다.
본 발명에 따른 이러한 수평형 바이폴라 트랜지스터에서는 콜렉터 영역과 에미터 영역 사이에 같은 타입의 보조 영역을 형성하여 실질적으로 그 사이의 베이스층이 좁아지게 된다. 또한 보조 영역을 저농도로 콜렉터 영역과 접하게 형성함으로써 공핍층의 대부분이 콜렉터 쪽으로 치우치게 된다
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 수평형 바이폴라 트랜지스터의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 단면도이다.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 수평형 PNP 바이폴라 트랜지스터는, P형의 반도체 기판(10)에 N+형의 매몰층(20)이 형성되어 있고, 매몰층(20) 위에는 N형의 에피택셜층(30)이 형성되어 있다.
에피택셜층(30)에는 격리 영역(32)이 서로 간격을 두고 형성되어 소자가 형성되는 활성 영역(100)을 정의하고 있다.
활성 영역(100)의 에피택셜층(30)에는 N형의 베이스 영역(34)과 P형의 콜렉터 영역(36)과 N형의 우물(38)이 서로 간격을 두고 형성되어 있다.
콜렉터 영역(36)과 우물(38) 사이의 간격에 P형의 보조 영역(42)이 형성되어 있다.
우물(38) 안에는 P형의 에미터 영역(40)이 형성되어 있고, 기판(10)의 표면에는 산화막(50)이 형성되어 있다.
여기에서 베이스 폭은 보조 영역(42)과 사이의 거리가 되므로 제1도에 도시한 종래의 기술에 비하여 작게 된다.
제3도의 (a) ∼ (e)는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 그 공정 순서에 따라 나타낸 단면도이다.
제3(a)도에서와 같이, P형 반도체 기판(10)에 N형 불순물을 고농도로 확산시켜 매몰층(20)을 형성하고, 매몰층(20) 위에 N형의 에피택셜층(30)을 형성한다. 다음 반도체 기판의 에피택셜층(30)에 P형의 불순물을 고농도로 이온 주입, 확산시켜 서로 간격을 둔 격리 영역(32)을 형성한다.
제3(b)도에서와 같이, 반도체 기판 표면에 산화막(50)을 형성한 다음, 산화막(50)의 중앙 일부분을 식각하여 반도체 기판(10)의 표면이 노출되도록 한다. 노출된 기판(10)에 N형의 불순물을 이온 주입하고 확산하여 우물(38)을 형성한다.
제3(c)도에서와 같이, 우물(38) 주위의 반도체 기판(10) 표면의 산화막(50)을 식각하여 P형의 이온을 저농도로 주입하고 확산하여 우물(38)에 접하도록 보조 영역(42)을 형성한다.
제3(d)도에서와 같이, 반도체 기판(10)에 산화막(50)을 다시 형성하고 우물(38) 중앙의 기판(10)과 보조 영역(42)의 일부의 기판(10)이 노출되도록 산화막(50)을 식각한다. 표면이 노출된 기판(10)에 P형의 이온을 주입하고 확산하여 콜렉터 영역(36)과 에미터 영역(38)을 동시에 형성한다. 이때 콜렉터 영역(36)은 우물(38)과 간격을 두고 형성하며, 이 간격에는 보조 영역(42)이 남아 있게 된다. 따라서 베이스의 폭이 종래 기술에 비하여 좁아진다.
제3(e)도에서와 같이, 기판(10)의 산화막(50)의 일부를 식각한 다음, 이온을 주입하고 확산하여 콜렉터 영역(36)과 간격을 두고 N형의 베이스 영역(34)을 형성한다.
따라서, 본 발명에 따른 수평형 PNP 바이폴라 트랜지스터 장치는 콜렉터 영역과 에미터 영역이 형성되어 있는 우물과의 사이에 보조 영역을 형성하여 그 사이의 베이스 영역의 폭을 감소시켜 주파수 특성을 개선하는 효과가 있다.
또한, 이때 콜렉터 영역과 접하는 보조 영역이 P형의 저농도로 되어 있으므로 공핍층의 대부분이 콜렉터 쪽으로 치우치게 되어 얼리 전압을 높이는 효과가 있다.

Claims (4)

  1. 반도체 기판, 상기 기판 위에 형성되어 있는 제1도전형의 에피층, 상기 에피층에 형성되어 있는 제1도전형의 베이스 영역, 상기 에피층에 상기 베이스 영역과 거리를 두고 형성되어 있는 제2도전형의 콜렉터 영역, 상기 에피층에 상기 베이스 영역 및 상기 콜렉터 영역과 거리를 두고 형성되어 있는 제1도전형의 우물, 상기 제1도전형의 우물 안에 형성되어 있는 제2도전형의 에미터 영역, 상기 우물과 상기 콜렉터 영역 사이의 상기 에피층에 형성되어 있는 제2도전형의 보조 영역을 포함하는 수평형 바이폴라 트랜지스터.
  2. 제1항에서, 상기 보조 영역은 상기 에미터 영역 및 콜렉터 영역에 비하여 저농도인 수평형 바이폴라 트랜지스터.
  3. 제1 도전형의 에피택셜충이 형성되어 있는 반도체 기판에 제1도전형의 우물을 형성하는 제1공정, 상기 에피층에 제2도전형의 보조 영역을 상기 우물에 접하도록 형성하는 제2공정, 상기 보조 영역 안에 상기 우물과 간격을 두고 제2도전형의 콜렉터 영역을 형성하고, 이와 동시에 상기 우물 안에 제2도전형의 에미터 영역을 형성하는 제3공정, 상기 에피층에, 상기 콜렉터 영역, 상기 보조 영역, 상기 우물과 간격을 두고 베이스 영역을 형성하는 제4공정을 포함하는 수평형 바이폴라 트랜지스터의 제조방법.
  4. 제3항에서, 상기 보조 영역을 상기 콜렉터 영역 및 상기 에미터 영역보다 저농도의 이온 주입으로 형성하는 수평형 바이폴라 트랜지스터의 제조방법.
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