KR940002834B1 - 반도체 집적회로와 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 1실시예에 따른 반도체 직접회로의 일부 소자의 단면을 제조공정순으로 나타낸 제조 공정도.
제2도는 종래의 기술에 따른 복합 Bi-CMOS회로도.
제3도는 종래의 기술에 따른 복합 Bi-CMOS회로내의 일부소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 실리콘기판 12 : N+형 매립콜렉터확산층
13 : P형 에피택셜층 14 : N-형 콜렉터확산층
15 : N+형 전극입출영역
16 : P채널 MOSFET의 폴리실리콘 게이트전극
17 : P채널 MOSFET의 게이트산화막
18 : P채널 MOSFET의 P+형 소오스확산층
19 : P채널 MOSFET의 P형 드레인확산층
20 : NPN 바이폴라 트랜지스터의 P형 외부베이스확산층
20 : ' : NPN바이폴라 트랜지스터의 P-형 내부베이스확산층
21 : NPN 바이폴라 트랜지스터의 N+형 에미터확산층
22 : CVD층간 절연막 23 : 알루미늄배선
A : 드레인과 베이스를 접속하는 배선
B : NPN의 바이폴라 트랜지스터의 베이스 D : P채널 MOSFET의 드레인
Q1 : P채널 MOSFET Q2 : N 바이폴라 트랜지스터
[산업상의 이용분야]
본 발명은 반도체 직접회로와 그 제조방법에 관한 것으로, 특히 Bi-CMOS구조를 갖춘 반도체 직접회로 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제2도는 종래의 일반적인 Bi-CMOS 복합회로의 회로도를 나타낸 것이고, 제3도는 그 일부 소자인 트랜지스터(Q1, Q2)의 형성영역에서의 단면도를 나타낸 것이다.
우선, 제2도의 Bi-CMOS복합회로에 있어서는, P채널 MOS 트랜지스터(Q1)의 드레인(D)을 NPN 바미폴라 트랜지스터(Q2)의 베이스(B)에 접속시킴으로써 드레인전류가 NPN 바이폴라 트랜지스터(Q2)에 의해 증폭되고, 고전류를 공급할 수 있는 구조로 되어 있다.
제3도에 나타낸 바와 같이 종래 이러한 직접회로에 있어서는, P채널 MOS트랜지스터(Q1)의 NPN 바이폴라 트랜지스터(Q2)를 각각 다른 영역에 형성하고, P채널 MOS 트랜지스터(Q1)의 드레인(D)과 NPN 바이폴라 트랜지스터(Q2)의 베이스(B)를 별도의 배선(A)으로 접속하였다.
이와 같이 구성된 종래의 반도체 직접회로에서는, 능동소자와 이 능동소자들을 접속시키는 배선영역을 각각 별도로 형성하였기 때문에, 칩면적이 커지는 문제점이 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, Bi-CMOS회로와 같은 반도체 직접회로에 있어서 종래의 배선영역을 없앰으로써 칩면적이 작은 Bi-CMOS회로를 포함하는 반도체 직접회로 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 직접회로는, 반도체 기판의 제1도전형 영역상에 형성된 게이트전극과 상기 제1도전형 영역내에 형성된 제2도전전형의 소오스영역 및 드레인영역을 갖춘 제2도전형 MOSFET와, 상기 제1도전전형 영역을 콜렉터영역으로 하고 상기 제1도전전형 영역내에 형성된 베이스영역 및 에미터영역을 갖춘 바이폴라 트랜지스터를 구비한 반도체 직접회로에 있어서, 상기 제2도전형 MOSFET의 드레인영역과 상기 바이폴라 트랜지스터의 베이스영역이 상기 제1도전전형 영역내에서 연속한 공통영역으로 형성되고, 상기 MOSFET의 드레인영역과 상기 바이폴라 트랜지스터의 베이스영역의 불순물확산농도가 같으며, 상기 공통영역에서의 표면불순물농도가 1×1017~5×1019㎝-3인 것을 특징으로 한다.
또 본 발명에 따른 반도체 직접회로의 제조방법은 제1도전형의 에피택셜층내에 제2도전형의 매립확산층에 접하는 제2도전전형의 제1확산층과 제1확산층보다 고농도이며 상기 매립확산층에 접하는 제2도전전형의 전극인출용 제2확산층을 형성하는 공정과, 상기 제1확산층과 제2확산층의 윗부분에 게이트산화막 및 게이트전극으로 이루어진 게이트전극부를 형성하는 공정, 이 게이트전극부를 마스크로 해서 MOSFET의 소오스영역에 제1도전형의 불순물을 이온주입하는 공정, 상기 MOSFET의 드레인 과 바이폴라 트랜지스터의 베이스가 동일영역으로 형성되는 공통영역에 제1도전형의 불순물을 이온주입하는 공정, 바이폴라 트랜지스트의 에미터영역에 제2도전형의 불순물을 도핑하는 공정 및, 상기 소오스영역과 공통영역및 에미터영역의 불순물을 동시에 열확산시켜 소정의 깊이로 확상되도록 하는 공정을 구비하여 이루어지고, 상기 MOSFET의 드레인영역과 상기 바이폴라 트랜지스터의 베이스영역의 불순물 확산농도가 같으며, 상기 공통영역에서의 표면불순물농도가 1×1017~5×1019㎝-3인 것을 특징으로 한다.
[작용]
본 발명의 반도체 직접회로에 있어서는, MOSFET의 드레인영역과 바이폴라 트랜지스터의 베이스영역을 직접 단일의 확산영역으로 접속시켜 MOSFET의 드레인영역과 바이폴라 트랜지스터 베이스영역의 전기적 접속이 이 단일의 확산영역에서 이루어지도록 함으로써 종래의 배선을 없앨 수 있고, 그에 따라 상기 반도체장치의 칩면적을 축소시킬 수 있게 된다. 또한, 상기 드레인영역과 상기 베이스영역을 균일하며 연속한 영역으로 할 수 있고, 이들 드레인영역과 베이스영역을 동일한 공정으로 형성할 수 있기 때문에, 이들 영역을 각각 따로따로 형성하는 것에 의한 공정의 용장성(冗長性)과 다른 영역을 형성할 때에 필요한 마스크정합이 여유 등을 고려할 필요가 없게 되어 더 한층 미세한 구조로 얻을 수 있게 된다.
[실시예]
이하, 제1a 내지 b도를 참조하여 본 발명의 1실시예에 따른 반도체 직접회로와 그 제조방법에 대해 상세히 설명한다.
우선, 제1a도에 나타낸 바와 같이 P형 반도체기판(11)상에 도시되지 않은 열산화막을 형성하고, 도시되지 않은 포토레지스트를 이용하여 매립확산층을 패턴을 형성한다. 그 후, 이 포토레지스트를 마스크로 해서 매립확산층 형성영역내의 상기 열산화막을 제거하며, 이 제거된 부분에 N형 불순물인 비소(As)를 이온주입하고 열확산시킴으로써 N+형 매립콜렉터확산층(12)을 형성한다. 이어, 에피택셜법을 이용하여 전면에 P형 에피택셜층(13)을 기상성장시킨다.
다음에는 제1b도에 나타낸 바와 같이 도시되지 않은 포토레지스트를 이용하여 콜렉터확산층 패턴을 형성하며, 이 포토레지스트를 마스크로 해서 N형 불술문인 인(P)을 이온주입하고 N+형 매립콜렉터확산층(12)에 접하도록 열확산시킴으로써 N-형 매립콜렉터확산층(14)을 형성한다. 이어, 전극인출용 고농도 확산영역을 얻기 위해 도시되지 않은 포토레지스크를 이용하여 고농도 확산영역 패턴을 형성하며, 이 포토레지스크를 마스크로 해서 다시 한번 N형 불순물인 인(P)을 이온주입하고 열확산시킴으로써 N+형 매립콜렉터확산층(12)에 접하도록 N+형 전극인축영역(15)을 형성한다.
다음으로 제1c도에 나타낸 바와같이 열산화법을 이용하여 게이트산화막을 형성하며, 전면에 폴리실리콘을 퇴적시키고, 패터닝함으로써 폴리실리콘 게이트전극(16) 및 게이트산화막(17)으로 이루어진 게이트전극부를 형성한다. 그 후, 이 게이트전극부를 마스크로 해서 MOSFET의 소오스형성영역에 P형 불순물인 붕소(B)를 고농도로 이온주입하고, 이어서 MOSFET와 바이폴라 트랜지스터의 드레인 및 베이스형성영역에 P형 불술물인 붕소(B)를 이온주입하며, 계속해서 바이폴라 트랜지스터의 에미터형성영역에 N형 불순물인 비소(As)를 고농도로 이온주입한 후 동시에 열확산시킴으로써, MOSFET의 P+형 소오스확산층(18)과, MOSFET와 바이폴라 트랜지스터가 공유하는 P형 드레인 및 베이스확산층(19,20,20'), 바이폴라 트랜지스터의 N+형에 미터확산층(21)을 각각 소정의 깊이로 형성한다. 이때, N형과 P형 불순물, 예컨대 비소(As)와 붕소(B)의 경우에는 N형의 비소(As)보다 P형의 붕소(B)쪽이 열에 의한 확산속도가 빠르기 때문에 P형드레인 및 베이스확산층(19,20,20')이 N+형 에미터 확산층(21)보다 깊게 형성되고, 또 N+형 에미터확산층(21)에 아래에 잠입하도록 P형 확산층이 확산되므로, N+형 에미터확산층(21)은 P형 드레인 및 베이스확산층(19,20,20')내에 떠있는 것처럼 형성되게 된다.
계속해서, 제1도(d)에 나타낸 바와 같이 CVD법에 의해 실리콘산화막을 층간절연막(22)으로서 퇴적시키고, 도시되지 않은 포토레지스트를 이용하여 접속구멍 개공패턴을 형성하며, 이 포토레지스트를 마스크로 해서 접속구멍을 개공하고, 알루미늄합금을 퇴적시켜 소정의 배선(23)을 형성함으로써, 본 발명의 실시예에 따른 반도체장치가 제조된다.
이러한 구성에 의하면, P채널 MOSFET(Q1)의 드레인(19)과 NPN 바이폴라 트랜지스터(Q2)의 베이스(20, 20')를 동일한 확산층으로 형성하여 이 확산층에서 MOSFET와 바이폴라 트랜지스터의 전기적 접속이 이루어지도록 함으로써, 종래 MOSFET와 바이폴라 트랜지스터의 전기적 접속을 위해 필요했던 배선(A)을 없앨 수 있게 되어, 예컨대 소자 1개당 20~30% 정도 반도체장치의 횡 방향의 집적도를 높일 수 있게 된다. 또, P채널 MOSFET(Q1)의 드레인(19) 및 NPN 바이폴라 트랜지스터(Q2)의 베이스(20, 20')를 동일한 공정, 동일한 조건으로 형성함으로써 각각 따로따로 형성하는 것에 의한 공정의 용장성과 다른 영역을 형성할 때에 필요한 마스크정합의 여유 등을 고려할 필요가 없게 되어 더 한층 미세한 구조를 얻을 수 있게 된다.
여기서, 동일한 공정으로 형성할 수 있는 조건은, 바이폴라 트랜지스터의 외부 베이스(20)의 농도에 의해 내부베이스(20')의 조건이 저절로 결정되어 버리기 때문에, 통상 그 표면농도는 1×1017~5×1019㎝-3, 깊이는 0.1~0.3㎛이다. 한편, P채널 MOSFET의 드레인농도는, 특히 1.0㎛ 이하의 P채널 MOSFET에서는 드레인근방의 농도를 낮게 하여 접합전계를 약하게 함으로써 열도전(hot electron)에 의한 P채널 MOSFET의 특성열화를 방지하고, 또 MOS 특유의 쇼트채널효과(short channel effect)까지도 경감시킬 수 있도록, 종래의 농도(＞1×1020㎝-3) 보다 낮은 1×1017∼5×1019㎝-3으로 하는 것이 바람직하다.
상기 실시예에 있어서는 P형 반도체기판에 P채널 MOSFET와 NPN 바이폴라 트랜지스터를 조합하는 경우에 대해 설명했지만, N형 반도체기판에 P형 우물형상 영역을 설치하고 N채널 MPSFET와 PNP 바이폴라 트랜지스터를 조합하도록 해도 된다.
이때, N형 불순물자로서는 인(P)과 비소(As), P형 불순물로서는 붕소(B)를 이용하고, N-영역(N채널 MOSFET의 드레인과 PNP 바이폴라 트랜지스터의 베이스)의농도는 열전자에 의한 디바이스 열화를 억제할 수 있도록 제어하는 것이 바람직하다.
또, 에미터영역을 형성하는 방법으로서는 폴리실리콘으로부터 실리콘기판으로 불순물을 도핑하는 방법도 가능하다.
또한, 본 실시예에서는 에피택셜층으로서 P형을 사용했지만, N형이어도 되고, 이때 바이폴리영역과 P채널 MOS 영역 이외에는 P형 불술문인 붕소(B)를 이온주입하여 P형 기판에 접하는 P형 불순물영역을 형성해도 된다.
더욱이, 본 발명이 실시예에서는 P형 실리콘기판내에 NPN 바이폴라와 P채널 MOS를 형성했지만, N형 실리콘기판내에 NPN 바이폴라와 P채널 MOS를 형성해도 된다. 이때, NPN 바이폴라의 콜렉터는 N형 기판과 동전위로 된다. 또한, P형 실리콘기판내에 PNP바이폴라와 N채널 MOS를 형성할 때도 마찬가지이다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 점위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, Bi-CMOS회로와 같은 반도체 집적회로에 있어서 MOSFET의 드레인영역과 바이폴라 트랜지스터의 베이스영역을 직접 단일의 공통확산영역으로 접속시켜 MOSFET의 드레인영역과 바이폴라 트랜지스터의 베이스영역을 접속시키는 배선영역을 없앰으로써, 칩면적이 작은 Bi-CMOS회로를 실현할 수 있게 된다. 또, 드레인영역 및 베이스영역을 균일하며 연속한 영역으로 할 수 있고, 이들 영역을 동일한 공정으로 형성할 수 있기 때문에, 각각 따로따로 형성하는 것에 의한 공정의 용장성과 다른 영역을 형성할 때 필요한 마스크정합의 여유를 고려할 필요가 없게 되어 더 한층 미세한 구조를 얻을 수 있게 된다.
Claims (3)
- 반도체기판(11)의 제1도전형 영역(14)상에 형성된 게이트전극(16)과 상기 제1도전형 영역(14)내에 형성된 제2도전형의 소오스영역(18) 및 드레인영역(19)을 갖춘 제2도전전형 MOSFET(Q1)와, 상기 제1도전형 영역(14)을 콜렉터영역으로 하고 상기 제1도전형 영역(14)내에 형성된 베이스영역(20) 및 에이터영역(21)을 갖춘 바이폴라 트랜지스터(Q2)를 구비한 반도체 집적회로에 있어서, 상기 제2도전전형 MOSFET(Q1)의 드레인영역(19)과 상기 바이폴라 트랜지스터(Q2)의 베이스영역(20)이 상기 제1도전형 영역(14)내에서 연속한 공통영역으로 형성되고, 상기 MOSFET(Q1)의 드레인영역(19)과 상기 바이폴라 트랜지스터(Q2)의 베이스 영역(20)의 불순물확산농도가 같으며, 상기 공통영역에서의 표면불순물농도가 1×1017~5×1019㎝-3인 것을 특징으로 하는 반도체 직접회로.
- 제1항에 있어서, 상기 바이폴라 트랜지스터(Q2)의 에미터영역(21)이 폴리실리콘을 매개한 제1도전형 불순물의 도핑에 의해 형성되는 것을 특징으로 하는 반도체 직접회로.
- 제1도전형의 에피택셜층(13)내에 제2도전형의 매립확산층(12)에 접하는 제2도전전형의 제1확산층(14)과 이 제1확산층(14)보다 고농도이며 상기 매립확산층(12)에 접하는 제2도전형의 전극인출용 제2확산층(15)을 형성하는 공정과, 상기 제1확산층(14)과 제2확산층(15)의 윗부분에 게이트 산화막(17) 및 게이트 전극(16)으로 이루어진 게이트전극부를 형성하는 공정, 상기 게이트전극부를 마스크로 해서 MOSFET(Q1)의 소오스영역(18)에 제1도전형의 불순물을 이온주입하는 공정, 상기 MOSFET(Q1)의 드레인과 바이폴라 트랜지스터(Q2)의 베이스가 동일영역으로 형성되는 공통영역(19,20)에 제1도전형의 불순물을 이온주입하는 공정, 상기 바이폴라 트랜지스터(Q2)의 에미터영역(21)에 제2도전형의 불순물을 도핑하는 공정 및, 상기 소오스영역(18)과 공통영역(19,20) 및 에미터영역(21)의 불순물을 동시에 열확산시켜 소정의 깊이로 확산되도록 하는 공정을 구비하여 이루어지고, 상기 MOSFET(Q1)의 드레인영역(19)과 상기 바이폴라 트랜지스터(Q2)의 베이스영역(20)의 불순물확산농도가 같으며, 상기 공통영역(19,20)에서 표면불순물농도가 1×1017~5×1019㎝-3인 것을 특징으로 하는 반도체 직접회로의 제조방법.
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