DE4220788A1 - Halbleiteranordnung und damit aufgebaute Logikgrundschaltung - Google Patents

Description

Auf dem Gebiet der digitalen Schaltungen wird heute hauptsächlich die komplementäre MOS-Technik (CMOS) mit den Schaltelementen N-Kanal- und P-Kanal-MOS-Transistor ver­ wendet. Für sehr schnelle Schaltkreise, d. h. Schaltkreise mit hoher Taktfrequenz, hoher Ver­ arbeitungsleistung usw. kommen auch Bipolartechniken, insbesondere ECL-Schaltungen zum Einsatz.

Beide Schaltungsarten haben spezifische Vor- und Nachteile. Um eine Kombination von bestimmten Vorteilen in einem Schaltkreis zu erreichen, wurden BiCMOS-Technologien ent­ wickelt, mit denen auf einem Chip sowohl MOS-Transistoren als auch optimierte Bipolartran­ sistoren (meist vom NPN-Typ) hergestellt werden können. Mit diesen Techniken ist es sowohl möglich, sehr kurze Schaltzeiten zu realisieren als auch geringe Verlustleistungen in den Schaltungsteilen mit niedriger Taktfrequenz zu erreichen. Die dafür entwickelten Schaltungs­ techniken werden in der Literatur beschrieben (z. B. in der Zeitschrift IEEE Journal of Solid- State Circuits, Vol. 26, Nr. 11, November 1991, Seiten 1606 bis 1614). Der dort u. a. beschrie­ bene konventionelle BiCMOS-Inverter besteht aus sechs diskreten Bauelementen: einem P- Kanal-MOS-Transistor, drei N-Kanal-MOS-Transistoren und zwei NPN-Bipolartransistoren. Die vier MOS-Transistoren dienen der gegenphasigen Ansteuerung der Bipolartransistoren, so daß je nach Eingangspegel (Low oder High) der Inverterausgang über die Bipolartransisto­ ren auf annähernd Betriebsspannung bzw. annähernd Massepegel geschaltet ist.

In der o. g. Literatur wird weiterhin ein verbesserter Inverter vorgestellt, der weniger diskrete Bauelemente benötigt. Durch Zusammenfassen von jeweils einem P-Kanal-MOS-Transistor und einem Bipolartransistor in einer N-Wanne zu einem Verbundelement (Merged BiCMOS) wird der Chipflächenbedarf der Schaltung und auch deren Komplexität (Anzahl von Kontakt­ löchern, Leitbahnen usw.) verringert. Die so entstandene Merged BiCMOS-Schaltung besteht aus zwei N-Kanal-MOS-Transistoren und aus zwei PMOS/NPN-Verbundbauelementen. Mit diesen Schaltungen wird eine kleine Schaltzeit auch bei geringen Versorgungsspannungen (bis unter 2,5 Volt) erreicht.

Nachteilig bei den o. g. Schaltungen erweist sich die Tatsache, daß auf Grund der Verwendung von Bipolartransistoren als Ausgangspegel nicht Masse- oder Betriebsspannung erreicht wird, sondern Pegel, die im Gegensatz zu reinen CMOS-Stufen um einen Spannungsabfall V_BE von ca. 0,7 Volt verschoben sind. Daraus ergeben sich folgende Nachteile:
Es muß berücksichtigt werden, daß in einer komplexen Schaltung mehrere logische Grund­ schaltungen zusammengeschaltet werden. Auf Grund der Pegelverschiebungen durch die Bipolartransistoren liefert eine vorgeschaltete Stufe einen um V_BE erhöhten Low-Pegel. Mit diesen Pegeln werden die Eingangs-MOS-Transistoren betrieben, die dadurch eine verringerte Gate-Source-Spannung besitzen, womit ihre Stromergiebigkeit am Drain sinkt. Bei einigen Schaltungen ist sogar die wirksame Gate-Source-Spannung im Pull-Down-Zweig um zwei V_BE verringert, da zusätzlich der Pegel am Source des N-Kanal-Transistors um V_BE angeho­ ben ist.

Die genannten Probleme führen aus der Sicht der Anwender von Schaltkreisen zu folgenden Nachteilen:

• - 1. Geringere Geschwindigkeit der Schaltungen auf Grund der verringerten Stromstärke.
• - 2. Vergrößerte Ruheverlustleistung der Schaltungen, da die Gatespannung der MOS-Transi­ storen im ausgeschalteten Zustand nahe an der Schwellspannung liegt.
• - 3. Die Störsicherheit der Schaltungen ist schlechter, da der Spannungshub zwischen Low- und High-Pegel verringert ist.

Die genannten Nachteile werden vor allem dann gravierend, wenn mit geringen Betriebsspan­ nungen gearbeitet wird. Aber gerade hier ist gegenwartig ein Trend der Betriebsspannungs­ verringerung von 5 V auf ca. 3 V zu verzeichnen.

In der Fachliteratur sind Möglichkeiten angegeben, die die o. g. Nachteile teilweise vermei­ den. Diese Auswege erfordern aber immer kompliziertere Schaltungen mit zusätzlichen Tran­ sistoren oder Widerständen, die die Chipfläche vergrößern und teilweise auch spezielle zusätzliche technologische Prozeßschritte erfordern.

Der in Anspruch 1 angegebenen Erfindung liegt das Problem zugrunde, die Geschwindigkeit von BiCMOS-Schaltungen bei kleinen Betriebsspannungen zu erhöhen, die Ruheverlustlei­ stung zu senken und die Störsicherheit zu verbessern, wobei keine zusätzliche Chipfläche beansprucht wird.

Diese Aufgabe wird bei einer Halbleiteranordnung nach dem Oberbegriff des Anspruchs 1 durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen gelöst.

Die mit der Erfindung erzielbaren Vorteile liegen darin begründet, daß statt der Anordnung und Verschaltung von räumlich getrennten Einzelbauelementen auf dem Halbleiterchip ein Bauelement verwendet wird, das die Funktion eines MOS-Transistors, eines Bipolartransis­ tors und eines Widerstandes auf engstem Raum vereint. In dem Draingebiet des MOS-Transi­ stors ist ein Emittergebiet des Bipolartransistors untergebracht, wobei das Draingebiet zugleich als Basis wirkt. Die Basisschicht, die den Emitter vollständig zum Substrat abgrenzt und die auch in lateraler Richtung annähernd die gleiche Schichtdicke besitzt, wie in vertika­ ler Richtung, wird dabei zusätzlich als Ableitwiderstand genutzt. Dazu ist an mindestens einer Stelle des Draingebietes der Emitter ausgespart, so daß das Draingebiet und auch der Emitter direkt in unmittelbarer Gatenähe kontaktiert werden. Ein spezieller Basiskontakt entfällt, wodurch insbesondere die Basis-Kollektor-Kapazität verringert wird. In Ausgestaltung der Erfindung wird das Draingebiet an mehreren Stellen kontaktiert und es werden wahlweise mehrere Gates in Reihe oder parallel angeordnet. Mit der erfindungsgemäßen Halbleiteranordnung lassen sich vorteilhaft Logikgrundschaltun­ gen mit großer Schaltgeschwindigkeit, geringer Ruheverlustleistung und guter Störsicherheit aufbauen.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgen­ den näher beschrieben.

Es zeigen:

Fig. 1 die Halbleiteranordnung in der Draufsicht.

Fig. 2 den Querschnitt der Halbleiteranordnung entlang der Linie A-A in Fig. 1.

Fig. 3 den Querschnitt der Halbleiteranordnung entlang der Linie B-B in Fig. 1.

Fig. 4 die Draufsicht auf eine Halbleiteranordnung mit zwei Drainanschlüssen.

Fig. 5 die Draufsicht auf eine Halbleiteranordnung mit zwei Gates, die in Reihe geschaltet sind.

Fig. 6 die Draufsicht auf eine Halbleiteranordnung mit zwei Gates, die parallel geschaltet sind.

Fig. 7 das Schaltsymbol für die Halbleiteranordnung nach Fig. 1.

Fig. 8 eine Inverterschaltung mit zwei Halbleiteranordnungen.

Fig. 9 eine zweite Inverterschaltung mit zwei Halbleiteranordnungen.

Fig. 10 eine Schaltung eines NAND-Gatters mit zwei Halbleiteranordnungen.

Die erfindungsgemäße Halbleiteranordnung ist in einem Halbleitergrundsubstrat 1 unterge­ bracht, das im Ausführungsbeispiel eine Dotierung vom P-Typ (Löcherleitung) mit einer Ladungsträgerdichte von 10¹⁵ cm^-3 aufweist (Fig. 1 bis 3). In diesem Halbleitergrundsubstrat 1 befindet sich eine N-Wanne 2 mit retrogradem Dotierungsprofil, d. h. die Dotierung in tieferen Zonen (1,5 µm) ist höher als die an der Halbleiteroberfläche. Solche retrograden Wannen kön­ nen in bekannter Weise mit Hilfe von Epitaxieverfahren oder Ionenimplantation hergestellt werden.

In der N-Wanne 2 befinden sich zwei aktive Gebiete (in Fig. 1 durch starke Umrandung darge­ stellt), die im Gegensatz zu den übrigen Bereichen der Halbleiteroberfläche kein dickes Fel­ doxid 3 besitzen (Feldoxiddicke: 0,8 µm). Das breitere aktive Gebiet (links in Fig. 1 und 2) wird durch ein Gate 4, das aus polykristallinem Silizium besteht, in zwei Teile geteilt. Der in Fig. 1 und 2 linke Teil enthält auf der dem Gate 4 abgewandten Seite eine N⁺-Dotierung 5 und auf der an das Gate 4 angrenzenden Seite ein Sourcegebiet 6, das p⁺-dotiert ist. Der rechte Teil enthält über den ganzen Bereich eine Dotierung vom P-Typ.

In diesem Draingebiet 7 befindet sich ein Emitter 8, der mit einer n⁺-Dotierung der Konzen­ tration von ca. 10¹⁹ cm^-3 versehen ist. Der Emitter 8 ist so angeordnet, daß ihn der p-dotierte Bereich zur N-Wanne 2 hin vollständig abgrenzt, d. h., es gibt keine Verbindung zwischen Emitter 8 und N-Wanne 2. Das Draingebiet 7 besitzt auf einer Seite, nämlich dort, wo der Emitter 8 ausgespart ist, ein Gebiet mit p+-Dotierung, welches dort den Drainkontakt 9 bildet.

Zwischen dem Gate 4 und dem darunter liegenden Halbleitergebiet befindet sich ein dünner Gateisolator von 30 nm dickem Siliziumdioxid. Das zweite, kleinere aktive Gebiet enthält eine N⁺-Dotierung, die mit der N-Wanne 2 verbunden ist und die den Kollektorkontakt 10 bil­ det.

Über den aktiven Gebieten befinden sich noch Metallschichten (in den Fig. 1 bis 3 schattiert dargestellt), die der Kontaktierung der Halbleiteranordnung dienen. Über der N⁺-Dotierung 5 und dem Sourcegebiet 6 liegt eine ansonsten nicht angeschlossene Metallfläche 11, die einen Kurzschluß zwischen diesen Gebieten bewirkt und somit eine Verbindung von Wanne und Sourcegebiet 6 herstellt. Das Gate 4 ist über ein Kontaktloch mit einer Metalleitung verbun­ den, die der Verdrahtung dient. Der Emitter 8 und der Drainkontakt 9 sind mit ein und dersel­ ben Ausgabeleitung 14 verbunden und somit kurzgeschlossen. Der Kollektorkontakt 10 ist schließlich mit einer weiteren Metalleitung verbunden.

Zur Erläuterung der Funktion der erfindungsgemäßen Halbleiteranordnung müssen einige Festlegungen zu den von außen angelegten Spannungen getroffen werden: Das Halbleitersubstrat 1 ist mit dem Bezugspegel (Masse) von null Volt verbunden. Der Kollektorkontakt 10 ist mit einer festen positiven Spannung von V_CC=5 V verbunden. Am Gate 4 liegt eine pulsierende Signalspannung mit einem Low-Pegel von null Volt und einem High-Pegel von fünf Volt. Der Emitter 8 und Drainkontakt 9 sind über die Ausgangsleitung 14 mit einer Ausgangslast gegen Masse verbunden.

Im Ausgangszustand liegt am Gate 4 High-Pegel und an der Ausgangsleitung 14 null Volt. Der PMOS-Transistor 12, der durch die Elemente Sourcegebiet 6, Gate 4 und Draingebiet 7 gebildet wird, ist auf Grund der Gate-Source-Spannung von null Volt gesperrt (das Sourcege­ biet ist über den angrenzenden N⁺-Kontakt mit 5 V der Wanne verbunden). Es fließt zunächst kein Strom durch die Halbleiteranordnung (bis auf kleine Restströme). Auch der NPN-Transi­ stor 13, der durch die Elemente Emitter 8 und Draingebiet 7, das hier funktionell als Basis wirkt, und N-Wanne 2, die als Kollektor wirkt gebildet wird, ist gesperrt. Springt nun die Signalspannung von High- auf Low-Pegel, beträgt die wirksame Gate-Source- Spannung am PMOS-Transistor 12 minus fünf Volt. Der PMOS-Transistor 12 wird leitfähig und es fließen Löcher aus dem Sourcegebiet 6 zum Draingebiet 7. Dieser Strom gelangt teil­ weise zum Drainkontakt 9 und damit zur Ausgangsleitung 14. Der Strom verursacht aber auch über dem Draingebiet 7 in lateraler Richtung einen Spannungsabfall, der so gerichtet ist, daß das Basispotential auf der dem Drainkontakt 9 abgewandten Seite höher ist als auf der Seite des Drainkontaktes 9.

Der Schichtwiderstand des Draingebietes 7 entspricht etwa dem Schichtwiderstand der Basis des NPN-Transistors 13, da das Draingebiet 7 den Emitter 8 so umschließt, daß die laterale Abgrenzung des Emitters 8 zur N-Wanne 2 annähernd die gleiche Abmessung (z. B. 250 nm) besitzt, wie die vertikale Basisweite. Der Schichtwiderstand beträgt ca. 7 Kilo Ohm pro Qua­ drat.

Unter den genannten Voraussetzungen und angedeuteten Dimensionierungen ist der Span­ nungsabfall so groß, daß die Potentialdifferenz zwischen Draingebiet 7 und Emitter 8 auf der dem Drainkontakt 9 abgewandten Seite die V_BE des Basis-Emitter-Übergangs überschreitet. Es fließt dadurch ein Basisstrom und ein um die Stromverstärkung des NPN-Transistors 13 erhöhter Emitterstrom. An der Ausgangsleitung 11 addieren sich beide Ströme, so daß ein kräftiger Strom zur Ausgangslast fließt und dort z. B. eine Leitungskapazität sehr schnell auf­ lädt.

Wird der Pegel am Gate 4 wieder von Low auf High geschaltet, dann sperrt der PMOS-Tran­ sistor 12, und es werden damit keine weiteren positiven Ladungen zur Basis des NPN-Transi­ stors 13 geliefert. Der NPN-Transistor 13 schaltet damit sehr schnell aus, da Emitter 8 und Drainkontakt 9 über die Ausgangsleitung 14 kurzgeschlossen sind, so daß die in der Basis vorhandenen Ladungsträger schnell abgesaugt werden.

In Fig. 4 ist die Draufsicht auf eine Halbleiteranordnung mit zwei Drainkontakten 9a und 9b dargestellt. Diese Anordnung läßt sich besonders vorteilhaft in Schaltstufen im Pull-up-Teil einsetzen. Ein Drainkontakt 9a ist dabei wie in Fig. 1 über die Ausgangsleitung 11 mit dem Emitter 8 verbunden. Der andere Drainkontakt 9b ist für die Verschaltung in einer Schaltungs­ anordnung frei verfügbar.

In Fig. 5 ist eine Halbleiteranordnung mit zwei in Reihe geschalteten Gates dargestellt. In die­ ser Ausführung gelangt die Halbleiteranordnung nur dann in den eingeschalteten Zustand, wenn beide Gates Low-Pegel führen. Diese Anordnung wird für den Aufbau von Logikgattern genutzt.

In Fig. 6 ist eine Halbleiteranordnung mit zwei parallel geschalteten Gates dargestellt. In die­ ser Ausführung gelangt die Halbleiteranordnung dann in den eingeschalteten Zustand, wenn eines der beiden Gates Low-Pegel führt. Diese Anordnung wird ebenfalls für den Aufbau von Logikgattern genutzt.

In Fig. 7 ist ein Schaltsymbol für die Halbleiteranordnung nach Fig. 1 dargestellt, wobei der Gateanschluß mit G, der gemeinsame Drain- und Emitteranschluß mit E und der Kollektoran­ schluß mit K symbolisiert sind. Sind zusätzliche Anschlüsse nach außen vorhanden, so wer­ den diese als zusätzliche Leitungen symbolisiert und im Falle des herausgeführten Drainanschlusses mit D oder im Falle von mehreren Gates mit G1 und G2 bezeichnet.

Fig. 8 zeigt einen Schaltungsvorschlag für die Realisierung eines Inverters mit zwei erfin­ dungsgemäßen Halbleiteranordnungen. Außerdem enthält die Schaltung einen CMOS- Inverter, dessen Eingang mit dem Gattereingang und dessen Ausgang mit dem Gate der unte­ ren Halbleiteranordnung verbunden sind. Der P-Kanal-Transistor des CMOS-Inverters ist sourceseitig mit dem Inverterausgang verbunden. In dieser Schaltungsanordnung werden die beiden Halbleiteranordnungen gegenphasig angesteuert, so daß bei einem High-Pegel am Ein­ gang der untere Zweig (Pull-down) eingeschaltet ist und bei Low Pegel der obere Zweig (Pull-up). Von Vorteil sind dabei:

• - Die schnelle Umladung der Ausgangslastkapazität durch das gleichzeitige Wirken der PMOS-Transistoren und der Bipolartransistoren.
• - Keine Ruheverlustleistung.
• - Das Erreichen der vollen CMOS-Pegel von 5 V bzw. 0 V.

Fig. 9 zeigt eine Schaltung bei der gegenüber der Schaltung in Fig. 6 ein PMOS-Transistor eingespart wird, indem gemäß Fig. 4 in der oberen Halbleiteranordnung ein zweiter Drainan­ schluß vorgesehen ist, der mit dem Drain des N-Kanal-Transistors und dem Gate der unteren Halbleiteranordnung verbunden ist.

Fig. 10 zeigt einen Schaltungsvorschlag für die Realisierung eines zweifach-NAND-Gatters mit zwei erfindungsgemäßen Halbleiteranordnungen. Im Pull-up-Zweig wird dabei eine Halb­ leiteranordnung mit zwei in Reihe geschalteten Gates entsprechend Fig. 5 eingesetzt. Außer­ dem enthält die Schaltung ein GMOS-NAND-Gatter, dessen Eingänge mit den Gattereingängen verbunden sind und dessen Ausgang mit dem Gate der unteren Halbleiteran­ ordnung verbunden ist. Die P-Kanal-Transistoren des CMOS-NAND-Gatters sind source­ seitig mit dem NAND-Gatterausgang verbunden. In dieser Schaltungsanordnung werden die beiden Halbleiteranordnungen wiederum gegenphasig angesteuert, so daß bei High-Pegel an beiden Eingängen der untere Zweig (Pull-down) eingeschaltet ist und bei Low Pegel an wenigstens einem Eingang der obere Zweig (Pull-up).

In analoger Weise lassen sich auch andere logische Grundschaltungen wie NAND- und NOR- Gatter mit beliebig vielen Eingängen realisieren. Es ist analog zu Fig. 9 auch möglich, diese Gatter ohne zusätzliche P-Kanal-Transistoren aufzubauen.

Claims (16)

1. Halbleiteranordnung, angeordnet in einem Halbleitergrundsubstrat, mit einer Region eines ersten Leitfähigkeitstyps mit einem Gate zwischen einem streifenförmigen Source- und einem Draingebiet des zweiten Leitfähigkeitstyps, gekennzeichnet dadurch, daß in oder über dem Draingebiet abschnittsweise ein Emittergebiet angeordnet ist, das zu der Region des ersten Leitfähigkeitstyps hin vollständig durch das Draingebiet abgegrenzt ist, wobei die laterale Abgrenzung des Emitters zur Region des ersten Leitfähigkeitstyps annähernd die gleiche Abmessung besitzt, wie die vertikale Abmessung des Basisgebietes, das zwischen Emitter und der Region des ersten Leitfähigkeitstyps gebildet wird und daß sowohl das Draingebiet als auch das Emittergebiet in unmittelbarer Gatenähe kontaktiert sind.

2. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß der Emitter aus polykristallinem Silizium besteht.

3. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß die Region des ersten Leitfähigkeitstyps in der Nähe des Draingebietes kontaktiert ist.

4. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß unmittelbar neben dem Sourcegebiet ein hoch dotiertes Gebiet des ersten Leitfähigkeitstyps angeordnet ist, das mit dem Sourcegebiet kurzgeschlossen ist.

5. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß das Draingebiet und das Emittergebiet mit einem und nur einem Leitbahnabschnitt kontaktiert sind.

6. Halbleiteranordnung nach Anspruch 4, gekennzeichnet dadurch, daß das Draingebiet durch einen Schottky-Kontakt an einen Leitbahnabschnitt kontaktiert ist.

7. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß das Draingebiet beid­ seitig des Emittergebietes mit zwei nicht miteinander in Verbindung stehenden Leitbahnen kontaktiert ist.

8. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß das Basisgebiet abschnittsweise unterschiedliche Dotierung aufweist.

9. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß der MOS-Teil und/ oder Bipolarteil Heterostrukturen enthält.

10. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß der MOS-Teil zwei oder mehrere Gates enthält, die in Reihe geschaltet sind.

11. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß der MOS-Teil zwei oder mehrere Gates enthält, die parallel geschaltet sind.

12. Halbleiteranordnung nach Anspruch 1-9, gekennzeichnet dadurch, daß diese gateseitig mit dem Gate eines MOS-Transistors verbunden, den Eingang (IN) eines Inverters ausbildet und daß diese emitter-drainseitig mit dem Drain des MOS-Transistors verbunden, den Aus­ gang des Inverters (OUT) ausbildet und daß das Source des MOS-Transistors mit dem Masse­ potential und der Kollektor der Halbleiteranordnung mit der Betriebsspannung (V_DD) verbunden sind.

13. Halbleiteranordnung nach Anspruch 1-9, gekennzeichnet dadurch, daß diese gateseitig mit den Gates der Transistoren eines CMOS-Inverters den Eingang (IN) eines Inverters aus­ bildet, daß diese emitterseitig mit dem Source des P-Kanal-Transistors des CMOS-Inverters verbunden, den Ausgang des Inverters (OUT) ausbildet und daß der Kollektor der Halbleiter­ anordnung mit der Betriebsspannung (V_DD) verbunden ist und eine zweite Halbleiteranord­ nung gateseitig mittelbar über den CMOS-Inverter mit dem Invertereingang (IN), kollektorseitig mit dem Inverterausgang (OUT) und emitter- sowie drainseitig mit dem Mas­ sepotential verschaltet ist.

14. Halbleiteranordnung nach Anspruch 1-9, gekennzeichnet dadurch, daß diese gateseitig mit dem Gate eines MOS-Transistors den Eingang (IN) eines Inverters ausbildet, daß diese emitterseitig verbunden mit dem Kollektor einer zweiten Halbleiteranordnung den Ausgang des Inverters (OUT) ausbildet, daß der Kollektor der ersten Halbleiteranordnung mit der Betriebsspannung (V_DD) verbunden ist und die zweite Halbleiteranordnung gateseitig mit dem Drain des MOS-Transistors und dem zweiten Drainanschluß der ersten Halbleiteranord­ nung sowie emitterseitig mit dem Massepotential verschaltet ist.

15. Halbleiteranordnung nach Anspruch 1-11, gekennzeichnet dadurch, daß diese Halbleiter­ anordnung mit ihren in einer Parallelschaltung angeordneten Gates und MOS-Transistoren und einer weiteren Halbleiteranordnung zu einem NOR-Gatter verschaltet sind.

16. Halbleiteranordnung nach Anspruch 1-11 gekennzeichnet dadurch, daß diese Halbleiter­ anordnung mit ihren in einer Reihenschaltung angeordneten Gates und einem CMOS-NAND- Gatter verschaltet sind.