JPH0365025B2 - - Google Patents

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JPH0365025B2
JPH0365025B2 JP62029553A JP2955387A JPH0365025B2 JP H0365025 B2 JPH0365025 B2 JP H0365025B2 JP 62029553 A JP62029553 A JP 62029553A JP 2955387 A JP2955387 A JP 2955387A JP H0365025 B2 JPH0365025 B2 JP H0365025B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ドレイン高抵抗領域を持つ電力用絶
縁ゲート型電界効果トランジスタ（パワーMOS
FETと記す）と制御用の小信号半導体素子とを
モノリシツクに集積する半導体装置に関するもの
で、特にドレイン高抵抗領域となる基板領域及び
制御用素子を形成する基板となる領域の各々の比
抵抗値をそれぞれの素子に適した値にすることが
できる半導体装置の構造として利用される。
（従来の技術） ドレイン高抵抗領域を持つパワーMOS FET
と、制御用半導体素子としてNPNトランジスタ
及びＣ MOSトランジスタとをモノリシツクに
集積した複合半導体装置を一例として従来技術に
ついて説明する。第１０図はこの半導体装置の断
面図である。まずパワーMOS FETについて説
明すると１，２はN+ドレイン低抵抗領域、３は
N-ドレイン高抵抗領域、４はＰボデイ、５はN+
ソース、６はゲート電極である。次にNPNトラ
ンジスタについて説明すると、７はN+コレクタ
低抵抗領域、８ａはN-コレクタ高抵抗領域、９
はＰベース、１０はN+エミツタ、１１はコレク
タ電流引出しのN+コレクタである。次にＣ
MOSトランジスタについて説明すると、８ｂは
Ｃ MOSトランジスタが形成されるN-領域、１
２はＰウエル、１３ａ及び１３ｂはＰウエル内に
形成されるＮチヤネル型MOS FETのそれぞれ
N+ドレイン及びN+ソース、１５はこのＮ
MOS FETのゲート電極、又１４ａ及び１４ｂ
はＰチヤネル型MOS FETのそれぞれP+ドレイ
ン及びP+ソース、１６はこのＰ MOS FETの
ゲート電極である。又１７ａ，１７ｂはパワー
MOS FETとNPNトランジスタとＣ−MOSトラ
ンジスタとをPN接合分離方式により電気的に分
離するためのP+及びＰ領域である。
従来の技術では、通常パワーMOS FETのド
レイン高抵抗領域３、NPNトランジスタが形成
されるN-コレクタ高抵抗領域８ａ及びＣ−MOS
形成領域８ｂはエピタキシヤル成長（気相成長）
によつて同時に形成されるため同一の比抵抗とな
つている。しかし一般的にパワーMOS FETの
ドレイン高抵抗領域、NPNトランジスタの高抵
抗領域等に対する最適な比抵抗値は異なつてい
る。例えばVDSS（ゲートソース短絡の最大ドレイ
ン・ソース間電圧）＝60VのパワーMOS FETの
ドレイン高抵抗領域の最適比抵抗は約1Ω・cmで
あり、他方VCEO（ベース開放コレクタ・エミツタ
間最大電圧）＝60VのNPNトランジスタのコレク
タ高抵抗領域に最適な比抵抗は約6Ω・cmとなつ
ている。したがつて上記のパワーMOS FETと
NPNトランジスタとをパワーICとして集積する
場合、NPNトランジスタに適する比抵抗で領域
３及び８ａを形成するとパワーMOS FETのVDSS
は必要以上に大きくなり、それに伴つて単位面積
当たりのオン抵抗がきわめて大きくなつてしま
う。その結果、所望のオン抵抗を得るために必要
なパワーMOS FET部の面積が個別素子として
作つたときのMOS FETの面積に比べて非常に
大きくなり、経済的歩留まり的に不利になる。他
方、領域３及び８ａをパワーMOS FETに適す
る比抵抗で形成した場合、NPNトランジスタの
VCEOが制限され、回路設計がきわめて困難にな
る。
（発明が解決しようとする問題点） ドレイン高抵抗領域を持つパワーMOS FET
と制御用半導体素子とをモノリシツクに集積する
場合、従来の技術ではドレイン高抵抗領域と制御
用素子を形成する領域とは例えばエピタキシヤル
成長等の方法により同時に形成されるのが普通で
ある。このため両領域の比抵抗は同一の値とな
る。この比抵抗値は、パワーMOS FETと制御
用素子との両方の素子特性を勘案して妥当値が選
ばれる。従つて従来の技術では、前記複合半導体
装置内のパワーMOS FETの特性、例えばその
オン抵抗と耐圧とを個別素子として作られたパワ
ーMOS FETと同等なものにすることはきわめ
て困難である。
この種の複合半導体装置の応用分野は急速に拡
大されており、集積する素子特性に対する要求も
多岐にわたつている。従つて集積される素子を互
に独立な個別素子として最適設計ができるように
することはきわめて重要である。
本発明の目的は、パワーMOS FETと制御用
素子とをモノリシツクに集積した複合半導体装置
において、集積される各素子の特性を、特にパワ
ーMOS FETの特性を個別素子として作られた
素子特性と同等なものにすることのできる複合半
導体装置を提供することである。
［発明の構成］ （問題点を解決するための手段とその作用） 本発明は、ドレイン高抵抗領域を有するパワー
MOS FETと制御用半導体素子とをモノリシツ
クに集積して成る複合半導体装置（パワーICと
も呼ばれる）において、パワーMOS FETのド
レイン高抵抗領域となる第１領域の比抵抗と制御
用素子を形成する基板となる第２領域の比抵抗と
が異なることを特徴とする半導体装置である。
従来技術では、前記第１領域及び第２領域は同
じ比抵抗の基板領域（例えば同一のエピタキシヤ
ル領域）内にそれぞれ設けられ、パワーMOS
FETは第１領域を含むこの基板領域内に形成さ
れる。即ちドレイン高抵抗領域（第１領域）の比
抵抗と制御用素子を形成する第２領域の比抵抗と
は同じ値となる。
本発明において、パワーMOS FETを形成す
る領域（第１領域を含む）及び制御用素子を形成
する領域（第２領域）のうち、いずれか一方の領
域にエピタキシヤル成長法（特許請求の範囲第４
項）又は不純物拡散（同第５項）を行い、第１領
域の比抵抗と第２領域の比抵抗とをそれぞれ素子
に適する値に調整するものであり、これによりパ
ワーMOS FET等の特性を個別素子として作ら
れた素子特性と同等なものにすることができる。
（実施例） 以下図面を参照して本発明の実施例について説
明する。
第１図は本発明の半導体装置の第１の実施例を
示す模式的断面図である。１つの半導体基板５０
にパワーMOS FET５１と制御用のNPNトラン
ジスタ５２及びＣ MOSトランジスタ５３が集
積されている。パワーMOS FETは、高抵抗領
域２５（第１領域）及び低抵抗領域１８，１９，
２１から成るドレイン領域、Ｐボデイ３０、N+
ソース２９及びゲート電極３１等から成る。制御
用NPNトランジスタ５２は、高抵抗のN-領域２
４ａ（第２領域）内にN+エミツタ３２、Ｐベース
３３及びN+コレクタ３４を拡散して形成される。
２２はコレクタ抵抗を下げるためのN+コレクタ
である。制御用Ｃ MOSトランジスタ５３はN-
領域２４ｂ（第２領域）内に形成される。即ちＰ
ウエル３９内にN+ドレイン３５ａ、N+ソース３
５ｂ及びゲート電極３６等から成るＮチヤネル
MOS FETと、N-領域２４ｂ内にP+ドレイン３
７ａ、P+ソース３７ｂ及びゲート電極３８等か
ら成るＰチヤネルMOS FETとが形成される。
パワーMOS FET５１、NPNトランジスタ５２
及びＣ MOSトランジスタ５３は素子分離層の
Ｐ層２０、P+層２３，２６により互いに電気的
に分離される。本実施例においてはパワーMOS
FETのドレイン高抵抗領域２５（第１領域）の
比抵抗は約1Ω・cm、制御用素子を形成する基板
となる２４ａ，２４ｂ（第２領域）の比抵抗は５
〜7Ω・cmで、それぞれの素子形成に適した値と
なつている。
第２図は、上記半導体装置の主な製造工程を示
す模式的断面図である。まず高濃度のアンチモン
をドープした低抵抗のN+シリコン基板１８を用
意し、パワーMOS FETのドレイン低抵抗領域
となる部分に高濃度シリコンの拡散を行いN+領
域１９を形成し、第２図ａの構造を得る。次に比
抵抗７〜10Ω・cmのＰ型シリコンをエピタキシヤ
ル成長させ、厚さ30μｍ程度のＰ型シリコン層
（素子分離層）２０を形成した後、適当な拡散を
行うことにより第２図ｂの構造を得る。次にＰ型
シリコン層２０の表面の一部領域に、アンチモン
の拡散を行つてパワーMOS FETのドレイン低
抵抗領域となるN+領域２１及び制御用素子の低
抵抗領域２２を形成した後、素子分離領域となる
部分にP+型不純物（ボロン）の拡散を行つて素
子分離P+層２３を形成し、第２図ｃの構造を得
る。次にこの基板上に所望の比抵抗と厚さをもつ
たN-型シリコン層２４（不純物リン）をエピタ
キシヤル成長させ第２図ｄの構造を得る。本実施
例では制御用NPNトランジスタを形成するのに
適した比抵抗５〜7Ω・cm、厚さ17〜20μｍのN-
型シリコン層（第２領域）を成長させている。次
にパワーMOS FETを形成する領域にリンをイ
オン注入し、Ｎ型シリコン領域２７を形成した
後、素子分離領域となる部分にP+型不純物を拡
散し、素子分離P+層２６を形成し、第２図ｅの
構造を得る。そして適当な熱拡散を行うことによ
り分離P+層２３と２６をつなげてP+及びＰ型シ
リコンで囲まれた島領域２４ａ，２４ｂを形成す
るとともにＮ型シリコン領域２７を深さ方向に広
げて第２図ｆの構造を得る。島領域２４ａ及び２
４ｂは制御用素子が形成される基板となる第２領
域でＮ型シリコン領域２７はドレイン高抵抗領域
（第１領域）を含むパワーMOS FETを形成する
領域となる。本実施例ではドレイン高抵抗領域の
比抵抗がVDSS＝60VのパワーMOS FETに適する
約1Ω・cm程度になるよう領域２７（従つて第１
領域２５）のリン濃度及び拡散時間を選んでい
る。次に第１図に示すように領域２７にパワー
MOS FET、領域２４ａ及び２４ｂに制御用の
NPNトランジスタ及びＣ MOSトランジスタを
形成する。２５はドレイン高抵抗領域（第１領
域）である。
第１の実施例では制御用のNPNトランジスタ
を形成するのに適した比抵抗（第２領域２４ａ，
２４ｂの比抵抗となる）のエピタキシヤル層２４
（第２図ｄ）を堆積し、次にこのエピタキシヤル
層内のパワーMOS FETを形成する領域２７の
比抵抗（第１領域２５の比抵抗となる）を不純物
拡散（第２図ｅ，ｆ）によつて素子形成に適した
値としている。
第３図は本発明の半導体装置の第２の実施例を
示す断面図である。第１の実施例ではＮ型シリコ
ン領域２７（又は第１領域２５）がドレイン低抵
抗領域２１に達しているが、所望によつては第３
図に示すごとくＮ型シリコン領域２７の拡散時間
を短くして第１領域２５が領域２１に達しない構
造にしてもよい。
第４図は本発明の半導体装置の第３の実施例を
示す断面図である。この実施例ではパワーMOS
FETのドレイン低抵抗領域２１をリンで形成し、
コレクタ低抵抗領域２２の不純物をアンチモンと
し、リンとアンチモンの拡散係数の差により、Ｎ
型シリコン領域２７の深さを第２領域２４ａの深
さより浅くしたもので第４図ａは領域２７がドレ
イン低抵抗領域２１に達している場合、同図ｂは
達しない場合のそれぞれを示す。
第５図は、本発明の半導体装置の第４の実施例
を示す断面図である。これはパワーMOS FET
が形成される領域を所望の深さまで食刻し、次に
この食刻した領域に所望の比抵抗のＮ型シリコン
をエピタキシヤル成長させた後に表面を平坦化す
ることによりＮ型シリコン領域２７ａを形成する
ものである。第５図ａは領域２７ａがドレイン低
抵抗領域２１に達している場合、同図ｂは達しな
い場合のそれぞれを示す。
第６図は、本発明の半導体装置の第５の実施例
を示す断面図である。これまでの実施例ではパワ
ーMOS FETのドレイン高抵抗領域の比抵抗を
変化させる例を述べたが、もちろん所望によつて
は制御用素子を形成する領域２４ａの比抵抗を変
化させることも可能である。第６図ａは制御用素
子形成領域２４ａ（第２領域）の比抵抗を不純物
拡散によつてパワーMOS FETの形成領域の比
抵抗と異なるものとした一実施例を、又同図ｂは
第２領域を選択的食刻後エプタキシヤル成長を用
い、パワーMOS FET形成領域の比抵抗と異な
るものとした実施例である。
第７図は、本発明の半導体装置の第６の実施例
を示す断面図である。前記第１ないし第５の実施
例においては、半導体基板の第１主面（図面では
上面）からパワーMOS FETのソース電流を、
又第２主面（図面では下面）からドレイン電流を
取り出す方式の半導体装置について述べた。第７
図ａないしｆに示す半導体装置は基板の第１主面
からパワーMOS FETのソース電流及びドレイ
ン電流をそれぞれ取り出す実施例である。第７図
ａの符号で第１図ａと同じ符号は同一部分若しく
は対応する部分を示すので説明は省略する。４０
はパワーMOS FETのドレイン電流を取り出す
ためのN+ドレイン領域である。第７図ａは、ド
レイン高抵抗領域２５（第１領域）の比抵抗を不
純物拡散により制御素子形成領域２４ａ，２４ｂ
の比抵抗と異なるものとし、領域２５がドレイン
低抵抗層２１に達する場合の実施例である。又他
の実施例として第１領域に不純物拡散を行い、第
１領域の比抵抗を変化させる領域がパワーMOS
FETのドレイン低抵抗領域に達しない例を第７
図ｂに、又第１領域を食刻した後、エピタキシヤ
ル成長法を用いてドレイン低抵抗領域に達する領
域の比抵抗を変化させた例を第７図ｃに、又第１
領域を食刻した後、エピタキシヤル成長法を用い
てドレイン低抵抗領域に達しない領域の比抵抗を
変化させた例を第７図ｄに、第２領域の比抵抗を
不純物拡散によつて変化させた例を第７図ｅに、
第２領域の比抵抗を食刻とエピタキシヤル成長法
によつて変化させた例を第７図ｆに、それぞれ示
す。
これまでの実施例では第１領域又は第２領域の
比抵抗を変化させる場合、不純物密度の少ない高
抵抗のN-領域をこれより不純物密度の濃いＮ領
域に変化させる例を述べてきたが、逆導電型の不
純物拡散を行い、比抵抗を補償することにより、
又はＮ領域を食刻した後不純物密度の濃いN-シ
リコンをエピタキシヤル成長させることによりＮ
領域をN-領域に変化させてもよい。第８図は、
Ｎ型のエピタキシヤル層２４（第２図ｄ参照）を
形成した後、パワーMOS FETを形成する領域
２７に逆導電型のボロンを拡散しＮ領域２７を
N-領域４０とした第７の実施例を示す。
又本発明は他の素子分離構造で作られるパワー
MOS FETにも適用できることはもちろんであ
る。第９図ａはこれまでに述べた実施例と異なる
PN分離法、第９図ｂは自己分離法、第９図ｃは
誘電体分離法における本発明の半導体装置の実施
例を示すものである。
［発明の効果］ 本発明の複合半導体装置においては、パワー
MOS FETのドレイン高抵抗領域となる第１領
域の比抵抗と、制御素子を形成する基板となる第
２領域の比抵抗とを、それぞれの素子形成に適し
た値にすることができるので、集積される各素子
の特性を個別素子として作られた素子特性とする
ことができる。これにより従来の複合半導体装置
においてパワーMOS FET部分と制御用素子部
分との基板の比抵抗が同一であるために起こる問
題点、特にパワーMOS FETのオン抵抗が大き
くなるという欠点を改善することができると共
に、従来に比べてパワーMOS FET部の面積を
小さくすることができるため歩留りの向上及びコ
ストの低減が可能となつた。
【図面の簡単な説明】
第１図は本発明の半導体装置の実施例の断面
図、第２図は第１図の半導体装置の製造工程を示
す断面図、第３図ないし第９図は本発明の半導体
装置の他の実施例の断面図、第１０図は従来の半
導体装置の断面図である。 １８，１９，２１……パワーMOS FETのド
レイン低抵抗領域、２４ａ，２４ｂ……制御用半
導体素子形成領域（第２領域）、２５……パワー
MOS FETのドレイン高抵抗領域（第１領域）、
５０……半導体基板、５１……パワーMOS
FET、５２……制御用半導体素子（NPNトラン
ジスタ）、５３……制御用半導体素子（Ｃ MOS
トランジスタ）。

Claims (1)

  1. 【特許請求の範囲】 １ 高抵抗領域と低抵抗領域とから成るドレイン
    領域を有する電力用絶縁ゲート型電界効果トラン
    ジスタと制御用半導体素子とを半導体基板にモノ
    リシツクに集積して成る半導体装置において、電
    力用絶縁ゲート型電界効果トランジスタのドレイ
    ン高抵抗領域となる第１領域の比抵抗と、制御用
    素子を形成する基板となる第２領域の比抵抗とが
    異なることを特徴とする半導体装置。 ２ 前記半導体装置の第１主面から電力用絶縁ゲ
    ート型電界効果トランジスタのソース電流を、又
    第１主面と反対側の第２主面からドレイン電流
    を、それぞれ取り出す特許請求の範囲第１項記載
    の半導体装置。 ３ 前記半導体基板の第１主面から電力用絶縁ゲ
    ート型電界効果トランジスタのソース電流及びド
    レイン電流をそれぞれ取り出す特許請求の範囲第
    １項記載の半導体装置。 ４ 第１領域及び第２領域のいずれか一方の領域
    に選択的な食刻を行つた後、エピタキシヤル成長
    でこの被食刻領域を充填することにより、第１領
    域の比抵抗と第２領域の比抵抗とを異なるものに
    した特許請求の範囲第２項又は第３項記載の半導
    体装置。 ５ 第１領域及び第２領域のいずれか一方の領域
    に不純物拡散を行うことにより、第１領域の比抵
    抗と第２領域の比抵抗とを異なるものにした特許
    請求の範囲第２項又は第３項記載の半導体装置。 ６ 第１領域の比抵抗を変化させる領域が前記電
    力用絶縁ゲート型電界効果トランジスタのドレイ
    ン低抵抗領域に達する特許請求の範囲第４項又は
    第５項記載の半導体装置。 ７ 第１領域の比抵抗を変化させる領域が前記電
    力用絶縁ゲート型電界効果トランジスタのドレイ
    ン低抵抗領域に達しない特許請求の範囲第４項又
    は第５項記載の半導体装置。
JP62029553A 1987-02-13 1987-02-13 半導体装置 Granted JPS63198367A (ja)

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JP62029553A JPS63198367A (ja) 1987-02-13 1987-02-13 半導体装置
US07/154,275 US4879584A (en) 1987-02-13 1988-02-10 Semiconductor device with isolation between MOSFET and control circuit
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