JPS5947757A

JPS5947757A - 半導体集積回路装置とその製造法

Info

Publication number: JPS5947757A
Application number: JP57156644A
Authority: JP
Inventors: Hideki Yasuoka; 秀記安岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-10
Filing date: 1982-09-10
Publication date: 1984-03-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はＩＣ（半導体集積回路装置）、１ｌｆｆｌ−に
旨１ｒｊｔ圧ＭＯ８−ＦＥＴ（金属酸化物手癖１体・電
界効果トランジスタ）を有する１３１−　ＯＭ　ＯＳ・
工Ｃ（バイポーラ拳相補型ＩＡ　ＯＳＩＣ）技術に関す
る。

一つの半導体基板上にＢ１−ｔｊＭＯＢＩｏを形成する
場合、通常、ｐ型Ｓ１基板上にｎ型６１層をエビタΦシ
ャル成長させ、このｎ型５１Ｊｌ：ｌｉケレリえはアイ
ソレーションｐ型拡散にＪニジいくつかの島領域に分離
し、これらの島領域内にバイボーラｏｐｎトランジスタ
、ｎチャネルＭＯ８ＦＥＴ。

ｐチャネルＭＯ８ＦＥＴ’ｚそｎ、ぞｎ形成するプロセ
ス技術がある。

これ葦でのＢ１−ＣＭＯＳフ゛ロ士スによ１２は、相補
回路として使用されるＣ　Ｍ　ＯＢ　ＩＦ　ＨＴ以外に
独立しｉｐチャネルＭＯ８ＦＫＴ７５形ｈ’ｔしようと
する場合、そのソース・ドレインｐ　型層にバイポーラ
ｎｐｎ）ランジスタのペースｐ型拡散と同時に行なうか
又ｆ−１０Ｍ　０８　Ｆ　ＲＴのｐチャネルＭＯ８ＦＥ
ｉＴにおりるソース・ドレイン耐圧同上と同時に行なう
ことになる。しかし、ＯＭ　Ｏ８１０（１１のｎチャネ
ルＭＯ８ＦＥＴやｐチャネルＭＯ８ＦＥＴは値組化の安
水が強いことから、七れらのソース・ドレイン拡散層を
浅く形成する必要があシ、したがってＭ　ＯＳ　Ｆ　Ｅ
　Ｔのソース・ドレイン制圧は２０Ｖ権度が限界である
。これに対してバイポーラｎｐｎトランジスタはｈｐｉ
　（増幅率）コントロールの点からあるいは＾耐圧装求
の面から特にペースにおいて深い拡散を行なう必要があ
る。

ところでオーディオ機器等のアンプでｆｉＢ−０ＭＯ８
ＩＣが使われてｂるが、この回路で高耐圧ＭＯ８ＦＦｉ
Ｔ′ｆｆ：スインチングに使用することが最近要請され
ている。しかし従来のＢｉ−０ＭＯ８ＩＣは前記したよ
うに同じ基板上のＭＯＢ工Ｃτ（１１ではソース・ドレ
イン耐圧禁火きくできないために、別の基板による高耐
圧Ｍ　ＯＳ　Ｆ　Ｂ２　Ｔ　′ｊｋ：用意しなければな
らない。

本発明に上記した点にかんがみ、これ互でのＢｉ−ＭＯ
８ＩＣプロセスｒ太１唱にかえることなく、一つの半導
体基板上にバイポーラ素子・０ＭＯ８ＩＣとともに高耐
圧ＭＯＢ素子を得る技術の提供ケ目的とする。

以下本発明を実施列にそって詳述する。

第１図乃至第６図は高耐圧ＭＯ８ＦＥＴ’（５含むＢ１
−０Ｍ０ｆＪ工Ｃの製造プロセスに本発明會適用し几場
合の一実施列會各工程についてモデル化した断面図によ
シ示すものであシ、下記の各工程（１）〜（６）に述べ
らｎる。

（１）第１図に示すようにｐ−型単結晶Ｅ３Ｌ基板（ウ
ェハ）１上にｎ−型Ｓ　ｉ　Ｊｊｉｌｌ　２　’ｉエピ
タキシャル成長芒セる。このエピタキシャル成長に先立
って基板表面にＳｂ（アンチモン）等のドナー不縄物全
デポジットすることによシ、ｎ−型Ｓ１層２との間にｎ
″゛型埋込層３？］ｌ−設ける。ｎ−型Ｓ１層２形成後
、表面に形成した酸化膜（ＳｔＯ，膜）４の一部をマス
クとしてＢ（ボロン）イオン打込み、アニール処理する
ことによｐｌ　ｐ−型基板１に接続するｐ型層５奮つく
る。このｐ型層５は、アイソレーション部としてｎ−型
Ｓ１層２奮いくつかの半導体の島領域に分離する。この
島領域の一部に低濃度のＢイオン打込み、アニール処理
することにより、ｎ　型埋込層３に達する深いｐ−型ウ
ェル６奮形成する。第１図において、アイソレーション
部により分離き才また各島領域のうち、１にＨａＭＯｓ
・ＦＥＴケ、■にはバイオポーラトランジスタ？、１１
１に：ｆｌ高耐圧ＭＯＥＩＦＩ！！Ｔ’（５そｎぞれ形
成することになる。

（２）第２図に示すように領域■及び領域用にお込て、
酸化膜４の一部會窓開し、Ｂ（ボロン）不純物？デポジ
ット（又はイオン打込み）乃至拡散（衣面不糾物濃度Ｎ
　：　１０”　〜１０”　　”ｃｍ　　）　Ｌ、ベース
ｐ型ノ枦７及び高耐圧ｐ型ドレイン層８を形成する。こ
・れとに別の工程で、領域１１において、池の窓開部よ
シＰ（リン）不純物全デポジット（又はイオン打込み）
乃至拡散してコレクタ引出しのためのｎ−１−型埋込層
３に達するｎ型層（０Ｎ）９７形成する。

（３）各領域の境界部（フィールド部）酸化膜１０を残
して池の酸化膜會エンチ除去し友後、ゲート酸化全行な
って薄い（４００〜１．５００Ａ程度）酸化１１Ｑ　１
１　ｋ生成し、その上ＫＳｉｉデポジットすることによ
シボリ（多結晶）８１層１２奮形成する。このポリＳｉ
層１２は第３図に示すように、ゲート部及び配線となる
部分（図示さｉｔない）全列して不要部葡エッチ除去す
る。なお、領域Ｉｌｌにおいてドレイン耐圧同上のため
に、酸化膜の一部を厚く形成するようにしてもよい。

（４）次いで第４図に示すように領域■・Ｈの一部ｔホ
トレジストマスク１３でυつた状態でエッチ全行なり１
その後、Ｓｉ層の露出する部分にＢ（ボロン）音高ｆＹ
ｉ’、ｉ度（Ｎ　：　１０”ｃｒｎ−’　　）にデポジ
ット・拡散し、領域■ではポリＳ１ゲート１２奮マスク
として自己整合的忙ソースｐ型層１４、ドレインｐ　型
層１５奮形成し、領域１１でほベースコンタクトのため
のｐ　型ノ☆１１６に形成し、又領域１１ではポリ８１
ゲート１２ケマスクとしてソースｐ　型Ｗｉ１７及びド
レインｐ　型層１８ｉ形成する。このうち領域■のドレ
インｐ　型層１８は高耐圧ｐ型ｆｔ４８の一部に重ねて
形成さｎ、る。このＢ拡散によシボＩＪ　Ｓ　ｉゲート
部Ｉ２及びボＩＪ　Ｓｌ配線の一部紮低比抵抗化はせる
。

（５）　　ホトレジストマスク１３葡除去しつついて第
５図に示すように領域１、Ｈの一部、領域■の全部ｔホ
トレジストマスク１９で覆い、エッチ後、Ｓｌの露出す
る部分にＡθ（ヒ素）又ｔよＰ　（ＩＪン）を高ａ度（
Ｎ：１０”〜ｔ２釧−３）にデポジット拡散し、領域Ｉ
のｐ−型ウェル６表面ではボＩＪ　ｓ　ｉゲートｌ　２
葡マスクとして自己榮合的にソーヌｎ＋型層２０及びド
レインｎ　型層２１紮形成し、一方、領域■ではエミッ
タｎ＋型層２２及びコレクタコンタクトｎ′型／？り２
３ｙ形成する。このＡ８（又１ｊＰ）拡散でポリＳ１ゲ
ート１２及びポリｓ１配線の一部ｒ低抗することになる
。

（６）　　この後、ホトレジストマスク奮除去し全面に
ＰＳＧ（リンシリケートガラス）又は０ＶＤ（気相化学
反応堆積）８１０２等の絶縁膜２４ｉ形成し、コンタク
トホトエッチヶ行なって露出する８１面に蒸気（又はス
パッタ）Ａｔ（アルミニウム）７接触感せ、バターニン
グエッチ葡行なうこトニより、電極、配線２５奮形成す
る。ここにお−て領域１にｃ　ｈ４ｏ　ｓ工Ｃとしてｎ
チャネ＃　Ｍ　Ｏ８Ｆ　Ｅ　Ｔ（電極ＩＳ、、Ｇ、、Ｄ
、）及びｐチャネル間Ｏ８ＦＥＴ（電極：　ｓ２　　＋
　Ｇｘ　　、Ｄｚ　）、領域Ｈにバイポーラｎ　、ｐ　
ｎ　）ランジスタ（電極：Ｂ、Ｅ。

Ｃ）、領域■に高酬圧ｐチャネルＭＯ８ＦＥＴ（電極：
　Ｓｓ　　、Ｇ３　　、Ｄｓ　　）’、ｃＷＴるＢｌ−
ＣＭＯ８工Ｃが完成する。

上記実施列で説明した本発明によｔ″Ｌは、）ｍｌのご
とき効果が得らｎる。

高耐圧１２使用−ｒるｐテヤネｋ　Ｍ　ＯｓＦ　Ｊｉ：
　Ｔ　ノソース・ドレインｐ型拡散に６７ｊつてバイポ
ーラｎｐｎ）ランジスタのベースｐ型臥敗と０Ｍ０８Ｉ
ＣのｐチャネルＭＯ８Ｆｇ’ｌ’のソースψドレインｐ
型拡散とを重ねて行なうことによシ、第７図にモデル化
しｌｃ図面で対比的に示すように高剛圧１２使用するｐ
チャネルＭＯ８ＦＪｉｌＴでは、深い高耐圧ドレイン層
８ｔもつことでドレイン端での亀界集中金緩３′１ｊシ
て劇圧奮向上するこＬができる。

従来のｐチャネルＭＯ８ＦＲｉＴのソース・ドレイン耐
圧は２０Ｖ程度でるるか、本発明によれば、４０Ｖに向
上できる。

ナオ、この実施列ではソース・ドレインｆ）［ｋ一方向
電流が流れる場合ｒ示し１いる。この場合ボＩＪＳｉケ
ー１−１２　ｋ用いた片側の自己整合（セル７アライン
）によ１）Ａｔゲートの場合に比して小さい寸法のＭＯ
８ＦＦ！Ｔが得られる。丁なわち実効チャネル長にソー
スｐ　型層１７と高耐圧ドレイン層型層８との間隔ＡＩ
ｋ短かくできＯＮＮ抵抗上下ることができる。

第８図はスイッチング用高耐圧ＭＯ日ＦＥＴと、してソ
ースとドレインの両方でｐ　ｐ−重拡散層を形成した場
合の列をモデル化した図ｊ＋、ｌＩである。

この場合、前記実施列プロセスの第２図に示す工程で、
ベース拡散時に領域ＩＩのソース側とドレインとに同じ
ようにｐ型層８ａ、８ｂ紮形成し、その後、第４図に示
す工程に従い領域ＩのＣＭＯ８工ＣのｐチャネルＭＯＥ
ＩＦＦｉＴのソース会ドレインｐ＋型拡散時に領域ＪＨ
のソース側どドレインクｕにコンタクト用のｐ　型拡散
層１７．１８にそｎぞれ形成する。この場合、ボＩＪ　
８　Ｌゲート１２によシソースＯドレイン双方でのセル
ファラインができる。そしてこのｐチャネル高耐圧ＭＯ
１９ＦＪ！！Ｔにおけるチャネル長は°高面］圧ｐ型層
８ａ、８ｂの間ｉｌ＋′％ｔ２であって、−回のｐ重拡
散により決定さｎることになシ、マスク合せによる誤差
がなく、よシ高精度小寸法で、しかもソース・ドレイン
の両方向に高耐圧のＭＯ８ＦＥＴ全提供できる。

上記し几筒耐圧ＭＯ８ＦＥＴはシステム全体として、バ
イポーラトラン゛ジスタに比して、オＥｌ　？Ｉ　ｒよ
小さいが、出力側の歪み葡小辷くすることができる。

上記高耐圧ＭＯ８ＦＥＴは入力側として使用する場合晶
ｍ；位ケ受けることができ、電源領域の範囲を大きく広
げることができる。

このような二重拡散層？もつ高耐圧ＭＯ８ＪｒＥＴは単
体として使用することは、素子間のボンディング工程葡
必要とし、コスト的に高価につくが、本発明のようにＢ
ｉ−ＣＭＯＢＦ、ｒｉｊＴＯ）プロセスに組み入ｉ１．
ることで、そのプロセスに蒙［たな工程ケ付加すること
なく、低価格で提供することができる。

このような本発明によるＢｉ−０ＭＯ８ＩＣプロセスと
借、造とによりアナログ、ディジタル共存ＩＣの適用で
きる分野を太幅に拡げることが可能となつ友〇本発明に民生用Ｘａ全全般特に高耐圧が敦求δれるオー
ディオ機器やＶＴＲ等のＩＣに応用して有効性がルｊ待
できる。

【図面の簡単な説明】

第１図乃至第６図は本発明によるＢＬ−ＣＭＯ８ＩＯ製
造プロ＋スの各工程におりるモデル化した形態ケ示す工
程断面図である。第７図及び第８図は本発明の原理的構成ｒ；況明するた
めのモデル化した断面図でわる。１、　＝−ｐ型８１基板（ｓｕｂ　）、２　＝−ｎ−型
８１層（＋１Ｅｐｉ　）、３−ｎ　　型埋込層、ｔ＝・
ｎ＊化）Ｆ４（ＳＩＯ２膜）、５・・・アイソレーショ
ンｐ型層、６・・・ｐ−型ウェル、７・・・ペースｐ型
層、８・・・高朗圧ｐ型ドレイン層、９・・・コレクタ
引出し川り型層（ＣＮ）、１０・・・境界部酸化膜、１
１・・・ゲート酸化膜、１２・・・ポリ８１層（グー）
）、１３・・・ホトレジストマスク、１４・・・ソース
ｐ　型層、１５・・・ドレインｐ＋型層、１６・・・ベ
ースコンタクト用ｐ　型層、１７・・・ソースｐ　型層
、１８・・・ドレインｐ　型層、１９・・・ホトレジス
トマスク、２０・・・ソースｎ　型層、２１・・・ドレ
インｎ＋型層、２２・・・エミッタｎ＋型層、２３・・
・コレクタコンタクトｎ１−型層、２４・・・絶縁膜、
２５・・・Ａｔ電極配線。

Claims

【特許請求の範囲】 ■、一つの半心体基体上に豆に電気的に分離さ７’した
複斂の半導体の島領域金石し、これら島領域内にバイポ
ーラトランジスタ、絶縁ゲート電界効果トランジスタ等
の素子が形成された半導体集積回路装置において、上記
素子の一部は少なくとも、低濃度層と、この低濃度層の
一部に重ノーで拡散芒れた同じ導ＩＫ型の筒濃度層とを
ドレイン又はソース・ドレインとする高耐圧電界効果ト
ランジスタであることを特徴とする半導体集積回路装置
。２、上記ドレイン又はソース・ドレインはｎ型の半導停
島醜域上にｐｐ　　型２重拡販層として形成嘔れている
特許ハ１１求の範囲第１項に記載の半導体集積回路装置
。３、ｐ型シリコン基板上にｎ型８１層全エピタキシャル
成長によシ形成し、ｎ型８１層ｔａ数の島領域に分離し
、一つの島領域にｎｐｎ）ランジスタを、池の一つの島
領域に相補的一対の電界効果トランジスタ全葛らに池の
一つの島領域に高耐圧電昇効架トランジスタを形成する
Ｉｃあたって、バイポーラトランジスタのベースと高＋
１ｉＩｌ圧ｕ１．界効シにトランジスタの、（も耐圧用
ドレイン又ｔよソース・ドレインとを同じｐ型拡散工程
により形成し、相補的一対のｉｎ界効３￥、ｌ−ランジ
スタのソー・ス・ドレインと高耐圧電界効果トランジス
タのドレイン又ｔよソース−ドレインのコンタクト部金
含むｉｔ、ｉＳ分全同じ高濃度ｐ　型４ツノ、散によシ
形）戎することケ／ｌ゛ケ徴とする半導体集積回路装置
の製造法。