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Bereich der
Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen elektronische Schaltungen
und insbesondere eine Halbleiterstruktur.
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Hintergrund
der Erfindung
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Netzteile
werden in vielen Applikationen verwendet, um ein Eingangsleistungssignal
in einer standardisierten Form mit Nennspannung und -frequenz auf
eine bestimmte Ausgangssignalform anzupassen, die von der Applikation
gefordert wird. Beispielsweise hat das Leistungssignal der Netzleitung eine
Nenn-Wechselspannung zwischen 100 und 240 Volt und eine Frequenz
von 50/60 Hz (d.h. Eingang auf "hoher" Spannung). Computer
erfordern intern oft Gleichspannungen von 5 und 12 Volt (Ausgang
auf "niedriger" Spannung). Andere
Applikation, wie beispielsweise energiesparende Beleuch tungsvorrichtungen,
erfordern Spannungen von einigen hundert Volt.
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Es
besteht ein riesiger Bedarf günstige
elektronische Schaltungen für
Netzteile bereitzustellen. Die Schaltungen sollten hinsichtlich
ihrer physikalischen Abmessungen minimiert sein und wenn möglich auf
monolithischen Halbleitersubstraten integriert sein. Um im Wesentlichen
konstante Ausgangsspannungen des Netzteils zu garantieren, werden
oft Steuersignale von den Schaltungsabschnitten mit "niedriger" Spannung zu den
Schaltungsabschnitten mit "hoher" Spannung oder umgekehrt
verwendet. Zwischen Abschnitten mit wesentlich unterschiedlichen
Spannungen sind Vorkehrungen erforderlich, um (a) Steuersignale
zu übertragen
und auszutauschen und (b) die Abschnitte substantiell zu isolieren. Dies
sind manchmal widersprüchliche
Anforderungen.
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Beispielsweise
ziehen in einigen Netzteilen Halbleiterschalteinrichtungen (z.B.
Bipolartransistoren, MOSFET-Transistoren,
Thyristoren) abwechselnd einen Knoten auf ein Hochspannungsende (d.h.
700 Volt Gleichspannung, gleichgerichtete Eingangsspannung) und
eine Nullspannungsleitung (Halbbrückenanordnung). Dann wird die
resultierende Rechteckspannung auf eine niedrige Ausgangsspannung
herunter transformiert und gleichgerichtet. Bevorzugterweise werden
die Halbleiterschalteinrichtungen durch Signale gesteuert, die aus
der niedrigen Ausgangsspannung abgleitet sind. Ein Schaltungseinrichtungstreiber
sollte (a) die Übertragung von
Steuersignalen vom Ausgang der Halbleiterschalteinrichtungen und
(b) die Isolation von Abschnitten mit hoher und niedriger Spannung
bereitstellen. Dies ist besonders wichtig für den Abschnitt des Treibers,
der die Schalteinrichtung am Hochspannungsende steuert. In anderen
Worten ausge drückt,
schweben bzw. floaten die Abschnitte mit hoher und niedriger Spannung
ohne Bezug zueinander. Dies erfordert beispielsweise Raum, Bauteilgruppen, extra
Leitungsdrähte,
usw. und ist deshalb nicht gewünscht.
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Aus
dem Stand der Technik ist bekannt, Treiberschaltungen mit Schwebe-
bzw. Floating-Bereichen zu haben, die auf einem einmonolithischen
Chip zusammen mit Nicht-Floating-Bereichen
integriert sind. Die UK-Patentanmeldung
GB 2310081 , die am 13. August 1997
veröffentlicht
wurde, offenbart eine Pegel verschiebende Hochspannungsvorrichtung zum
elektrischen Koppeln einer Nebenschaltung mit einer höheren Floating-Spannung
an eine Nebenschaltung mit einer niedrigeren Spannung.
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Die
Integration von Floating-Bereichen und Isolationsbereichen in monolithische
integrierte Chips kann zusätzliche
Herstellungsschritte erfordern (manchmal Epitaxie), welche nicht
erwünscht sind
(Zeit, Ressourcen, usw.).
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Deshalb
strebt die vorliegende Erfindung an, eine Halbleiterstruktur für Treiberschaltungen
und Herstellungsverfahren bereitzustellen, welche diese und andere
Nachteile und Begrenzungen des Standes der Technik vermindern.
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Kurze Beschreibung
der Zeichnungen
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1 veranschaulicht
ein vereinfachtes Schaltungsschaubild einer elektrischen Schaltung mit
einem Niederspannugsabschnitt gekoppelt an einen Hochspannungsabschnitt
mittels eines Pegelverschiebungsabschnittes;
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2 veranschaulicht
eine vereinfachte Schnittdarstellung eines Halbleiteraufbaus gemäß der vorliegenden
Erfindung;
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3 veranschaulicht
eine vereinfachte Schnittdarstellung eines Teiles des Halbleiteraufbaus aus 2 im
Detail;
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4A–C veranschaulichen
vereinfachte Schaubilder für
eine Ladungsverteilung, ein elektrisches Feld und ein Oberflächenpotenzial
gegenüber einer
Koordinatenachse für
die Halbleiterstruktur aus 2–3;
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5 veranschaulicht
ein vereinfachtes Schaltungsschaubild einer Treiberapplikation mit
Abschnitten, die durch mehrere Halbleiterstrukturen der 2–3 eingegrenzt
sind; und
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6 veranschaulicht
eine vereinfachte Draufsicht einer erfindungsgemäßen Halbleiterstruktur in einer
Anordnung für
die Treiberapplikation aus 5.
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Detaillierte Beschreibung
eines bevorzugten Ausführungsbeispiels
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Erfindungsgemäß ist eine
Vorrichtung mit einer Halbleiterstruktur, wie in den Ansprüchen 1–3 beansprucht,
offenbart. Die Halbleiterstruktur ist zur Pegelverschiebung und
kann zusammen mit Hochspannungs- und Niederspannungsabschnitten
einer Applikation (z.B. Treiber für ein Netzteil) auf einem monolithischen
integrierten Chip integriert sein. Die Herstellungsschritte für die Struktur
sind bevorzugterweise die gleichen Schritte, wie für den Rest
der Applikation.
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Die
Halbleiterstruktur kann die verschiedenen und manchmal widersprüchlichen
Anforderungen des Übertragens
von Steuersignalen und des Isolierens in Einklang bringen.
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1 veranschaulicht
ein vereinfachtes Schaltungsschaubild einer elektrischen Schaltung 195 mit
einem Niederspannungsabschnitt 196 (dargestellt durch ein
Gate und eine Source eines Transistors 190), der über einen
Pegelverschiebungsabschnitt 198 (dargestellt durch einen
Drain 180 eines Transistors 190) an einen Hochspannungsabschnitt 197 (dargestellt
durch einen Transistor 185 und eine Pegelverschiebungslast 193)
gekoppelt ist. Zur Einfachheit sind die Abschnitte durch gestrichelte
Linien getrennt. 1 ist sehr vereinfacht und dient
nur dazu, die Funktion zu veranschaulichen, welche durch die vorliegende
Erfindung gelöst
wird.
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Die
Begriffe "Nieder-" und "Hoch-" sind dafür vorgesehen,
dass sie einfache Kennzeichnungen sind um deutliche Unterschiede
im Spannungsausmaß anzuzeigen.
Wie hier verwendet, kann eine "niedrige" Spannung bzw. Niederspannung
einen nutzbaren Bereich zwischen 0 und 20 Volt aufweisen. Eine "hohe" Spannung bzw. Hochspannung
kann einen nutzbaren Bereich zwischen 10 und 1000 Volt, einen zweckmäßigen Bereich
zwischen 50 und 700 Volt und wie im bevorzugten Ausführungsbeispiel
bevorzugte Werte von ungefähr
700 Volt aufweisen. Mit anderen Worten ausgedrückt, "hohe" und "niedrige" Spannungen werden
durch nutzbare Verhältnisse zwischen
10 und 100 unterschieden.
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Die
Begriffe "groß" und "klein" in Verbindung mit
Veränderungen
von Signalen sind ähnlich
definiert. Eine kleine Signalveränderung
ist in der Lage, einen Transistor oder eine ähnliche Vorrichtung ein- und
auszuschalten. Eine "kleine" Signalveränderung kann
einen nutzbaren Bereich zwischen 0 und 20 Volt und einen zweckmäßigen Bereich
zwischen 0 und 2 Volt aufweisen (z.B. im Falle von FETs).
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Die
Definitionen von "hohe", "niedrige", "große" und "kleine" sind zweckmäßig, aber
nicht wesentlich für
die vorliegende Erfindung. Fachleute sind in der Lage, basierend
auf dieser Beschreibung andere Ausmaßrelationen zu verwenden, ohne
vom Rahmen der vorliegenden Erfindung abzuweichen.
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Beispielsweise
sind die Spannungen im Niederspannungsabschnitt 196 gleich
oder kleiner als |VCC| (z.B. ≈ 5...20 Volt),
die zeitweise an dem Gate G1 des Transistors 190 gegenwärtig sind.
Die Spannungen im Hochspannungsbereich 197 sind gleich oder
kleiner als |VVERSTÄRKUNG| (z.B. bis zu ≈ 720 Volt), die
an der Referenzleitung 192 gegenwärtig ist. Bevorzugterweise
werden die Spannungen (z.B. |VCC|, |VVERSTÄRKUNG|)
bezüglich
einer Massespannung von z.B. GND ≈ 0
Volt ("ground", bei der Bezugsleitung 191)
angezeigt. Vorteilhafterweise ist die "hohe" Spannung
|VVERSTÄRKUNG|
und die "niedrige" Spannung |VCC| positiv ("plus").
Aber dies ist für
die vorliegende Erfindung nicht wichtig, so dass Fachleute in der Lage
sind, basierend auf dieser Beschreibung die vorliegende Erfindung
für Applikationen
mit einem entgegengesetzten Spannungssinn zu verwenden. Aus Gründen der
Einfachheit werden Spannungen deshalb nur als Absolutwerte (| |Symbole)
beschrieben. |VVERSTÄRKUNG| ist optional eine
variable Spannung mit minimalen Spannungen im Bereich um GND und
maximalen Spannungen im Bereich um |VCC +
VDD|, wobei |VDD|
eine im Wesentlichen konstante Spannung (z.B. |VDD|
700 Volt) ist. Hochspannungs- und Niederspannungsabschnitte werden
als zueinander floatend betrachtet.
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Der
Begriff "Transistor" umfasst beabsichtigter
Weise jede Vorrichtung oder Anordnung mit zumindest zwei Haupt elektroden
(z.B. Sources S und Drains D) und einer Steuerelektrode (z.B. einem Gate
G). Die Impedanz zwischen den Hauptelektroden wird durch ein Signal
gesteuert, welches an die Steuerelektrode angelegt wird. Im Falle
von Feldeffekttransistoren (FETs), wird ein Stromfluss zwischen den
Hauptelektroden entlang einem Kanal aufgebaut. Die FETs sind zweckmäßigerweise
in n-Kanal-Transistoren (n-FET) und p-Kanal-Transistoren (p-FET,
in den Zeichnungen mit einem Kreissymbol O am Gate) klassifiziert.
Welche Elektrode der Drain und welche die Source ist, hängt von
den angelegten Spannungen ab, so dass Drain und Source hier nur zum
Zwecke der Erklärung
unterschieden werden.
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Im
Beispiel aus 1 ist eine Source S des Transistors 190 (hier
z.B. n-FET) an die Referenzleitung 191 (GND) gekoppelt.
Das Gate G1 des Transistors 190 empfängt ein
Steuersignal ("STEUERSIGNAL"). Der Drain 180 des
Transistors 190, der den Pegelverschieber 198 ausbildet,
ist an das Gate G2 des Transistors 185 gekoppelt
(z.B. p-FET, Gatesymbol O) und über
die Pegelverschiebungslast 193 an die Referenzleitung 192 gekoppelt.
Die Source S des Transistors 185 ist an die Referenzleitung 192 (|VVERSTÄRKUNG|)
und der Drain D des Transistors 185 ist an die Referenzleitung 191 (GND)
gekoppelt. Die Last 193 steht für irgendeine stromleitende
Vorrichtung, wie beispielsweise einem weiteren Transistor.
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Der
Pegelverschiebungsabschnitt 198 (z.B. mit Widerstand 180)
hat einen doppelten Zweck:
- (a) Durch Leiten
eines variablen Signalstromes I zwischen den Leitungen 192 und 191 über die Last 193 (Stromrichtung
nicht wichtig), überträgt der Abschnitt 198 kleine
Signalveränderungen
im Abschnitt 196 (z.B. gesteuert durch das STEUERSIGNAL
bei Gate G1) zum Abschnitt 197,
der eine kleine variable Steuerspannung |VKLEIN|
bei Gate G2 aufweist; und
- (b) Der Abschnitt 198 (d.h. der Drain 180)
stellt einen großen
Signalspannungsabfall (z.B. Spannung |VGROß|)
bereit, der dem Potentialunterschied zwischen |VVERSTÄRKUNG|
und GND entspricht.
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2 veranschaulicht
eine vereinfachte Schnittdarstellung einer Halbleiterstruktur 100 gemäß der vorliegenden
Erfindung. Aus Gründen
der Einfachheit stehen die mit Strichindex versehenen Bezugsnummern 196', 198' und 197' für Abschnitte entsprechend
zu 1. Entsprechend seiner Hauptfunktion wird auf
die Struktur 100 auch als "Treiberschaltung" Bezug genommen. Silizium ist der gewöhnlicherweise
am häufigsten
verwendete Halbleiter, deshalb verwendet die folgende Beschreibung Silizium
zur Erklärung
als Halbleitermaterial, um die Erklärung zu vereinfachen. Zur Vereinfachung
der Erklärung
veranschaulicht 2 die Struktur 100 wie sie
für den
Betrieb zur Verfügung
steht, ohne die Herstellungsschritte zu betrachten.
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Die
Struktur 100 weist ein Substrat 105 mit einer
Oberfläche 106,
Wells 110 und 120, einer optionalen Masseverbindung 130,
einem optionalen Gate 184 (z.B. des Transistors 190,
vergleiche 1), einem optionalen Gate 186 (z.B.
des Transistors 185, vergleiche 1) und eine
Last 193' (vergleiche 1)
auf. Die Wells 110 und 120, die Verbindung 130 und
die Last 193' sind
im Substrat 105 unterhalb der Oberfläche 106 angeordnet.
Das Well 110 hat Bereiche 111 und 112.
Der Transistor 190 (vergleiche 1) wird
durch die Verbindung 130 (Source, Leitung 191 auf
GND) das Well 110 (d.h. der Drain 180) und das
Gate 184 ausge bildet. Der Bereich 112 des Wells 110 und
des Wells 120 sind mit einer Distanz W beabstandet. Mit
anderen Worten ausgedrückt,
die Wells 110 und 120 sind durch eine Spalte 113 beabstandet.
Das Well 120 ist an eine Leitung 192 auf |VVERSTÄRKUNG|
gekoppelt. Das Verbindungselement 150 koppelt den Bereich 112 an
das Gate G2 (186) des Transistors 185 und
an die Last 193'.
Ein elektrischer Kontakt zwischen dem Verbindungselement 150,
dem Bereich 112 und der Last 193' kann beispielsweise durch lokale
Diffusionen (höhere
Dotierung) erlangt werden. Zur Vereinfachung sind solche Diffusionen
nicht detailliert dargestellt.
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Die
Transistoren 190 und 185 sind für die vorliegende
Erfindung nicht wichtig und sollen nur als geeignetes Beispiel dienen.
Der Pegelverschiebungsabschnitt 198 (vergleiche 1)
wird durch die Verlängerung
des Wells 110 zwischen den Bereichen 111 und 112 und
durch die Distanz W ausgebildet:
- (a) Das Well 110 leitet
variablen Strom I und überträgt kleine
Signalveränderungen
des Transistors 190 zum Transistor 186 (über das
Verbindungselement 150). Das Potential SIG am Bereich 112 alterniert
um |VKLEIN| Die Isolation zwischen den Wells 110 und 120 muss
nur den höchsten
zu erwarteten Veränderungen
von |VKLEIN| standhalten. In anderen Worten
ausgedrückt,
ist die Distanz W derart, dass sie einer vorherbestimmten Isolationsspannung
|VMAX| zwischen den Wells 110 und 120 standhält. Zweckmäßige Werte
sind beispielsweise |VMAX| ≈ 25...35 Volt
(10 bis 50 Volt sind nutzbar) und W ≈ 5...20 μm (Mikrometer).
- (b) Das Well 110 stellt auch den großen Signalspannungsabfall
(d.h. Spannung |VGROß|) bereit. In anderen
Worten ausgedrückt
ist das Well 110 lateral verlängert um ei nen Spannnungsabfall |VGROß|
bereitzustellen, der wesentlich größer als die Isolationsspannung
ist (|VGROß| » |VMAX|).
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Bevorzugterweise
ist das Substrat 105 – relativ
zu den Wells 110 und 120 – leicht p-dotiert; und die
Wells 110 und 120 sind n-dotiert. In anderen Worten
ausgedrückt
ist das Substrat 105 und die Wells 110/120 von
einem ersten und einem zweiten, entgegengesetzt leitenden Typ. "Erster Leitfähigkeitstyp" und "zweiter Leitfähigkeitstyp" kann sich den Umständen entsprechend
entweder auf p-Leitfähigkeit (Dotierung)
oder n-Leitfähigkeit
(Dotierung) beziehen. Die Wells können beispielsweise durch Diffusion bereitgestellt
werden, ohne dass es einer weiteren Erklärung bedarf. Die Herstellungsschritte
für die Struktur 100 sind
als solche aus dem Stand der Technik bekannt und unterscheiden sich
bevorzugterweise nicht von den anderen Schritten, die für den Rest des
integrierten Schaltkreises auf dem kompletten Chip angewendet werden.
Es ist ebenso ein großer Vorteil
der vorliegenden Erfindung dass keine Epitaxie erforderlich ist.
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Bevorzugterweise
weisen die Wells 110 und 120 unterschiedliche
Ladungsträgerverfügbarkeiten auf.
Das Well mit der höheren
Ladungsträgerverfügbarkeit
(z.B. das Well 120) weist einen höheren Spannungsbetrag (z.B.
|VDD|, |VVERSTÄRKUNG|)
bezüglich
einer Massespannung (GND) auf als das Well mit der niedrigeren Ladungsträgerverfügbarkeit
(z.B. das Well 110). Im Beispiel aus 2 ist
das Well 120 höher
n-dotiert als das Well 110. Das Well 120 ist bevorzugterweise
so niedrig wie möglich
n-dotiert, um einen Bruch zwischen Leitung 192 und dem
Substrat 105 zu verhindern, und ist so hoch wie möglich n-dotiert,
um einen Durchschlag zwischen der Last 193' (z.B. p-dotiert) und dem Substrat 105 (z.B.
auch p-dotiert) zu verhindern.
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Wenn
eine Spannung an die Struktur 110 angelegt wird, ist das
Well 110 teilweise verarmt, so dass auch ein Spannungsabfall
um einen Gradienten eines elektrischen Felds über das Well 110 hinweg erreicht
wird. Andererseits wird eine Verarmung in Well 120 im Wesentlichen
vermieden.
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3 veranschaulicht
eine vereinfachte Schnittdarstellung des Abschnittes 101 der
Halbleiterstruktur 100 in größerem Detail. Gleiche Bezugsnummern
(105, 106, 110, 113, 120, 150)
werden verwendet, um gleiche Elemente zu kennzeichnen. Das Substrat 105 mit
der Oberfläche 106,
den Wells 110, 120 und dem Verbindungselement 150 wurden
bereits in 2 vorgestellt. Das Substrat 105 (z.B. p-dotiert) und das
Well 110 (z.B. n-dotiert) bilden Leitfähigkeitstyp-Anschlüsse 115 (z.B.
pn-Anschluss) mit Raumladungsbereichen 116 (gestrichelte
Linien) die sich in das Substrat 105 erstrecken. Ähnlich bilden das
Substrat 105 und das Well 120 (z.B. auch n-dotiert)
einen Anschluss 125 mit einem Raumladungsbereich 126 (gestrichelte
Linien). Zur Vereinfachung der weiteren Erklärung verläuft die Koordinatenachse X
entlang der Oberfläche 106 mit
X = 0 an der Kante des Well 110 und X = W an der Kante
des Well 120. Der Maximalwert der Distanz W ist derart,
dass sich im Substrat 105 die Raumladungsbereiche 116 und 126 bevorzugterweise überlappen.
Der Minimalwert von W ist so dimensioniert, dass er |VMAX|
standhält. Zur
Vereinfachung sind die Wells 110 und 120 nicht vollständig veranschaulicht.
Das Verbindungselement 150 ist mit dem Well 110 verbunden,
führt über Teile
des Wells 120 und verläuft
weiter zu Komponenten im Well 120 und ist bevorzugterweise
ein Metallverbindungselement.
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Das
Verbindungselement 150 ist von der Oberfläche 106 mittels
Oxid 151 isoliert.
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Die 4A–C veranschaulichen
vereinfachte Schaubilder für
eine Ladungsverteilung Q(X) (4A), ein
elektrisches Feld E(X) (4B) und ein
Oberflächenpotential φ(X) (4C)
gegenüber einer
Koordinatenachse X (siehe 3) für die Halbleiterstruktur
aus 2–3.
Es wird davon ausgegangen, dass das Well 120 an eine (positive)
Spannung |VVERSTÄRKUNG| und das Well 110 an
Masse gekoppelt ist. Das elektrische Feld E(X) und das Potential φ(X) bezieht
sich auf Masse GND. Zur Vereinfachung der Erklärung wird davon ausgegangen,
dass die Ladung, das Feld und die Ladungsverteilungen in einer Distanz
X1 nach links von X = 0 und in einer Distanz
X2 nach rechts von X = W Null sind. Die
Ladungsverteilung Q(X) in 4A ist
im Wesentlichen in einem Gleichgewicht, wobei Donatoren in Well 110 (z.B.
Donatorenkonzentration mit X1 multipliziert)
und Donatoren in Well 120 (z.B. Donatorenkonzentration mit
X2 multipliziert) teilweise in Spalte 113 auf
dem Substrat 105 zu Akzeptoren (z.B. Akzeptorenkonzentration
mit W multipliziert) gespiegelt werden. Das elektrische Feld E(X)
in 4B ist ein Integral über Q(X) und das Potential φ(X) in 4C ist
ein Integral über
E(X).
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5 veranschaulicht
ein vereinfachtes Schaltungsschaubild der Treiberapplikation 200 mit Abschnitten
die durch Halbleiterstrukturen der 2–3 eingegrenzt
sind. Mit 5 ist beabsichtigt, nur ein
Beispiel zu veranschaulichen.
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Applikation 200 weist
eine Bauteilgruppe 201 (gestrichelter Rahmen) mit Pins 202–205,
externen Transistoren 211 und 212, einer Diode 285 und
einer Kapazität 280 auf.
Die Bauteilgruppe 201 weist ein Chip 220 (gestrichelter
Rahmen) mit Kontaktstellen 222 bis 225 auf, die
jeweils an Pins 202 bis 205 gebunden sind. Der
Chip 220 umfasst des Weiteren die Abschnitte 231 bis 234 (gestrichelte
Rahmen). Die Abschnitte 231 bis 234 sind in getrennten
Wells (vergleiche Wells 110 und 120) angeordnet,
um eine Isolation und optional eine Signalübertragung bereitzustellen.
In anderen Worten symbolisieren die gestrichelten Linien um die
Abschnitte Strukturen (wie beispielsweise die Struktur 110 mit
den Spalten 113) der vorliegenden Erfindung. Jedoch kann
die physikalische Anordnung der Abschnitte 231 bis 234 anders sein.
Ein Beispiel ist in Verbindung mit 6 erklärt.
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Die
Abschnitte in 5 sind zweckmäßigerweise
mit Transistoren und Kontaktstellen veranschaulicht. Die Abschnitte
können
jedoch andere Komponenten, wie beispielsweise Widerstände (nicht
dargestellt) und Zenerdioden 291, 292, 247 und 248 aufweisen.
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Der
Drain D des externen Transistors 211 (z.B. n-FET) empfängt eine
Spannung |VDD| (z.B. 700 Volt Gleichspannung)
von der Leitung 251. Die Source S des Transistors 211 ist
an den Drain D des externen Transistors 212 (z.B, auch
ein n-FET) gekoppelt, um einen Ausgangsknoten 252 auszubilden.
Die Source S des Transistors 212 ist an die Masseleitung 253 (GND)
gekoppelt. Wie aus dem Stand der Technik bekannt ist, schalten die
Transistoren 211 und 212 den Ausgangsknoten 252 abwechselnd
auf |VDD| oder auf GND, um das im Wesentlichen
rechteckige Ausgangssignal OUT bereitzustellen.
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Das
Ansteuern des Transistors 212 ist an seinem Gate G mit
Signalen möglich,
die in einem Niederspannungsbereich (z.B. im Bereich von 10 Volt)
oszilieren. Dies ist aus dem Stand der Technik wohlbekannt, so dass
nähere
Details hier nicht nötig sind.
Der Steuertransistors 211 (auf der Hochspannungsseite)
wird unter Verwendung der vorliegenden Erfindung angesteuert. Das
Gate G des Transistors 211 ist an die Source des Transistors 246 (z.B. p-FET)
des Abschnittes 233 über
das Pin 203 und einen Bonddraht an die Kontaktstelle 223 (im
Abschnitt 233) gekoppelt. Ähnlich ist in einer Rückkopplungsbahn
ein Ausgangsknoten 252 über
einen Pin 204, einem Bonddraht und einer Kontaktstelle 224 (in
Abschnitt 233) an den Drain des Transistors 246 gekoppelt.
Mit dieser Anordnung floatet der Transistor 211, 212 und 246 bezüglich den
anderen Abschnitten.
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Die
Anodenelektrode der Diode 285 ist an die Referenzleitung 254 auf
|VCC| (z.B. 20 Volt) gekoppelt und die Kathode
der Diode 285 ist an das Pin 202 gekoppelt. Die
Kapazität 280 ist
zwischen die Kathode der Diode 285 und den Ausgangsknoten 252 gekoppelt,
um die Spannung |VVERSTÄRKUNG| bei Pin 202 bereitzustellen.
Im Beispiel aus 5 hat die Kapazität 280 ein
Kapazitätsbetrag
C zwischen 1 und 100 nF (nano Farad). Dieser Wert ist zur Erklärung geeignet,
aber nicht wesentlich. Es können
auch andere Werte verwendet werden. Die Spannung |VVERSTÄRKUNG|
folgt der Spannung am Ausgangsknoten 252 und osziliert
dabei im Wesentlichen zwischen |VCC| (wenn
der Transistor 212 leitet, OUT ≈ GND) und VDD +
VCC (wenn der Transistor 211 leitet,
OUT ≈ VDD). Eine Spannung größer als |VDD|
ist erforderlich, um den Transistor 211 (n-FET) einzuschalten.
Diese Schaltspannung wird vom Pin 202/Kontaktstelle 222 zum
Transistor 211 durch den Transistor 245 im Abschnitt 234 weitergegeben.
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Im
Abschnitt 231 ist eine Source S des Transistor 241 (z.B.
n-FET) über
die Kontaktstelle 225 an das Masse-Pin 205 gekoppelt
und ein Drain in einem Well (siehe Bereich 111 des Wells 110)
einer Struktur der vorliegenden Erfindung angeordnet. Der Transistor 241 empfängt ein
Steuersignal (z.B. "AUS") von einer Niederspannungsschaltung
die bevorzugterweise auch in Abschnitt 231 angeordnet ist.
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Ähnlich ist
im Abschnitt 232 eine Source S des Transistors 242 (z.B.
ebenso ein n-FET) über eine
Kontaktstelle 225 an ein Masse-Pin 205 gekoppelt
und ein Drain D in einem Well einer anderen Struktur der vorliegenden
Erfindung angeordnet. Der Transistor 242 empfängt ein
Steuersignal (z.B. "EIN") von einer anderen
Niederspannungsschaltung, die bevorzugterweise in Abschnitt 232 angeordnet
ist.
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In
Abschnitt 234 sind die Sources der Transistoren 243, 244 und 245 (z.B.
alle p-FETs) über
die Kontaktstelle 222 und z.B. einem Bonddraht an das Pin 202 auf
|VVERSTÄRKUNG|
gekoppelt. Der Drain D des Transistors 243 ist an den Drain
des Transistors 241 des Abschnittes 231 als ein
verlängerter
Drain gekoppelt, wie beispielsweise die veranschaulichte Struktur 100. Ähnlich ist
der Drain D des Transistors 244 über einen anderen verlängerten
Drain (z.B. Struktur 100) an den Drain des Transistors 242 des Abschnittes
gekoppelt. Die Gates G der Transistoren 243 und 244 sind über Kreuz
gekoppelt, um ein Flip-Flop auszubilden. Das Gate G des Transistors 243 ist
an den Drain D des Transistors 244 gekoppelt; und das Gate
G des Transistors 244 ist an den Drain D des Transistors 243 gekoppelt.
Der Drain D des Transistors 244 ist auch an das Gate G
des Transistors 245 gekoppelt. Der Drain D des Transistors 245 ist
an die Source des Transistors 246 (Abschnitt 233) gekoppelt.
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Die
Diode 291 ist mit ihrer Kathode an die Source des Transistors 243 und
mit ihrer Anode an den Drain des Transistors 243 gekoppelt. Ähnlich ist die
Diode 292 mit Katho de und Anode jeweils an Source und Drain
des Transistors 244 gekoppelt. Die Dioden 291 und 292 begrenzen
die Spannung über die
Source-Drain-Bahn der Transistoren 243 und 244 hinweg
und begrenzen die Spannung zwischen ihren Drains und GND. Dieses
Merkmal ist dienlich, weil es auch die Isolationserfordernisse von
Abschnitt 234 zu anderen Abschnitten verringert. Ähnlich sind
in Abschnitt 233 Dioden 247 und 248 seriell
zwischen Source S und Gate G des Transistors 246 (Kathode von 248 zu
S, Anode von 247 zu G) gekoppelt.
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Die
Abschnitte 231 und 233 sind durch das Verbindungselement 250 (vergleiche
Verbindungselement 150 in 2–3)
gekoppelt, welches vom Drain D des Transistors 241 zum
Gate G des Transistors 246 verläuft.
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Die
Abschnitte 231 und 232 welche durch verlängerte Drains
in den Strukturen 100 der vorliegenden Erfindung voneinander
isoliert sind, arbeiten auf niedrigen Spannungen. Die Abschnitte 231 und 232 sind
durch verlängerte
Drains in den Strukturen 100 von den Abschnitten 234 (höhere Spannungen) isoliert
und verwenden die Strukturen um Steuersignale (nicht dargestellt)
zu kommunizieren. Ähnlich sind
die Abschnitte 234 und 233 (höchste Spannungen) isoliert.
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6 veranschaulicht
die vereinfachte Draufsicht 200' der Halbleiterstrukturen gemäß der vorliegenden
Erfindung in einer Anordnung für
die Treiberapplikation 200 aus 5. Zur besseren
Veranschaulichung sind die Wells 231'–234' durch Schraffierung dargestellt.
Die Wells 231'–234' entsprechen jeweils
den Abschnitten 231–234 aus 5.
Die Spalten 271–275 entsprechen
der Spalte 113 aus 2. Beispielsweise
sind die Spalten 271 und 274 zwischen den Nie derspannungswells 231' und 232' angeordnet;
die Spalten 272 und 273 sind jeweils zwischen
den Niederspannungswells 231', 232' (Pegel der
EIN/AUS- Signale) und dem Hochspannungswell 234' (Spannung |VCC|) angeordnet. Das Well 234' (|VCC|) umgibt Well 233' mit der höchsten Spannung (|VVERSTÄRKUNG|)
durch die Spalte 275 getrennt. 6 veranschaulicht
auch die Anordnung der Kontaktstellen 223 und 224 über Well 233', der Kontaktstelle 222 über dem
Well 234' und
des Verbindungselements 250' (vergleiche
Verbindungselement 150 in 2–3 und 250 in 5)
von Well 231' zu
Well 233'.
Die Wellanordnung von 6 ist für die vorliegende Erfindung
nicht wesentlich.
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Im
Beispiel aus 6 kann zunächst ein niederdosiertes Dotieren
bei den Wells 231', 232', 233' und 234' angewendet
werden und als zweites kann nach dem Maskieren mit beispielsweise
Fotoresist, ein hochdosiertes Dotieren bei den Wells 233' und 234' angewendet
werden.
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Nachdem
die Details der vorliegenden Erfindung in Verbindung mit den Figuren
beschrieben wurden, wird nun die vorliegende Erfindung als eine Vorrichtung
(z.B. Applikation 200 aus den 5–6)
mit einer Halbleiterstruktur (oder Strukturen) beschrieben, welche
umfasst: (a) Ein Substrat 105 eines ersten Leitfähigkeitstyps
(z.B. leicht p-dotiert);
(b) ein Well 110 eines zweiten, entgegengesetzten Leitfähigkeitstyps
(z.B. n-dotiert), das auf einem Substrat 105 angeordnet
ist, so dass ein Anschluss 115 ausgebildet wird; (c) ein
Well 120 (auch eines zweiten Leitfähigkeitstyps), das auf dem
Substrat 105 angeordnet ist, so dass ein zweiter Anschluss 125 ausgebildet
wird, wobei das Well 120 auf der Oberfläche 106 von Well 110 um
eine Distanz W beabstandet ist, wobei die Distanz W (i) klein genug
ist, dass im Substrat 105 der Raumladebereich 116 des ersten
Anschlusses 115 im Wesentlichen den Raumladebereich 126 des
Anschlusses 125 überlappt,
und (ii) groß genug
ist um einer vorherbestimmten Isolationsspannung |VMAX|
zwischen den Wells 110 und 120 standzuhalten.
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Weiter
wird die vorliegende Erfindung als eine Treiberschaltung (z.B. Schaltung 100)
beschrieben, mit einem ersten Steuereingang (z.B. Gate G1 des Transistors 190) bezüglich einer
ersten Referenzverbindung (z.B. Leitung 191 auf GND), um
eine variable Steuerspannung an eine Halbleitervorrichtung (z.B.
Transistor 185) zu liefern, der eine zweite Steuereingabe
(z.B. Gate G2) bezüglich einer zweiten Referenzverbindung
(z.B. Leitung 192 auf |VVERSTÄRKUNG|
aufweist, wobei die Treiberschaltung auf einem monolithischen Substrat
(z.B. p-Substrat 105) integriert ist. Die Treiberschaltung
(100) umfasst wünschenswerterweise:
- (a) einen variablen Widerstand (z.B. Transistor 190,
n-FET), der durch eine erste Steuereingabe (z.B. Gate G1)
gesteuert wird;
- (b) einen ersten Well (z.B. n-Well 110) mit einem ersten
Bereich (z.B. Bereich 111) angrenzend zu dem variablen
Widerstand und mit einem zweiten Bereich (z.B. Bereich 112),
um einen großen
Signalspannungsabfall (z.B. |VGROSS|), der
im Wesentlichen einem Potentialunterschied zwischen einer zweiten
und einer ersten Referenzverbindung (z.B. Unterschied |VVERSTÄRKUNG – GND| zwischen
den Leitungen 191 und 192) entspricht, zu liefern;
und
- (c) ein zweites Well (z.B. n-Well 120, die Floating-Schaltung), die an
die zweite Referenzverbindung gekoppelt ist und von dem zweiten
Bereich (z.B. 112) des ersten Wells (110) um eine
Distanz (z.B. Distanz W) beabstandet ist, die groß genug ist,
einem kleinen Signalspannungsabfall (z.B. |VMAX|)
standzuhalten, wobei das erste Well (z.B. n-Well 110) und
der variable Widerstand (z.B. Transistor 190) einen Strom
(z.B. Strom I) zwischen der ersten und zweiten Referenzverbindung
(z.B. Leitungen 191, 192) leitet, wobei sich der
Strom als Antwort auf ein kleines Signal (z.B. STEUERSIGNAL) am
ersten Steuereingang (z.B. Gate G1) verändert, so
dass die variable Steuerspannung (SIG) am zweiten Bereich (z.B.
Bereich 112) des ersten Well eine entsprechende kleine Signalveränderung
(|VKLEIN| ≤ |VMAX|) bezüglich
der zweiten Referenzverbindung (z.B. Leitung 192 auf |VVERSTÄRKUNG|)
aufweist, so dass die Halbleitervorrichtung gesteuert wird (z.B.
um den Transistor 185 zu steuern).
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Des
Weiteren kann die vorliegende Erfindung zweckmäßigerweise Bezug nehmend auf
die Beispiele in 2 und 5 als eine
Anordnung (z.B. Applikation 200) einer ersten Schaltung
(z.B. Abschnitt 231 mit dem Transistor 241) auf
einem ersten Well (vergleiche Well 110) und einer zweiten Schaltung
(z.B. Abschnitt 234, z.B. Transistoren 243 und 244)
auf einem zweiten Well (vergleiche Well 120) beschrieben
werden, die in oder auf einem gemeinsamen Halbleitersubstrat (z.B.
Substrat 105) integriert sind. Die Anordnung ist dadurch
gekennzeichnet, dass:
- • Der erste Well ist lateral
verlängert
(z.B. langer Drain D des Transistors 241) entlang der Oberfläche 106 des
Substrates 105, um einen Spannungsabfall VGROß zwischen
einem ersten Ende (z.B. Bereich 111 als Drain D des Transistors 241 nahe
des Kanals des Transistors 241) und einem zweiten Ende
(z.B. Bereich 112) bereitzustellen, so dass Potentialunterschiede
(z.B. |VVERSTÄRKUNG – GND|)
zwischen den Schaltungen (z.B. Abschnitte 234 und 231)
im Wesentlichen isoliert sind;
- • Die
erste Schaltung (z.B. Abschnitt 231) steuert einen Strom
(z.B. I durch die Transistoren 241) von einem Steuerterminal
(z.B. bei Bereich 112) am zweiten Ende (bei Bereich 112)
zu einer Referenzverbindung (z.B. bei GND an der Kontaktstelle 225,
Leitung 252), so dass ein variables Potential am Steuerterminal
bereitgestellt wird, welches mit der zweiten Schaltung (z.B. Abschnitt 234) durch
ein Verbindungselement (z.B. Verbindungselement 150, zum
Gate G2 entsprechend zum Gate G des Transistors 244)
verbunden ist;
- • Das
erste und zweite Well sind voneinander beabstandet (z.B. um W),
um eine Isolation (Spannung VMAX) von Potentialbetragsveränderungen am
Steuerterminal bereitzustellen, die durch die erste Schaltung hervorgerufen
werden.
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Applikationen,
welche die vorliegende Erfindung verwenden, können mit existierenden Herstellungsprozessen
hergestellt werden, ohne die Kosten wesentlich zu erhöhen. Die
vorliegende Erfindung kann deshalb preiswerte Lösungen für den Netzteilmarkt, den Beleuchtungsmarkt
und für
andere Massenmärkte
bereitstellen, wo die Isolation von verschiedenen Abschnitten einer
Schaltung, welche auf deutlich unterschiedlichen Spannungen arbeiten,
erforderlich ist.