JPS6322070B2 - - Google Patents

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JPS6322070B2
JPS6322070B2 JP54152925A JP15292579A JPS6322070B2 JP S6322070 B2 JPS6322070 B2 JP S6322070B2 JP 54152925 A JP54152925 A JP 54152925A JP 15292579 A JP15292579 A JP 15292579A JP S6322070 B2 JPS6322070 B2 JP S6322070B2
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Hitachi Ltd
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Description

【発明の詳細な説明】 本発明は半導体装置に関し、主としてバイボー
ラ半導体集積回路（IC）の一部として構成する
半導体接合容量に関する。
一般にＰ型Si（シリコン）半導体基板上に一部
でn+埋込層を介してn-エピタキシヤル半導体層
を積層し、このn-層を表面からＰ基板に接続す
るようにＰ拡散させた隔離層により相互に分離し
た島領域にP+ベース拡散、n+エミツタ拡散等を
行なつてnpnトランジスタを組み込むリニアICに
おいて、接合容量を形成する場合、従来より上記
npnトランジスタのベース・エミツタ間P+n+接
合、ベース・コレクタ間P+n接合あるいはコレク
タ・隔離層間np接合が利用されている。接合容
量の場合、その接合の逆方向耐圧と単位面積当り
の容量とが反比例の関係にあるため、その回路
（IC）で許容される最大負荷電圧に耐えうる最小
逆方向耐圧を持つ接合を用いるのがIC設計上面
積効率が最も良いとされている。
リニアICでは通常ベース・エミツタ間接合の
耐圧は約6V程度であり、それ以上の耐圧を要求
される場合ベース・コレクタ間接合の耐圧は約
40Vである。そしてそれらの中間の耐圧が要求さ
れるものについては、ベース・コレクタ接合容量
を用いていたため面積効率が非常にわるいものと
なつた。
本願発明者らは上記した点にかんがみ、ベース
領域・エミツタ間（6V）とベース・コレクタ間
（40V）の中間の耐圧をもつ接合容量があれば回
路上の耐圧が保障でき、在来よりも少ない面積で
容量が形成できると考え、本発明をなすに至つ
た。したがつて本発明の目的はICにおいて要求
される耐圧を保障できる最少の接合容量を有する
半導体装置を得ることにある。
上記目的を達成するためこの発明はＰ（又はｎ）
型半導体基板上にｎ（Ｐ）埋込層を介在させてエ
ピタキシヤル成長させたn-（P-）半導体層の一部
表面からｎ（Ｐ）埋込層に接続するＰ拡散層を形
成し、このＰ拡散層とｎ埋込層との間の接合容量
を有する半導体装置であつて、ｎ埋込層への導入
不純物濃度を選ぶことによりその逆方向耐圧を制
御することを特徴とする。
第１図は本発明の原理的構造を示すものであ
り、１はＰ型Si基板（サブストレート）、２はＰ
基板表面に例えばＰ（リン）を適当な不純物濃度
でイオン打込みし、又はデボジシヨン後長い時間
をかけて拡散（以下CNH拡散という）すること
によりｎ型化し、基板上にn-型エピタキシヤル
層８を成長することによつてｎ型埋込層としたも
のである。４はn-エピタキシヤル表面よりＢ（ボ
ロン）をマスク拡散しｎ型埋込層２に到達させた
Ｐ拡散層でこのＰ拡散層４はリニアICにおいて
n-エピタキシヤル層をいくつかの島領域に分離
するための離隔層（アイソレーシヨン）を形成す
る際のＰ拡散を利用したものである。５はこのＰ
拡散層４より電極取出しのためのP+拡散層、６
はn-エピタキシヤル層３より電極取出しのため
のn+拡散層である。このような構造において、
ｎ埋込層２とＰ拡散層との間のpn接合が容量と
して使用するものであり、これによりベース・エ
ミツタ間約6Vとベース・コレクタ間約40Vの間
の耐圧をもつ容量がｎ埋込層２の不純物濃度をコ
ントロールすることによつて自由に得られる。
第２図は本発明をnpnトランジスタを有するリ
ニア回路の一部に組込んだ場合の例を示し、同じ
Ｐ基板上に一方ではn+埋込層７を介在させてn-
エピタキシヤル層３を形成し、Ｐ拡散アイソレー
シヨン（隔離）層８によつてn-島領域を形成し
てその一つにnpnトランジスタを構成し、他方で
はCNH拡散によるｎ埋込層を介在させて形成し
たn-エピタキシヤル層に第１図に示した接合容
量を形成したものである。
第３図ａ〜ｅは本発明によるリニア回路にpn
接合容量を形成する場合の製造プロセスの一実施
例の各工程を示す。
(a) Ｐ型Si基板（サブストレート）を用意し、基
板表面の一方の領域にSb（アンチモン）をデ
ポジシヨンしN+拡散することにより、Sb導入
層７′を形成する。基板表面の他方の領域に
はＰ（リン）をイオン打込み又はデボジシヨン
により導入してCNH導入層２′を形成する。
(b) 次いでｎ型不純物（Ｐ又はSb）を低濃度に
ドープしたn-エピタキシヤル層３を形成し、
上記Sb導入層７′及びＰ導入層２′をそれぞれ
埋込んで領域にn+埋込層７領域にｎ埋込
層２を形成する。このn-エピタキシヤル層３
によつて埋込まれたn+埋込層７及びCNH拡散
によるｎ埋込層２において、Sbに比してＰの
拡散速度が大であることにより、ｎ埋込層２の
伸びが大きく、n+埋込層７の上のn-エピタキ
シヤル層３の厚さd1＝６〜7μｍであるのに対
し、ｎ埋込層２の上のn-エピタキシヤル層の
厚さd2＝４〜5μｍとなる。なおn+埋込層のSb
不純物濃度は１×1019／cm3であるに対し、
CNH拡散によるｎ埋込層のＰ不純物濃度は耐
圧の必要度に応じて１×1016〜１×1019／cm3の
間で適当に選ばれることになる。
(c) 次にn-エピタキシヤル層を島領域に分離す
るためのアイソレーシヨンＢ（ボロン）拡散を
行ない、Ｐ型拡散離隔層（アイソレーシヨン）
８をつくると同時に領域においてCNH拡散
したｎ埋込層に達するＰ型拡散層４を形成す
る。
(d) 領域においてP+型ベース拡散を行なつて
P+ベース９を形成すると同時に領域におい
ては同じP+型拡散を利用してＰ拡散層４表面
に電極取出し用のP+層５を形成する。次いで
領域においてn+型エミツタ拡散を行なつて
n+エミツタ１０、n+コレクタ取出し部１１を
形成すると同時に、領域においてn-エピタ
キシヤル層表面に電極取出し用n+層６を形成
する。
(e) さいごに表面の酸化膜１２（前の各工程では
図示を省略した）に対しコンタクトホトエツチ
ングを行ないＡ蒸着、ホトエツチにより各コ
ンタクト部に接続する電極１８，１４を形成す
る。
以上実施例で述べた本発明の構成によれば、下
記のように前記発明の目的が達成できる。
(1) CNH拡散によるｎ埋込層は通常のリニアIC
におけるn+埋込層よりも不純物濃度を小さく
し、Ｐ（リン）の拡散速度の大なることを利用
してエピタキシヤル層への「わき上り」拡散深
さを大きくしたものであり、その濃度を適当に
選ぶことによりアイソレーシヨンＰ拡散層との
接合における耐圧を所望の値に求めることがで
きる。
(2) 通常のリニアICにおけるn+埋込層とアイソ
レーシヨンＰ拡散層とのPn+接合を容量として
利用することができるが、その場合、耐圧は６
〜8V程度と固定される。もしn+埋込層の形成
時にSbの不純物量を変えればn+濃度を下げる
ことで耐圧を上げ得るが、その場合npnトラン
ジスタのコレクタ抵抗Rcs等に悪影響ができる
ため採用できない。しかし、CNH拡散による
場合、ｎ埋込層の濃度を自由に変えることがで
き、その場合ツエナ電圧を自由に選べる素子を
形成することができる。
(3) 上記CNH拡散はIILの逆方向npnトランジス
タの形成に利用して有効とされており、標準リ
ニア工程のn+埋込層拡散工程とエピタキシヤ
ル成長工程との間にCNH拡散工程を入れたIIL
プロセスに本発明による容量形成を行なうこと
が可能である。
(4) CNH拡散によるｎ埋込層の形成にイオン打
込み、特にリン不純物イオン打込みを採用すれ
ば、打込みエネルギの制御によつて不純物濃度
のコントロールが極めて良くなり、希望とする
耐圧を微妙なグレードで変えることができる。
(5) CNH拡散によるｎ埋込層は種々の濃度を選
べるので回路上耐圧の保障ができ、スぺースを
特に拡げることなく少ない面積で容量を形成す
ることができる。
本発明は前記実施例に限定されるものでなく、
これ以外に種々の変形例が与えられる。第４図に
おいて、CNH拡散によるｎ埋込層とアイソレー
シヨンＰ拡散層とのpn接合を用いた容量におい
て、片側、例えばＰ拡散層が接地されるような回
路の場合、同図のように接合容量のためのＰ拡散
層４とアイソレーシヨンＰ拡散層８とを一体のも
のとし、容量形成と島領域分離とを兼ねることも
できる。
本発明はバイポーラICの全てに適用できる。
【図面の簡単な説明】
第１図は本発明の原理的構成を示す接合容量を
有する半導体装置の断面図である。第２図はリニ
アICに本発明を適用した場合の例を示すICの断
面図、第３図ａ〜ｅは第２図のICを製造する場
合の製造プロセスを示す各工程の断面図である。
第４図は本発明の他の実施例を示すICの断面図
である。 １……Ｐ型Si基板、２……CNH拡散によるｎ
埋込層、３……n-エピタキシヤル半導体層、４
……アイソレーシヨンＰ拡散により形成したＰ拡
散層、５……電極取出しのためのP+拡散層、６
……電極取出しのためのn+拡散層、７……n+埋
込層、８……アイソレーシヨンＰ拡散層、９……
P+ベース、１０……n+エミツタ、１１……n+コ
レクタ取出し部、１２……表面酸化膜、１８，１
４……Al電極、１５……接合容量のためのＰ拡
散層とアイソレーシヨンＰ拡散層を兼ねたＰ拡散
層。

Claims (1)

    【特許請求の範囲】
  1. １ 互いにアイソレートされた第１導電型の第
    １、第２半導体層と、第１半導体層内に位置し、
    その第１半導体層の不純物濃度よりも高い第１導
    電型の第１埋込層と、第２半導体層内に位置し、
    その第２半導体層の不純物濃度よりも高く、第１
    埋込層に対しては低濃度でかつ幅広く形成されて
    なる第２埋込層と、第１半導体層をコレクタ領域
    とし、そのコレクタ領域内に形成されたベース領
    域と、そのベース領域内に形成されたエミツタ領
    域と、第２半導体内に形成され、上記第２埋込層
    に接してPN接合を構成する第２導電型の半導体
    領域とを有し、そのPN接合を容量素子として用
    いたことを特徴とする半導体装置。
JP15292579A 1979-11-28 1979-11-28 Semiconductor device Granted JPS5676560A (en)

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