JPH0250475A - 絶縁垂直スーパー・ベータ・バイポーラ・トランジスタの製造工程 - Google Patents
絶縁垂直スーパー・ベータ・バイポーラ・トランジスタの製造工程Info
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- JPH0250475A JPH0250475A JP1156947A JP15694789A JPH0250475A JP H0250475 A JPH0250475 A JP H0250475A JP 1156947 A JP1156947 A JP 1156947A JP 15694789 A JP15694789 A JP 15694789A JP H0250475 A JPH0250475 A JP H0250475A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8222—Bipolar technology
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- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一つの半導体基板に相違する半導体回路装置を
形成することに関連し、詳細には異なる導電型の垂直な
トランジスタの製造とそれにより製造される集積回路に
ｒｉ３！する。
形成することに関連し、詳細には異なる導電型の垂直な
トランジスタの製造とそれにより製造される集積回路に
ｒｉ３！する。
従来の技術 び 融点
演算増幅器の設計は、それに用いられる従来のＰＮＰ集
積回路トランジスタは約５メガヘルツでしか動作できな
いという点でｉｌｌ限されてきた。従来のＮＰＮトラン
ジスタと組合されたこれらのＰＮＰトランジスタは、Ｆ
ｉＪ算増ｌ１ｌＩ器の集積回路には一般的なｉｍである
。
積回路トランジスタは約５メガヘルツでしか動作できな
いという点でｉｌｌ限されてきた。従来のＮＰＮトラン
ジスタと組合されたこれらのＰＮＰトランジスタは、Ｆ
ｉＪ算増ｌ１ｌＩ器の集積回路には一般的なｉｍである
。
最近では従来の基板ＰＮＰトランジスタよりも優れた、
高周波絶縁垂直ＰＮＰ （ＶＰＮＰ） トランジスタが
開発されている。この絶縁ＶＰＮＰトランジスタは４５
ボルトでの動作が可能であり、最高約１５０メガヘルツ
の周波数で動作する。絶縁ＶＰＮＰトランジスタの電流
利得とブレークダウン電圧は、ｆＩＱ−的な二重拡散Ｎ
ＰＮ）−ランジスタで得られるものに匹敵する。最後に
絶縁ＶＰＮＰは、通常の垂直基板ＰＮＰトランジスタに
よりとられるエミッタ・ホロワ形状に限定されない。
高周波絶縁垂直ＰＮＰ （ＶＰＮＰ） トランジスタが
開発されている。この絶縁ＶＰＮＰトランジスタは４５
ボルトでの動作が可能であり、最高約１５０メガヘルツ
の周波数で動作する。絶縁ＶＰＮＰトランジスタの電流
利得とブレークダウン電圧は、ｆＩＱ−的な二重拡散Ｎ
ＰＮ）−ランジスタで得られるものに匹敵する。最後に
絶縁ＶＰＮＰは、通常の垂直基板ＰＮＰトランジスタに
よりとられるエミッタ・ホロワ形状に限定されない。
もう−・つの最近改良されたトランジスタは、スーパー
・ベータＮＰＮ垂直トランジスタである。
・ベータＮＰＮ垂直トランジスタである。
スーパー・ベータＮＰＮトランジスタは、通常の垂直Ｎ
ＰＮトランジスタの１倍の電流利得を１！する。
ＰＮトランジスタの１倍の電流利得を１！する。
スーパー・ベータＮＰＮトランジスタは、それらの高電
流利得により非常に低いレベルの入力信号が増幅される
所にＪ３いて、演算増幅器の人力として応用される。
流利得により非常に低いレベルの入力信号が増幅される
所にＪ３いて、演算増幅器の人力として応用される。
もう一つの望ましい集積回路要素は、金属／窒化物／ポ
リシリコン・キャパシタである。酸化物の代わりに窒化
物を用いることにより、キャパシタンスが二倍になり、
１００ボルト以上で誘電体のブレークダウンが生じ、ま
たフィールド酸化物にこれらのキャパシタを製造するこ
とにより、寄生接合キャパシタンスとタンクの漏れ電流
が減少する。
リシリコン・キャパシタである。酸化物の代わりに窒化
物を用いることにより、キャパシタンスが二倍になり、
１００ボルト以上で誘電体のブレークダウンが生じ、ま
たフィールド酸化物にこれらのキャパシタを製造するこ
とにより、寄生接合キャパシタンスとタンクの漏れ電流
が減少する。
よってこれらの各装置を併せ持つｆｉ１ａ回路を製造す
る工程を開発することが望ましい。しかしながら今まで
この様な工程は開発されておらず、回路設計者は一個の
集積回路において、−個の回路装置しか利用できない。
る工程を開発することが望ましい。しかしながら今まで
この様な工程は開発されておらず、回路設計者は一個の
集積回路において、−個の回路装置しか利用できない。
間 を解決するための手段及び作用
本発明は特性の一つとして、Ｉｉｌじ半導体基板を用い
て、第一の導電型の第一・の垂直トランジスタと、第二
のＩＢ導電型第二の垂直トランジスタを形成する工程を
含む。第二の導電型の第二のトランジスタ・コレクタ領
域が、第一のＳ電型の半導体表面に形成される。第二の
導電型の第一のトランジスタ埋込み領域がこの表面で、
第二のトランジスタ・コレクタ領域から隔てて形成され
る。第一の導電型の第一のトランジスタ・コレクタ領域
は、埋込み領域内の植板表面で形成される。
て、第一の導電型の第一・の垂直トランジスタと、第二
のＩＢ導電型第二の垂直トランジスタを形成する工程を
含む。第二の導電型の第二のトランジスタ・コレクタ領
域が、第一のＳ電型の半導体表面に形成される。第二の
導電型の第一のトランジスタ埋込み領域がこの表面で、
第二のトランジスタ・コレクタ領域から隔てて形成され
る。第一の導電型の第一のトランジスタ・コレクタ領域
は、埋込み領域内の植板表面で形成される。
次に第二の７！Ｉ電型のエピタキシャル半導体層が、半
導体基板表面に形成される。第一・と第二のトランジス
タ・コレクタ領域が、熱拡散によりエピタキシャル層へ
と上方向に拡張される。第一の導電型の深いコレクタ領
域が、エピタキシャル層の表面から第一のトランジスタ
・コレクタ領域へと延びるように形成される。次の段階
で第二のトランジスタ・ベース領域が、第一のトランジ
スタ・エミッタ領域と第一のトランジスタ・コレクタ・
コンタクト領域と同時に、エピタキシャル層表面に形成
される。これらは全て第一の導電型である。
導体基板表面に形成される。第一・と第二のトランジス
タ・コレクタ領域が、熱拡散によりエピタキシャル層へ
と上方向に拡張される。第一の導電型の深いコレクタ領
域が、エピタキシャル層の表面から第一のトランジスタ
・コレクタ領域へと延びるように形成される。次の段階
で第二のトランジスタ・ベース領域が、第一のトランジ
スタ・エミッタ領域と第一のトランジスタ・コレクタ・
コンタクト領域と同時に、エピタキシャル層表面に形成
される。これらは全て第一の導電型である。
その後、第二のトランジスタ・エミッタ領域が、第一の
トランジスタ・ベース・コンタクト領域と同時に、エピ
タキシャル層表面に形成される。双方とも第二の導電型
である。
トランジスタ・ベース・コンタクト領域と同時に、エピ
タキシャル層表面に形成される。双方とも第二の導電型
である。
本発明の他の特性によると金Ｂ／Ｍ電体／ポリシリコン
・キャパシタは、第一・の垂直トランジスタのみの工程
内か、または第一と第二の両方の垂直トランジスタの工
程内で形成され得る。更に第−の導電型の深い接合絶縁
領域は、第一のトランジスタ・コレクタ領域と同時に形
成される。
・キャパシタは、第一・の垂直トランジスタのみの工程
内か、または第一と第二の両方の垂直トランジスタの工
程内で形成され得る。更に第−の導電型の深い接合絶縁
領域は、第一のトランジスタ・コレクタ領域と同時に形
成される。
この深い接合絶縁領域からのドーパントは、第一のトラ
ンジスタ・コレクタ領域と埋込み領域からのドーパント
と同時に、エピタキシャル層へと上方向に拡散される。
ンジスタ・コレクタ領域と埋込み領域からのドーパント
と同時に、エピタキシャル層へと上方向に拡散される。
第一・の導電型の浅い接合絶縁領域は、垂直トランジス
タの深いコレクタ領域が形成されるのと同時に、エピタ
キシャル層に形成される。浅い接続絶縁領域からのドー
パントはＦ方向に拡散し、よって深い接合絶縁領域と浅
い接合絶縁領域は−続きの接合絶縁領域を形成する。
タの深いコレクタ領域が形成されるのと同時に、エピタ
キシャル層に形成される。浅い接続絶縁領域からのドー
パントはＦ方向に拡散し、よって深い接合絶縁領域と浅
い接合絶縁領域は−続きの接合絶縁領域を形成する。
後続する拡散段階の間、フィールド酸化物の厚い層がこ
の−続きの接合絶縁領域上に形成される。
の−続きの接合絶縁領域上に形成される。
ポリシリコン層がフィールド酸化物層上に被着され、パ
ターン処理され、エツチングされる。またこれは第一の
トランジスタ・ベース・コンタクトの形成と同時にドー
ピングされるのが好ましい。
ターン処理され、エツチングされる。またこれは第一の
トランジスタ・ベース・コンタクトの形成と同時にドー
ピングされるのが好ましい。
本発明の更に別な特性によると第二のトランジスタは、
第一の導電型のスーパー・ベータ・ベース領域を形成す
る工程に更にドーピングと拡散段階を設けることにより
、スーパー・ベータＮ−Ｎトランジスタとされても良い
。
第一の導電型のスーパー・ベータ・ベース領域を形成す
る工程に更にドーピングと拡散段階を設けることにより
、スーパー・ベータＮ−Ｎトランジスタとされても良い
。
一つの工程の流れにこれらの装置の形成段階を組込むこ
とには、各装置を別々に形成するのに必要であったマス
ク・レベルの数を非常に少なくするという利点がある。
とには、各装置を別々に形成するのに必要であったマス
ク・レベルの数を非常に少なくするという利点がある。
これら三個の装置を含む集Ｉａｒｒ１１路により、集積
回路設計には通常の装置よりも融通性と柔軟性の余地が
与えらえる。ＶＰＮＰトランジスタ、スーパー・ベータ
垂直ＮＰＮトランジスタ、及び金属／窒化物／ポリシリ
コン・キャパシタを一個の半導体回路に組合わせること
により、独特な高性能回路を設計する機会が提供される
。スーパー・ベータＮ−Ｎトランジスタと通常のＮＰＮ
垂直トランジスタの両方におりる電流利得は、都合の良
いことに一同のエミッタ拡散により１Ｆｉ１時に設定さ
れ１ｑる。本発明の装置の形成で好Ｉυで用いられた二
重（上方向と下方向）拡散絶縁により、設計レイアウト
がより８１度になり、−回の拡散絶縁に比べて、最高２
５パーセントまでのレイアウト面積を節約することがで
きる。
回路設計には通常の装置よりも融通性と柔軟性の余地が
与えらえる。ＶＰＮＰトランジスタ、スーパー・ベータ
垂直ＮＰＮトランジスタ、及び金属／窒化物／ポリシリ
コン・キャパシタを一個の半導体回路に組合わせること
により、独特な高性能回路を設計する機会が提供される
。スーパー・ベータＮ−Ｎトランジスタと通常のＮＰＮ
垂直トランジスタの両方におりる電流利得は、都合の良
いことに一同のエミッタ拡散により１Ｆｉ１時に設定さ
れ１ｑる。本発明の装置の形成で好Ｉυで用いられた二
重（上方向と下方向）拡散絶縁により、設計レイアウト
がより８１度になり、−回の拡散絶縁に比べて、最高２
５パーセントまでのレイアウト面積を節約することがで
きる。
本発明の伯の特徴やそれらの利点は、図面と共に以下の
詳細な説明から良く理解されるであろう。
詳細な説明から良く理解されるであろう。
実施例
まず第１図では（ｐ−）シリコンＩ＆１０の拡大された
略図が示される。シリコン基板１０の結晶学的方向は（
１００）または（１１１）であって良いが、（１１１）
方向の方が好ましい。第一の酸化物層１２が基板１０上
に成長され、数回のパターン処理、エツチングが行われ
、酸化物が置換わって再び成長される。この後範囲１３
（略式に区切られて示される）の間の酸化物１２の部分
が、従来のパターン処理とエツチング技術で取除かれ、
参照１１号１５で示される通常のＮＰＮトランジスタ領
域のＮＰＮ垂直トランジスタの（ｎ−）埋込みコレクタ
領域１４の注入マスクを形成する。
略図が示される。シリコン基板１０の結晶学的方向は（
１００）または（１１１）であって良いが、（１１１）
方向の方が好ましい。第一の酸化物層１２が基板１０上
に成長され、数回のパターン処理、エツチングが行われ
、酸化物が置換わって再び成長される。この後範囲１３
（略式に区切られて示される）の間の酸化物１２の部分
が、従来のパターン処理とエツチング技術で取除かれ、
参照１１号１５で示される通常のＮＰＮトランジスタ領
域のＮＰＮ垂直トランジスタの（ｎ−）埋込みコレクタ
領域１４の注入マスクを形成する。
同時に（ｎ＋）埋込みコレクタ領域１６が、参照番号１
９で示されるスーパーΦベータＮＰＮトランジスタ領域
で、酸化物１ｉ１１２の範囲１７でマスクされる。埋込
みコレクタ領域１４と１６のシート抵抗は約１５オーム
／スクエアであり、好ましいドーパントはアンチモンで
ある。
９で示されるスーパーΦベータＮＰＮトランジスタ領域
で、酸化物１ｉ１１２の範囲１７でマスクされる。埋込
みコレクタ領域１４と１６のシート抵抗は約１５オーム
／スクエアであり、好ましいドーパントはアンチモンで
ある。
ドーパントの注入の後、基板１０は熱拡散され、図示さ
れるように埋込みコレクタ領域１４と１６にそれぞれ類
似する導電型の境界１８と２０が設けられる。これとこ
れに続く熱拡散段階の問、先の酸化除去段階で露出され
たシリコン基板１０の表面２３では、部分２２のような
酸化物部分が成長して元に戻る。
れるように埋込みコレクタ領域１４と１６にそれぞれ類
似する導電型の境界１８と２０が設けられる。これとこ
れに続く熱拡散段階の問、先の酸化除去段階で露出され
たシリコン基板１０の表面２３では、部分２２のような
酸化物部分が成長して元に戻る。
次に酸化物１２が範囲２５で取除かれ、参照番号２７で
示される垂直ＰＮＰトランジスタ領域内に、（ｎ−）埋
込み領域２４が注入され、熱拡散される。埋込み領ｔ！
２４を注入するのに用いられるドーパントの濃隘は、コ
レクタ領域１４と１６の濃度よりもかなり簿い。これは
！−じドーパント・レベルの使用は、垂直Ｐ Ｎ Ｐコ
レクタ領域を圧倒するからである。この領域の形成は以
下で説明される。
示される垂直ＰＮＰトランジスタ領域内に、（ｎ−）埋
込み領域２４が注入され、熱拡散される。埋込み領ｔ！
２４を注入するのに用いられるドーパントの濃隘は、コ
レクタ領域１４と１６の濃度よりもかなり簿い。これは
！−じドーパント・レベルの使用は、垂直Ｐ Ｎ Ｐコ
レクタ領域を圧倒するからである。この領域の形成は以
下で説明される。
同様に酸化物１２は再び範囲２６内で取除かれ、（ｌ垂
直ＰＮＰトランジスタ・コレクタ領１４２８を形成する
注入段階をマスクする。注入に好ましいドーパントの種
類はホウ素である。（ｐ）ドーパントは熱サイクルによ
り拡散され、（ｐ）型と（ｎ）型物質のほぼ最終的な境
界は、境界３０により示される。垂直トランジスタ・コ
レクタ領域２８の境界３０と、埋込み領域２４の境界３
２の間の距離は、コレクタ領域２８を（ｐ−）基板１０
から絶縁し、最高の動作電圧電位をはるかに持ちこたえ
、突抜け（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）電圧ブレーク
ダウンを生じさせないように、十分な距離でなければな
らない。
直ＰＮＰトランジスタ・コレクタ領１４２８を形成する
注入段階をマスクする。注入に好ましいドーパントの種
類はホウ素である。（ｐ）ドーパントは熱サイクルによ
り拡散され、（ｐ）型と（ｎ）型物質のほぼ最終的な境
界は、境界３０により示される。垂直トランジスタ・コ
レクタ領域２８の境界３０と、埋込み領域２４の境界３
２の間の距離は、コレクタ領域２８を（ｐ−）基板１０
から絶縁し、最高の動作電圧電位をはるかに持ちこたえ
、突抜け（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）電圧ブレーク
ダウンを生じさせないように、十分な距離でなければな
らない。
酸化物を範ＩｐＨ２６内でＦ１１２から取除くのと同時
に、酸化物が範囲３４内で取除かれ、領域２８へ注入さ
れた（ｐ）形ドーパントは、複数の深い接合絶縁領域３
６にも注入される。領域３６は装置を互いに絶縁するよ
う設各ノられ、よって寄生トランジスタ装置は形成され
ない。
に、酸化物が範囲３４内で取除かれ、領域２８へ注入さ
れた（ｐ）形ドーパントは、複数の深い接合絶縁領域３
６にも注入される。領域３６は装置を互いに絶縁するよ
う設各ノられ、よって寄生トランジスタ装置は形成され
ない。
第２図では酸化物層１２が取除かれ、半導体基板１０゛
の表面２３に（ｎ−）エピタキシ１１ル・シリコンｗａ
３８が成長される。第二の酸化物Ｗ４４０はエピタキシ
ャル層３８の表面４２に成長される。
の表面２３に（ｎ−）エピタキシ１１ル・シリコンｗａ
３８が成長される。第二の酸化物Ｗ４４０はエピタキシ
ャル層３８の表面４２に成長される。
酸化物４０が次に範囲４４から取除かれ、次の注入段階
のマスクを設ける。ここでは多量の（ｐ）形ドーパント
が被着される。（ｐ）形ドーパントは後続する熱サイク
ルで拡散され、浅い（ｐ＋）接合絶縁領域４６と深い（
ｐ＋）コレクタ領域４８を形成する。浅い絶縁領域４６
はそれぞれ深い絶縁領域３６の上にあり、また領Ｔａ４
８はＶＰＮＰ埋込み領域２８の上にある。深いコレクタ
領域４８は環状であるか、または継目のないことが好ま
しい。
のマスクを設ける。ここでは多量の（ｐ）形ドーパント
が被着される。（ｐ）形ドーパントは後続する熱サイク
ルで拡散され、浅い（ｐ＋）接合絶縁領域４６と深い（
ｐ＋）コレクタ領域４８を形成する。浅い絶縁領域４６
はそれぞれ深い絶縁領域３６の上にあり、また領Ｔａ４
８はＶＰＮＰ埋込み領域２８の上にある。深いコレクタ
領域４８は環状であるか、または継目のないことが好ま
しい。
（ｐ）ドーパントの被着の後は熱拡散ドライブ・イン段
階が続き、よって浅い接合絶縁領域４６は深い接合絶縁
領域３６と−続きになり、また深いコレクタ領域４８は
埋込みコレクタ領域２８と−続きになる。この拡散段階
において、エピタキシャルＦＪ３８の表向からドーパン
トが下向きに拡散されるのと同時に、半導体基板１０か
らドーパントが上向きに拡散される。この上向きの拡散
により、コレクタ領域１４と１６の上側の境界５０と、
ＶＰＮＰコレクタ領域２８の上側の境界５２が形成され
る。
階が続き、よって浅い接合絶縁領域４６は深い接合絶縁
領域３６と−続きになり、また深いコレクタ領域４８は
埋込みコレクタ領域２８と−続きになる。この拡散段階
において、エピタキシャルＦＪ３８の表向からドーパン
トが下向きに拡散されるのと同時に、半導体基板１０か
らドーパントが上向きに拡散される。この上向きの拡散
により、コレクタ領域１４と１６の上側の境界５０と、
ＶＰＮＰコレクタ領域２８の上側の境界５２が形成され
る。
様々な拡散段階が行われる中で、適切な量の拡散を行う
ため熱サイクルを調整することが大切である。従っても
し他の全てのパラメータが同じならば、初めの方に形成
された構造は後で形成された構造よりも、軽く熱サイク
ルされるべきである。
ため熱サイクルを調整することが大切である。従っても
し他の全てのパラメータが同じならば、初めの方に形成
された構造は後で形成された構造よりも、軽く熱サイク
ルされるべきである。
これは後の熱サイクルは後に形成された構造同様、初め
に形成された構造の領域と濃度を影響するからである。
に形成された構造の領域と濃度を影響するからである。
スーパー・ベータ垂直ＮＰＮトランジスタ領域１９にお
いて、酸化物層４０が範囲５４中の領域から取除かれ、
ホウ素のような（ｐ）形ドーパントで行われるスーパー
・ベータ注入段階をマスクする。次に熱拡散ドライブ・
イン段階が行われ、スーパー・ベータ・ベース領域５６
が形成される。
いて、酸化物層４０が範囲５４中の領域から取除かれ、
ホウ素のような（ｐ）形ドーパントで行われるスーパー
・ベータ注入段階をマスクする。次に熱拡散ドライブ・
イン段階が行われ、スーパー・ベータ・ベース領域５６
が形成される。
スーパー・ベータ・ベース領域５６は約５０００オーム
／スク、Ｌアのシート抵抗を持つべきである。
／スク、Ｌアのシート抵抗を持つべきである。
次に酸化腑４０が範囲５７内で取除かれ、（ｎ）形ドー
パントがその中に注入される。続いて酸化物４０は範囲
５８内で取除かれ、アンチモンのような（ｎ）形ドーパ
ントが注入される。この注入の後、熱拡散ドライブ・イ
ン段階がエピタキシャル層３８で行われ、よって範囲５
７と範囲５８に注入された（ｎ）形ドーパントが拡散し
、しきいＷ１調節領域６０とＶＰＮＰペース領域６２を
形成する。しきい値調節領１６０は、拡散された領域４
６と４８のような（Ｄ）形拡散の間の、奇生ＰＭＯＳト
ランジスタを防ぐのに望ましい。しきい値調節領域６０
は接合ブレークダウン電圧を制御し、よってａ準の４５
ボルトの作動電圧を越えられる。
パントがその中に注入される。続いて酸化物４０は範囲
５８内で取除かれ、アンチモンのような（ｎ）形ドーパ
ントが注入される。この注入の後、熱拡散ドライブ・イ
ン段階がエピタキシャル層３８で行われ、よって範囲５
７と範囲５８に注入された（ｎ）形ドーパントが拡散し
、しきいＷ１調節領域６０とＶＰＮＰペース領域６２を
形成する。しきい値調節領１６０は、拡散された領域４
６と４８のような（Ｄ）形拡散の間の、奇生ＰＭＯＳト
ランジスタを防ぐのに望ましい。しきい値調節領域６０
は接合ブレークダウン電圧を制御し、よってａ準の４５
ボルトの作動電圧を越えられる。
第３図では酸化物層４０の部分が、ＮＰＮトランジスタ
領域１５、スーパー・ベータ・１ヘランジスタ領域１９
、及びＶＰＮＰトランジスタ領域２７の範囲６４内で取
り除かれる。次に（ｐ）形ドーパントが被着及び熱拡散
され、（Ｄ＋）ＮＰＮトランジスタ・ベース領域６６、
環状または継目のない（ｐ＋）スーパー・ベータ・コン
タクト領域６８、ＶＰＮＰトランジスタ（ｐ＋）エミッ
タ領域７０、及びＶＰＮＰコレクタ・コンタクト領域４
８内に環状または継目のない（ｐ＋）コンタクト領域７
１を形成する。この段階の後シート抵抗の高い抵抗器（
図示されず）が、酸化物層４０の特定な部分（図示され
ず）の除去によりパターン処理され、侵続する酸化と注
入により層３８に抵抗器（図示されず）を形成しても良
い。
領域１５、スーパー・ベータ・１ヘランジスタ領域１９
、及びＶＰＮＰトランジスタ領域２７の範囲６４内で取
り除かれる。次に（ｐ）形ドーパントが被着及び熱拡散
され、（Ｄ＋）ＮＰＮトランジスタ・ベース領域６６、
環状または継目のない（ｐ＋）スーパー・ベータ・コン
タクト領域６８、ＶＰＮＰトランジスタ（ｐ＋）エミッ
タ領域７０、及びＶＰＮＰコレクタ・コンタクト領域４
８内に環状または継目のない（ｐ＋）コンタクト領域７
１を形成する。この段階の後シート抵抗の高い抵抗器（
図示されず）が、酸化物層４０の特定な部分（図示され
ず）の除去によりパターン処理され、侵続する酸化と注
入により層３８に抵抗器（図示されず）を形成しても良
い。
次に三個の装置領域１５．１９．２７における節回７２
内で、酸化物が酸化物層４０からエピタキシャル層３８
の表面まで取除かれ、（ｎ）形ドーパントの被着をマス
クする。被着されたドーパントは次に熱拡散され、従来
の垂直ＮＰＮエミッタ領域７４、スーパー・ベータ・エ
ミッタ領域７６、垂直ＰＮＰベース・コンタクト領域７
８と、従来のＮＰＮトランジスタ及びスーパー・ベータ
ＮＰＮトランジスタにコレクタ・コンタクト領域７９を
、また埋込み領１ａ２４へのオーム接触のための埋込み
領域コンタクト８１を形成する。図示される実施例にお
いて、ベース・コンタクト領域７８は環状または継目の
ない状態である。
内で、酸化物が酸化物層４０からエピタキシャル層３８
の表面まで取除かれ、（ｎ）形ドーパントの被着をマス
クする。被着されたドーパントは次に熱拡散され、従来
の垂直ＮＰＮエミッタ領域７４、スーパー・ベータ・エ
ミッタ領域７６、垂直ＰＮＰベース・コンタクト領域７
８と、従来のＮＰＮトランジスタ及びスーパー・ベータ
ＮＰＮトランジスタにコレクタ・コンタクト領域７９を
、また埋込み領１ａ２４へのオーム接触のための埋込み
領域コンタクト８１を形成する。図示される実施例にお
いて、ベース・コンタクト領域７８は環状または継目の
ない状態である。
第４図には好ましい工程の最終段階が示される。
フォトレジストは取除かれ、中１ｊｉｌレベル酸化物層
８０が酸化物層４０の表面に被着される。中間レベル酸
化物層８０は次に熱処理段階で高密度にされる。複数の
コンタクト穴８２−１００は次にパターン処理され、中
間レベル酸化物層８０にエツチングされる。中間レベル
酸化物層８０は次にコンタクト穴８２−１００の中でリ
フローされ、傾斜する側壁が形成される。各コンタクト
穴８２１００の下で酸化物１！！４０の中に穴９９が設
けられ、その下のエピタキシャル層３８の表面４２を露
出する。金属リード線１０１−１１８は次に通常の方法
で被着され、パターン処理され、エツチングされる。そ
の後、完成した集積回路の露出された表面を不活性化す
るように、不活性化窒化物層（図示されず）が加えられ
ることが好ましい。
８０が酸化物層４０の表面に被着される。中間レベル酸
化物層８０は次に熱処理段階で高密度にされる。複数の
コンタクト穴８２−１００は次にパターン処理され、中
間レベル酸化物層８０にエツチングされる。中間レベル
酸化物層８０は次にコンタクト穴８２−１００の中でリ
フローされ、傾斜する側壁が形成される。各コンタクト
穴８２１００の下で酸化物１！！４０の中に穴９９が設
けられ、その下のエピタキシャル層３８の表面４２を露
出する。金属リード線１０１−１１８は次に通常の方法
で被着され、パターン処理され、エツチングされる。そ
の後、完成した集積回路の露出された表面を不活性化す
るように、不活性化窒化物層（図示されず）が加えられ
ることが好ましい。
第５図は前述の装置の製造工程中に形成され得るキ１？
バシタの拡大断面図であり、構造の同一な部分には同じ
数字が用いられる。（ｐ）形半導体基板１０の分離領域
では、埋込みコレクタ領域２８（第１図）が注入される
のとｗＡｖｆに、深い絶縁接合領域１２０に（ｐ）形ド
ーパントが注入される。エピタキシャル１１１１３８が
半導体基板１０に成長され、第二の酸化物層４０がエピ
タキシャル層３８に成長された後、穴（図示されず）が
酸化物ＦＪ４０に設けられ、（ｐ）形の被着が浅い接合
絶縁領１ａ４６と深いコレクタ領域４８（第２図）に行
われるの同時に、（ｐ）形ドーパントが層３８の表面４
２に被着される。次に熱拡散段階が行われ、領域１２０
からドーパントを上向きに拡散し、エピタキシャル層３
８の表面４２に被着されたドーパントを下向きに拡散す
る。この上向きと下向きの拡散の組合わせにより、エピ
タキシャルの表面４２から基板表面１０の中へと延びる
−続きの接合絶縁領１ａ１２２が形成される。
バシタの拡大断面図であり、構造の同一な部分には同じ
数字が用いられる。（ｐ）形半導体基板１０の分離領域
では、埋込みコレクタ領域２８（第１図）が注入される
のとｗＡｖｆに、深い絶縁接合領域１２０に（ｐ）形ド
ーパントが注入される。エピタキシャル１１１１３８が
半導体基板１０に成長され、第二の酸化物層４０がエピ
タキシャル層３８に成長された後、穴（図示されず）が
酸化物ＦＪ４０に設けられ、（ｐ）形の被着が浅い接合
絶縁領１ａ４６と深いコレクタ領域４８（第２図）に行
われるの同時に、（ｐ）形ドーパントが層３８の表面４
２に被着される。次に熱拡散段階が行われ、領域１２０
からドーパントを上向きに拡散し、エピタキシャル層３
８の表面４２に被着されたドーパントを下向きに拡散す
る。この上向きと下向きの拡散の組合わせにより、エピ
タキシャルの表面４２から基板表面１０の中へと延びる
−続きの接合絶縁領１ａ１２２が形成される。
エミッタ領域７４と７６、及びＶＰＮＰベース・コンタ
クト領域７８（第３図）を形成するドーピング／拡散シ
ーケンスに先立ち、多結晶シリコンＷＪカ被着され、フ
ォトレジスト・マスクでパターン処理され、エツチング
され、ポリシリコン電極１２４を形成する。電極１２４
はエミッタ領域７４と７６、及びＶＰＮＰベース・コン
タクト領域７８を形成するのに用いられる（ｎ）形ドー
パントの多聞の被るにより導電性にされる。エミッタ・
ドーパントが領［７４，７６，７８に拡散される拡散段
階により、同時に酸化物層１２６がポリシリコン電極１
２４の露出された表面から成長する。
クト領域７８（第３図）を形成するドーピング／拡散シ
ーケンスに先立ち、多結晶シリコンＷＪカ被着され、フ
ォトレジスト・マスクでパターン処理され、エツチング
され、ポリシリコン電極１２４を形成する。電極１２４
はエミッタ領域７４と７６、及びＶＰＮＰベース・コン
タクト領域７８を形成するのに用いられる（ｎ）形ドー
パントの多聞の被るにより導電性にされる。エミッタ・
ドーパントが領［７４，７６，７８に拡散される拡散段
階により、同時に酸化物層１２６がポリシリコン電極１
２４の露出された表面から成長する。
酸化物層１２６はポリシリコン表面の中央領域１２８内
で取り除かれる。中央領１ａ１２８の上に窒化物誘電体
層１３０が被着され、従来のフォトレジスト・マスキン
グ技術によりパターン処理され、エツチングされ、図示
されるような層１３０の部分を残す。
で取り除かれる。中央領１ａ１２８の上に窒化物誘電体
層１３０が被着され、従来のフォトレジスト・マスキン
グ技術によりパターン処理され、エツチングされ、図示
されるような層１３０の部分を残す。
第４図に示される中間レベル酸化物層８０で行われるの
と同時に、中間レベル酸化物層８０が被着され、高密度
にされ、その中にコンタクトが設けられ、リフローされ
る。最後に金属コンタクト１０１−１１８が形成される
のと同時に、外側の金属電極１３２が被着され、パター
ン処理され、エツチングされる。
と同時に、中間レベル酸化物層８０が被着され、高密度
にされ、その中にコンタクトが設けられ、リフローされ
る。最後に金属コンタクト１０１−１１８が形成される
のと同時に、外側の金属電極１３２が被着され、パター
ン処理され、エツチングされる。
要約すると一個の１！積回路に、スーパー・ベータ垂直
ＮＰＮトランジスタ、垂直ＰＮＰトランジスタ、及び金
ＩＡ／窒化物／ポリシリコン・キャパシタの製造の統合
工程が説明されてきた。統合工程により多数のマスク工
程が省かれ、回路設計の柔軟性が増１゜ 以上が本発明の好ましい実施例の詳細な説明であるが、
本発明はそれに限定されるものではなく、特許請求の範
囲により定められるものとする。
ＮＰＮトランジスタ、垂直ＰＮＰトランジスタ、及び金
ＩＡ／窒化物／ポリシリコン・キャパシタの製造の統合
工程が説明されてきた。統合工程により多数のマスク工
程が省かれ、回路設計の柔軟性が増１゜ 以上が本発明の好ましい実施例の詳細な説明であるが、
本発明はそれに限定されるものではなく、特許請求の範
囲により定められるものとする。
以上の説明にｌ１１３！ して更に以下の項を開示する
。
。
（１） 第一の導電型の半導体基板を一個用いて、第
一の導電型の第一の垂直トランジスタと第二の導電型の
第二のトランジスタを形成する工程において、 半導体基板表面に第二の導電型の第二のトランジスタ・
コレクタ領域を形成し、 第二のトランジスタ・コレクタ領域から隔てて、表面に
第二の導電型の第一のトランジスタ埋込み領域を形成し
、 表向において埋込み領域内に、第一の導電型の第一のト
ランジスタ・コレクタ領域を形成し、半導体基板表面ｔ
に、第二の導電型のエピタキシャル半導体層を形成し、 第一と第二のトランジスタ・コレクタ領域を熱拡散によ
り、エピタキシャル層の中へ拡張させ、エピタキシャル
層表向から第一のトランジスタ・コレクタ領域まで延び
る、第一の導電型の第一のトランジスタの深いコレクタ
領域を形成し、エピタキシャル層表面に、第一の導電型
の第二のトランジスタ・ベース領域と第一のトランジス
タ・エミッタ領域を同時に形成し、第二のトランジスタ
・ベース領域は第二のトランジスタ・コレクタ領域上に
距離を置いて形成され、第一のトランジスタ・エミッタ
領域は第一のトランジスタ・コレクタ領域上に距離を置
いて、また第一の深いコレクタ領域から横方向に距離を
置いて形成され、エピタキシャル層の表面で第一のトラ
ンジスタ・エミッタ領域の周りに、深いコレクタ領域と
第一のトランジスタ・コレクタ領域から距離を置いて、
第二の導電型の第一のトランジスタ・ベース領域を形成
し、また、 エピタキシャル層表面に、第二の導電型の第二のトラン
ジスタ・エミッタ領域と第一のトランジスタ・ベース・
コンタクト領域を同時に形成し、第二のトランジスタ・
エミッタ領域は第二のトランジスタ・ベース領域内に形
成され、第一のトランジスタ・ベース・７ンタクト領域
は第一のトランジスタ・ベース領域と接触するように、
また第一のトランジスタの深いコレクタ領域と第一のト
ランジスタ・エミッタ領域から隔てて形成されることを
含む工程。
一の導電型の第一の垂直トランジスタと第二の導電型の
第二のトランジスタを形成する工程において、 半導体基板表面に第二の導電型の第二のトランジスタ・
コレクタ領域を形成し、 第二のトランジスタ・コレクタ領域から隔てて、表面に
第二の導電型の第一のトランジスタ埋込み領域を形成し
、 表向において埋込み領域内に、第一の導電型の第一のト
ランジスタ・コレクタ領域を形成し、半導体基板表面ｔ
に、第二の導電型のエピタキシャル半導体層を形成し、 第一と第二のトランジスタ・コレクタ領域を熱拡散によ
り、エピタキシャル層の中へ拡張させ、エピタキシャル
層表向から第一のトランジスタ・コレクタ領域まで延び
る、第一の導電型の第一のトランジスタの深いコレクタ
領域を形成し、エピタキシャル層表面に、第一の導電型
の第二のトランジスタ・ベース領域と第一のトランジス
タ・エミッタ領域を同時に形成し、第二のトランジスタ
・ベース領域は第二のトランジスタ・コレクタ領域上に
距離を置いて形成され、第一のトランジスタ・エミッタ
領域は第一のトランジスタ・コレクタ領域上に距離を置
いて、また第一の深いコレクタ領域から横方向に距離を
置いて形成され、エピタキシャル層の表面で第一のトラ
ンジスタ・エミッタ領域の周りに、深いコレクタ領域と
第一のトランジスタ・コレクタ領域から距離を置いて、
第二の導電型の第一のトランジスタ・ベース領域を形成
し、また、 エピタキシャル層表面に、第二の導電型の第二のトラン
ジスタ・エミッタ領域と第一のトランジスタ・ベース・
コンタクト領域を同時に形成し、第二のトランジスタ・
エミッタ領域は第二のトランジスタ・ベース領域内に形
成され、第一のトランジスタ・ベース・７ンタクト領域
は第一のトランジスタ・ベース領域と接触するように、
また第一のトランジスタの深いコレクタ領域と第一のト
ランジスタ・エミッタ領域から隔てて形成されることを
含む工程。
（２） （１）項に記載した工程において、前記第一
のトランジスタはＰＮＰトランジスタであり、第二のト
ランジスタはＮＰＮトランジスタである。
のトランジスタはＰＮＰトランジスタであり、第二のト
ランジスタはＮＰＮトランジスタである。
（３） （１）項に記載した工程は更に、第一のトラ
ンジスタ・コレクタ領域を形成する前記段階と同時に、
半導体基板に第一の導電型の深い接合絶縁領域を形成し
、深い接合絶縁領域は第二のトランジスタ・コレクタ領
域と第一のトランジスタ・コレクタ領域の間に形成され
、また、深いコレクタ領域を形成する前記段階と同時に
、深い接合絶縁領域上のエピタキシャル層中に、第一の
導電型の少なくとも一つの浅い接合絶縁領域を形成し、
よって浅い接合絶縁領域と深い接合絶縁領域が接続され
ることを含む。
ンジスタ・コレクタ領域を形成する前記段階と同時に、
半導体基板に第一の導電型の深い接合絶縁領域を形成し
、深い接合絶縁領域は第二のトランジスタ・コレクタ領
域と第一のトランジスタ・コレクタ領域の間に形成され
、また、深いコレクタ領域を形成する前記段階と同時に
、深い接合絶縁領域上のエピタキシャル層中に、第一の
導電型の少なくとも一つの浅い接合絶縁領域を形成し、
よって浅い接合絶縁領域と深い接合絶縁領域が接続され
ることを含む。
（４） （３）項に記載した工程は更に、エピタキシ
ャル層の表面に第二の導電Ｑｌｊのドーパントでフィー
ルド調節領域を形成し、第二のトランジスタ・ベース領
域と浅い接合絶縁領域の間に置くことを含む。
ャル層の表面に第二の導電Ｑｌｊのドーパントでフィー
ルド調節領域を形成し、第二のトランジスタ・ベース領
域と浅い接合絶縁領域の間に置くことを含む。
（５） （３）項に記載した工程は更に、深い接合絶
縁領域と第一のトランジスタ・コレクタ領域からドーパ
ントを、エピタキシャル層の中に同時に上方向に拡散し
、また、 浅い接合絶縁領域と深いコレクタ領域からドーパントを
同時に下方向に拡散し、よって深いコレクタ領域は第一
のトランジスタ・コレクタ領域と接触し、また浅い接合
絶縁領域と深い接合絶縁γ１域は−続きになることを含
む。
縁領域と第一のトランジスタ・コレクタ領域からドーパ
ントを、エピタキシャル層の中に同時に上方向に拡散し
、また、 浅い接合絶縁領域と深いコレクタ領域からドーパントを
同時に下方向に拡散し、よって深いコレクタ領域は第一
のトランジスタ・コレクタ領域と接触し、また浅い接合
絶縁領域と深い接合絶縁γ１域は−続きになることを含
む。
（６） （１）項に記載した工程は更に、第一のトラ
ンジスタの深いコレクタ領域からドーパントを下方向に
拡散し、深いコレクタ領域を第一のトランジスタ・コレ
クタ領域と−続きにすることを含む。
ンジスタの深いコレクタ領域からドーパントを下方向に
拡散し、深いコレクタ領域を第一のトランジスタ・コレ
クタ領域と−続きにすることを含む。
（７） （１）項に記載した工程は更に、゛半導体基
板表面に渡って第一の酸化物層を形成し、また、第二の
トランジスタ・コレクタ領域、第一のトランジスタ埋込
み領域、及び第一のトランジスタ・コレクタ領域を形成
する前記各段階に先立ち、前記各段階に対して酸化物層
の所定の部分をそれぞれ取除き、よって酸化物層は前記
各段階に対してドーピング・マスクとして機能すること
を含む。
板表面に渡って第一の酸化物層を形成し、また、第二の
トランジスタ・コレクタ領域、第一のトランジスタ埋込
み領域、及び第一のトランジスタ・コレクタ領域を形成
する前記各段階に先立ち、前記各段階に対して酸化物層
の所定の部分をそれぞれ取除き、よって酸化物層は前記
各段階に対してドーピング・マスクとして機能すること
を含む。
（８） （１）項に記載した工程は更に、前記エピタ
キシャル半導体層の形成段階後に、エピタキシャル層表
面に酸化物層を形成し、また、深いコレクタ領域、第二
のトランジスタ・ベース領域、及び第一のトランジスタ
・ベース領域を形成１′る前記各段階に先立ち、前記各
段階のそれぞれのドーパント・マスクとして機能するよ
う酸化物層の各部分を取除く段階を含む。
キシャル半導体層の形成段階後に、エピタキシャル層表
面に酸化物層を形成し、また、深いコレクタ領域、第二
のトランジスタ・ベース領域、及び第一のトランジスタ
・ベース領域を形成１′る前記各段階に先立ち、前記各
段階のそれぞれのドーパント・マスクとして機能するよ
う酸化物層の各部分を取除く段階を含む。
（９） （１）項に記載した工程は更に、エピタキシ
ャル層表面で第二のトランジスタ・コレクタＷ４１ｉｉ
！から隔てて、第一の導電型のスーパー・ベータ領域を
形成し、スーパー・ベータ領域は第二のトランジスタ・
エミッタ領域の周りに形成され、第二のトランジスタ・
ベース領域と接触することを含む。
ャル層表面で第二のトランジスタ・コレクタＷ４１ｉｉ
！から隔てて、第一の導電型のスーパー・ベータ領域を
形成し、スーパー・ベータ領域は第二のトランジスタ・
エミッタ領域の周りに形成され、第二のトランジスタ・
ベース領域と接触することを含む。
（１Ｇ） （１）墳に記載した工程は更に、前記第一
のトランジスタ・コレクタ領域の形成段階と同時に、基
板に第一の導電型の第二の深い接合絶縁領域を形成し、
また、 第二の接合絶縁領域上にキャパシタを形成する段階を含
む。
のトランジスタ・コレクタ領域の形成段階と同時に、基
板に第一の導電型の第二の深い接合絶縁領域を形成し、
また、 第二の接合絶縁領域上にキャパシタを形成する段階を含
む。
（１１） （１Ｇ）項に記載した工程は更に、前記深
いコレクタ領域の形成段階と同時に、キャパシタに対し
てエピタキシャル層に、第一の導電型の第二の浅い接合
絶縁領域を形成し、よって第二の深い接合絶縁領域と第
二の浅い接合絶縁領域は、−続きの第二の接合絶縁領域
となることを含む。
いコレクタ領域の形成段階と同時に、キャパシタに対し
てエピタキシャル層に、第一の導電型の第二の浅い接合
絶縁領域を形成し、よって第二の深い接合絶縁領域と第
二の浅い接合絶縁領域は、−続きの第二の接合絶縁領域
となることを含む。
（１２） （１１）項に記載した工程は更に、エピタ
キシャル層上に酸化物層を形成し、また、第二の接合絶
縁領域上の酸化物層上にキャパシタを形成する段階を含
む。
キシャル層上に酸化物層を形成し、また、第二の接合絶
縁領域上の酸化物層上にキャパシタを形成する段階を含
む。
（１３） （１）項に記載した工程において、キャパ
シタは垂直なトランジスタと横方向のトランジスタから
隔てられた半導体基板の主１１パシタ領域に形成され、
前記工程は更に、 キャパシタ領域のエピタキシャル層上に絶縁するよう隔
てて多結晶シリコン・キャパシタ電橋を形成し、また、 第二のトランジスタ・エミッタ領域と第一のトランジス
タ・ベース領域の前記形成段階と同時に、多結晶シリコ
ン電極をドーピングし、Ｉ！１！性が高くなるようにす
る段階を含む。
シタは垂直なトランジスタと横方向のトランジスタから
隔てられた半導体基板の主１１パシタ領域に形成され、
前記工程は更に、 キャパシタ領域のエピタキシャル層上に絶縁するよう隔
てて多結晶シリコン・キャパシタ電橋を形成し、また、 第二のトランジスタ・エミッタ領域と第一のトランジス
タ・ベース領域の前記形成段階と同時に、多結晶シリコ
ン電極をドーピングし、Ｉ！１！性が高くなるようにす
る段階を含む。
（１４） （１）項に記載した工程は更に、第二のト
ランジスタもベース領域と第一のトランジスタ・エミッ
タ領域を同時に形成する前記段階と同時に、第二のトラ
ンジスタ・コレクタ領域上のエピタキシャル層表面に、
また第二のトランジスタ・ベース領域から隔てて、第二
の導電型の第二のトランジスタ・コレクタ・コンタクト
領域を形成する段階を含む。
ランジスタもベース領域と第一のトランジスタ・エミッ
タ領域を同時に形成する前記段階と同時に、第二のトラ
ンジスタ・コレクタ領域上のエピタキシャル層表面に、
また第二のトランジスタ・ベース領域から隔てて、第二
の導電型の第二のトランジスタ・コレクタ・コンタクト
領域を形成する段階を含む。
（１５） （１）項に記載した工程に従い形成される
集積回路。
集積回路。
（１６）第一の導電型の半導体基板を一個用いて、垂直
トランジスタとキャパシタを形成する工程は、半導体基
＆表面に第二の導電型の埋込み領域を形成し、 表面に第一の導電型のコレクタ領域と深い接合絶縁ｆｌ
Ａｌｄを同時に形成し、コレクタ領域は埋込み領域内に
形成され、また接合絶縁領域は埋込み領域から隔てて形
成され、 表面に第二の導電型のエピタキシャル層を形成し、 エピタキシャル層表面に絶Ｒ籾を形成し、ドーパントを
上方向に拡散して、コレクタ領域と深い接合絶縁領域を
エピタキシャル層中へ拡張し、 エピタキシャル層表面に、第一の導電型の深いコレクタ
領域と浅い接合絶縁領域を！ｉｊ１時に形成し、深いコ
レクタ領域はコレクタ領域上に置かれまたコレクタ領域
へ延び、浅い接合絶縁領域は深い接合絶縁領域上に形成
されそれと−続きになり、コレクタ領域上のエピタキシ
ャル層表面に、コレクタ領域と深いコレクタ領域から隔
てて、第二の導電型のベース領域を形成し、 接合絶縁領域上の絶縁層上にシリコンを含む多結晶層を
形成し、 多結晶層上に誘電体を形成し、 多結晶層と絶縁層上に中間レベル絶縁層を形成し、 中間レベル絶縁層中に多結晶層までと、またベース領域
上と埋込み領域にＡ−ム接触するコンタクト領域上の絶
縁層の各領域まで穴を開け、絶縁層のそれぞれの領域を
取除き、ベース領域とコンタクト領域の所定の部分を露
出し、また、多結晶層とそれらの部分を同時にドーピン
グし、Ｓｔ性のキャパシタ電極、ベース・コンタクト領
域、及び埋込み領域コンタクト領域をそれぞれ形成覆る
ことを含む。
トランジスタとキャパシタを形成する工程は、半導体基
＆表面に第二の導電型の埋込み領域を形成し、 表面に第一の導電型のコレクタ領域と深い接合絶縁ｆｌ
Ａｌｄを同時に形成し、コレクタ領域は埋込み領域内に
形成され、また接合絶縁領域は埋込み領域から隔てて形
成され、 表面に第二の導電型のエピタキシャル層を形成し、 エピタキシャル層表面に絶Ｒ籾を形成し、ドーパントを
上方向に拡散して、コレクタ領域と深い接合絶縁領域を
エピタキシャル層中へ拡張し、 エピタキシャル層表面に、第一の導電型の深いコレクタ
領域と浅い接合絶縁領域を！ｉｊ１時に形成し、深いコ
レクタ領域はコレクタ領域上に置かれまたコレクタ領域
へ延び、浅い接合絶縁領域は深い接合絶縁領域上に形成
されそれと−続きになり、コレクタ領域上のエピタキシ
ャル層表面に、コレクタ領域と深いコレクタ領域から隔
てて、第二の導電型のベース領域を形成し、 接合絶縁領域上の絶縁層上にシリコンを含む多結晶層を
形成し、 多結晶層上に誘電体を形成し、 多結晶層と絶縁層上に中間レベル絶縁層を形成し、 中間レベル絶縁層中に多結晶層までと、またベース領域
上と埋込み領域にＡ−ム接触するコンタクト領域上の絶
縁層の各領域まで穴を開け、絶縁層のそれぞれの領域を
取除き、ベース領域とコンタクト領域の所定の部分を露
出し、また、多結晶層とそれらの部分を同時にドーピン
グし、Ｓｔ性のキャパシタ電極、ベース・コンタクト領
域、及び埋込み領域コンタクト領域をそれぞれ形成覆る
ことを含む。
（１７） （１６）項に記載した工程において、前記
垂直トランジスタは垂直ＰＮＰトランジスタを含む。
垂直トランジスタは垂直ＰＮＰトランジスタを含む。
（１８） （１６）項に記載した工程において、前記
絶縁層は二酸化ケイ素を含み、工程は更に、ドーパント
を上方向に拡散し、コレクタ・コンタクトと浅い絶縁領
域を同時に形成し、またベース領域を形成する前記段階
の間、酸化物層を熱成長させる段階を含む。
絶縁層は二酸化ケイ素を含み、工程は更に、ドーパント
を上方向に拡散し、コレクタ・コンタクトと浅い絶縁領
域を同時に形成し、またベース領域を形成する前記段階
の間、酸化物層を熱成長させる段階を含む。
（１９） （１６）項に記載した工程は更に、ドーパ
ントをエピタキシャル層表面に拡散し、垂直トランジス
タ・ベース・コンタクトを形成し、前記ドーパントを拡
散する段階と同時に、前記多結晶層上に酸化物層を成長
させ、また、前記多結晶層上に誘電体層を形成する段階
に先立ち、多結晶シリコン層の所定の部分から、酸化物
層を取除く段階を含む。
ントをエピタキシャル層表面に拡散し、垂直トランジス
タ・ベース・コンタクトを形成し、前記ドーパントを拡
散する段階と同時に、前記多結晶層上に酸化物層を成長
させ、また、前記多結晶層上に誘電体層を形成する段階
に先立ち、多結晶シリコン層の所定の部分から、酸化物
層を取除く段階を含む。
（２Ｇ） （１６）項に記載した工程に従い形成され
る集積回路。
る集積回路。
（２１）第二の導電型の半導体雄板表面に、第一の導電
型の第一のトランジスタと第二の導電型の第二のトラン
ジスタを同時に形成する工程においてその方法は、 第二のトランジスタ領域に第二のトランジスタ埋込みコ
レクタを形成し、また同時に表面において第二のトラン
ジスタ領域と第一のトランジスタ領域の境界に、複数の
深い接合絶縁領域を形成し、埋込みコレクタと深い接合
絶縁領域は第二の導電型であり、 精根に第一の導電型のエピタキシャル層を形成し、 第二のトランジスタ埋込みコレクタ上に少なくとも一つ
の深いコレクタ領域を形成し、また同時に深い接合絶縁
領域のそれぞれの上に複数の浅い接合絶縁領域を形成し
、深いコレクタ領域と浅い接合領域は第二の導電型であ
り、 第二のトランジスタ埋込み領域、深いコレクタ領域、深
い接合絶縁領域、及び浅い接合絶縁領域にドーパントを
拡散し、よって浅い接合絶縁領域はそれぞれ深い接合絶
縁領域と−続きになり、また深いコレクタ領域は埋込み
コレクタ領域と−続きになり、 第一のトランジスタ領域に第一のベース領域を形成し、
また同時に第二のトランジスタ領域に第二のトランジス
タ・エミッタ領域を形成し、双方ともエピタキシャル層
表面に形成され、第二の導電型であり、また、 第二のトランジスタ領域に第二のトランジスタ・ベース
・コンタクト領域を形成し、また同時に第一のトランジ
スタ・ベース領域内に第一のトランジスタ・エミッタ領
域を形成し、第二のトランジスタ・ベース・コンタクト
領域と第一のトランジスタ・エミッタ領域は、エピタキ
シ１ｐル層表面に形成され、第一の導電型であることを
含む。
型の第一のトランジスタと第二の導電型の第二のトラン
ジスタを同時に形成する工程においてその方法は、 第二のトランジスタ領域に第二のトランジスタ埋込みコ
レクタを形成し、また同時に表面において第二のトラン
ジスタ領域と第一のトランジスタ領域の境界に、複数の
深い接合絶縁領域を形成し、埋込みコレクタと深い接合
絶縁領域は第二の導電型であり、 精根に第一の導電型のエピタキシャル層を形成し、 第二のトランジスタ埋込みコレクタ上に少なくとも一つ
の深いコレクタ領域を形成し、また同時に深い接合絶縁
領域のそれぞれの上に複数の浅い接合絶縁領域を形成し
、深いコレクタ領域と浅い接合領域は第二の導電型であ
り、 第二のトランジスタ埋込み領域、深いコレクタ領域、深
い接合絶縁領域、及び浅い接合絶縁領域にドーパントを
拡散し、よって浅い接合絶縁領域はそれぞれ深い接合絶
縁領域と−続きになり、また深いコレクタ領域は埋込み
コレクタ領域と−続きになり、 第一のトランジスタ領域に第一のベース領域を形成し、
また同時に第二のトランジスタ領域に第二のトランジス
タ・エミッタ領域を形成し、双方ともエピタキシャル層
表面に形成され、第二の導電型であり、また、 第二のトランジスタ領域に第二のトランジスタ・ベース
・コンタクト領域を形成し、また同時に第一のトランジ
スタ・ベース領域内に第一のトランジスタ・エミッタ領
域を形成し、第二のトランジスタ・ベース・コンタクト
領域と第一のトランジスタ・エミッタ領域は、エピタキ
シ１ｐル層表面に形成され、第一の導電型であることを
含む。
（２２）スーパー・ベータＮＰＮトランジスタ、絶縁垂
直ＰＮＰ （ＶＰＮＰ） トランジスタ、及び金属／窒
化物／ポリシリコン・キャパシタの製造の統合工程にお
いて、接合絶縁領域（３６，４６゜１２０．１２２）と
ＶＰＮＰ埋込みコレクタ（２８）は同時に形成される。
直ＰＮＰ （ＶＰＮＰ） トランジスタ、及び金属／窒
化物／ポリシリコン・キャパシタの製造の統合工程にお
いて、接合絶縁領域（３６，４６゜１２０．１２２）と
ＶＰＮＰ埋込みコレクタ（２８）は同時に形成される。
接合絶縁は、深いコレクタ領域（４８）が形成されるの
と同時に、浅い接合絶縁領域（４６）をドーピングし、
拡散する４゜ ことで完成される。ＮＰＮトランジスタのベース領［（
６６）とスーパー・ベータ・コンタクト領域（６８）は
、ＶＰＮＰエミッタ領域（７０）とｐ ＋ ］コレクタ
コンタクト領域（７１）が形成されるのと同時に形成さ
れる。ＮＰＮエミッタ領域（７４，７６）とＶＰＮＰ埋
込み領域コンタクト領域（８１）は、ポリシリコン・キ
ャパシタ電機（１２４＞のドーピング段階と同時にドー
ピングされる。
と同時に、浅い接合絶縁領域（４６）をドーピングし、
拡散する４゜ ことで完成される。ＮＰＮトランジスタのベース領［（
６６）とスーパー・ベータ・コンタクト領域（６８）は
、ＶＰＮＰエミッタ領域（７０）とｐ ＋ ］コレクタ
コンタクト領域（７１）が形成されるのと同時に形成さ
れる。ＮＰＮエミッタ領域（７４，７６）とＶＰＮＰ埋
込み領域コンタクト領域（８１）は、ポリシリコン・キ
ャパシタ電機（１２４＞のドーピング段階と同時にドー
ピングされる。
第１図乃至第４図は本発明による、垂直ＰＮＰトランジ
スタ、通常の垂直ＮＰＮトランジスタ、及び垂直スーパ
ー・ベータＮＰＮトランジスタの一連の製造段階を示す
拡大断面図である。 第５図は第１図乃至第４図で形成される装置とｒｌＡ連
して形成され得る、金属／窒化物／ポリシリコン・キャ
パシタの拡大断面図である。 主な符号の説明 １０：シリコン基板 １２：第一の酸化物層 １４．１６：埋込みコレクタ領域 １５：従来のＮＰＮトランジスタ＊ｉ＊１９ニス−パー
・ベータＮＰＮトランジスタ領戦２４：埋込み領域 ２７：垂直ＰＮＰトランジスタ領域 ２８：垂直ＰＮＰトランジスタ・コレクタ領域３６：深
い接合絶縁領域 ３８：エピタキシャル俸シリコン層 ４０：第二の酸化物層 ４６：浅い接合絶縁領域 ４８：深いコレクタ領域 ８０：中間レベル酸化物相 １２４：ポリシリコン１権 １３０：窒化物誘電体層
スタ、通常の垂直ＮＰＮトランジスタ、及び垂直スーパ
ー・ベータＮＰＮトランジスタの一連の製造段階を示す
拡大断面図である。 第５図は第１図乃至第４図で形成される装置とｒｌＡ連
して形成され得る、金属／窒化物／ポリシリコン・キャ
パシタの拡大断面図である。 主な符号の説明 １０：シリコン基板 １２：第一の酸化物層 １４．１６：埋込みコレクタ領域 １５：従来のＮＰＮトランジスタ＊ｉ＊１９ニス−パー
・ベータＮＰＮトランジスタ領戦２４：埋込み領域 ２７：垂直ＰＮＰトランジスタ領域 ２８：垂直ＰＮＰトランジスタ・コレクタ領域３６：深
い接合絶縁領域 ３８：エピタキシャル俸シリコン層 ４０：第二の酸化物層 ４６：浅い接合絶縁領域 ４８：深いコレクタ領域 ８０：中間レベル酸化物相 １２４：ポリシリコン１権 １３０：窒化物誘電体層
Claims (1)
- （１）第一の導電型の半導体基板を一個用いて、第一の
導電型の第一の垂直トランジスタと第二の導電型の第二
のトランジスタを形成する工程において、 半導体基板表面に第二の導電型の第二のトランジスタ・
コレクタ領域を形成し、 第二のトランジスタ・コレクタ領域から隔てて表面に第
二の導電型の第一のトランジスタ埋込み領域を形成し、 表面において埋込み領域内に、第一の導電型の第一のト
ランジスタ・コレクタ領域を形成し、半導体基板表面上
に、第二の導電型のエピタキシャル半導体層を形成し、 第一と第二のトランジスタ・コレクタ領域を熱拡散によ
り、エピタキシャル層の中へ拡張させ、エピタキシャル
層表面から第一のトランジスタ・コレクタ領域まで延び
る、第一の導電型の第一のトランジスタの深いコレクタ
領域を形成し、エピタキシャル層表面に、第一の導電型
の第二のトランジスタ・ベース領域と第一のトランジス
タ・エミッタ領域を同時に形成し、第二のトランジスタ
・ベース領域は第二のトランジスタ・コレクタ領域上に
距離を置いて形成され、第一のトランジスタ・エミッタ
領域は第一のトランジスタ・コレクタ領域上に距離を置
いて、また第一の深いコレクタ領域から横方向に距離を
置いて形成され、エピタキシャル層の表面で第一のトラ
ンジスタ・エミッタ領域の周りに、深いコレクタ領域と
第一のトランジスタ・コレクタ領域から距離を置いて、
第二の導電型の第一のトランジスタ・ベース領域を形成
し、また、 エピタキシャル層表面に、第二の導電型の第二のトラン
ジスタ・エミッタ領域と第一のトランジスタ・ベース・
コンタクト領域を同時に形成し、第二のトランジスタ・
エミッタ領域は第二のトランジスタ・ベース領域内に形
成され、第一のトランジスタ・ベース・コンタクト領域
は第一のトランジスタ・ベース領域と接触するように、
また第一・のトランジスタの深いコレクタ領域と第一の
トランジスタ・エミッタ領域から隔てて形成されること
を含む工程。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20944988A | 1988-06-21 | 1988-06-21 | |
| US209449 | 1988-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250475A true JPH0250475A (ja) | 1990-02-20 |
Family
ID=22778792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156947A Pending JPH0250475A (ja) | 1988-06-21 | 1989-06-21 | 絶縁垂直スーパー・ベータ・バイポーラ・トランジスタの製造工程 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0347550A3 (ja) |
| JP (1) | JPH0250475A (ja) |
| KR (1) | KR900001035A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35642E (en) * | 1987-12-22 | 1997-10-28 | Sgs-Thomson Microelectronics, S.R.L. | Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| IT1246759B (it) * | 1990-12-31 | 1994-11-26 | Sgs Thomson Microelectronics | Struttura integrata di transistore bipolare di potenza e di transistore bipolare di bassa tensione nelle configurazioni ''emitter switching'' o ''semi-ponte'' e relativi processi di fabbricazione. |
| US10032868B2 (en) | 2016-09-09 | 2018-07-24 | Texas Instruments Incorporated | High performance super-beta NPN (SBNPN) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632380A (ja) * | 1986-06-20 | 1988-01-07 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6376395A (ja) * | 1986-09-15 | 1988-04-06 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | はんだペ−スト付着方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3930909A (en) * | 1966-10-21 | 1976-01-06 | U.S. Philips Corporation | Method of manufacturing a semiconductor device utilizing simultaneous outdiffusion during epitaxial growth |
| FR1539042A (fr) * | 1967-06-30 | 1968-09-13 | Radiotechnique Coprim Rtc | Procédé de fabrication de transistors dans un circuit intégré |
| US3864817A (en) * | 1972-06-26 | 1975-02-11 | Sprague Electric Co | Method of making capacitor and resistor for monolithic integrated circuits |
| CA1038968A (en) * | 1974-09-19 | 1978-09-19 | Western Electric Company, Incorporated | Manufacture of complementary vertical transistors |
| JPS5365675A (en) * | 1976-11-24 | 1978-06-12 | Nec Corp | Semiconductor device |
| JPS59152658A (ja) * | 1983-02-21 | 1984-08-31 | Toko Inc | 半導体装置とその製造方法 |
| JPS62216356A (ja) * | 1986-03-18 | 1987-09-22 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1989
- 1989-04-21 EP EP19890107210 patent/EP0347550A3/en not_active Withdrawn
- 1989-06-20 KR KR1019890008465A patent/KR900001035A/ko not_active Application Discontinuation
- 1989-06-21 JP JP1156947A patent/JPH0250475A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632380A (ja) * | 1986-06-20 | 1988-01-07 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6376395A (ja) * | 1986-09-15 | 1988-04-06 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | はんだペ−スト付着方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0347550A2 (en) | 1989-12-27 |
| EP0347550A3 (en) | 1991-08-28 |
| KR900001035A (ko) | 1990-01-31 |
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