JPS59152658A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS59152658A JPS59152658A JP58027453A JP2745383A JPS59152658A JP S59152658 A JPS59152658 A JP S59152658A JP 58027453 A JP58027453 A JP 58027453A JP 2745383 A JP2745383 A JP 2745383A JP S59152658 A JPS59152658 A JP S59152658A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−は半導体集積回路に用いる縦ｐＰＮＰ）？ンジス
タδ改良に関する。
タδ改良に関する。
従来の縦型ＰＮＰ）ランジスタに就いて第１図に基づき
説明する。第１図は縦型ηＮＦ）ランジスタの断面図で
あり、１はＰ導電型半導体基板、２はＮ導電型エピタキ
シャル層である。半導体基板１にはＮ導電型埋込層３と
、その埋込層３に高不純物濃度のＰ＋導電型埋込層５が
埋め込まれ１、Ｐ千尋電型の分離層４が埋込層３，５の
外周に形成されている。Ｐ千尋電型拡散層７は埋込層５
に到達して縦型ＰＮＰ）ランジスタのコレクタ領域を形
成し、このコレクタ領域に囲まれたエピタキシャル層８
がベース領域であってＮ千尋電型拡散層１０がベース電
極の接触部であり、エピタキシャル層８内に形成された
Ｐ千尋電型拡散層９がエミッタ領域である。
説明する。第１図は縦型ηＮＦ）ランジスタの断面図で
あり、１はＰ導電型半導体基板、２はＮ導電型エピタキ
シャル層である。半導体基板１にはＮ導電型埋込層３と
、その埋込層３に高不純物濃度のＰ＋導電型埋込層５が
埋め込まれ１、Ｐ千尋電型の分離層４が埋込層３，５の
外周に形成されている。Ｐ千尋電型拡散層７は埋込層５
に到達して縦型ＰＮＰ）ランジスタのコレクタ領域を形
成し、このコレクタ領域に囲まれたエピタキシャル層８
がベース領域であってＮ千尋電型拡散層１０がベース電
極の接触部であり、エピタキシャル層８内に形成された
Ｐ千尋電型拡散層９がエミッタ領域である。
第１図に示した従来の縦型ＰＮＰ）ランジスタは同一半
導体基体に形成されたＮＰＮ ）ランジスタ等から電気
的に分離された形状を有する。半導体基板１にはＮ導電
型埋込層３が拡散され、且つＰ＋導電型埋込層５が拡散
されている。そして、縦型ＰＮＰトランジスタのコレク
タ領域はコレクタ抵抗を低くする為に高濃度のＰ千尋電
型の不純物が注入される。そしてＰ千尋電型不純物の拡
散速度はＮ導電型不純物の拡散速度より速い性質を有す
る為に、Ｐ千尋電型′埋込層５がＮ導電型埋込層３を拡
散によって越えることのないように、Ｎ導電型埋込層３
を十分深く形成する必要が生ずる。
導体基体に形成されたＮＰＮ ）ランジスタ等から電気
的に分離された形状を有する。半導体基板１にはＮ導電
型埋込層３が拡散され、且つＰ＋導電型埋込層５が拡散
されている。そして、縦型ＰＮＰトランジスタのコレク
タ領域はコレクタ抵抗を低くする為に高濃度のＰ千尋電
型の不純物が注入される。そしてＰ千尋電型不純物の拡
散速度はＮ導電型不純物の拡散速度より速い性質を有す
る為に、Ｐ千尋電型′埋込層５がＮ導電型埋込層３を拡
散によって越えることのないように、Ｎ導電型埋込層３
を十分深く形成する必要が生ずる。
しかし、たとえ埋込層３を高濃度に不純物を注入したと
しても、拡散によってその不純物濃度は低いものとなる
。また、Ｐ導電型半導体基板１とＰ＋導電型埋込＆５と
に挾まれたＮ４電型埋込層６の幅は狭いものとなる傾向
にあり、その表面はエピタキシャル成長時にＮ−導電型
化又はＰ導電型化する可能性がある。Ｎ導電型埋込層３
の表面がＰ型化すれば同一半導体基体に形成されたＮＰ
Ｎ）ランジスタとの電気的なす離は破壊することになる
。また、埋込層３のＮ導電型の不純物濃度が低下し、且
つ埋込Ｎ６の幅が狭いものとなると、縦型ＰＮＰ）ラン
ジスタの半導体基板１と埋込層６゜５とによって容性Ｐ
ＮＰ）ランジスタが形成されたり、埋込層５と半導体基
板１間が短絡して絶縁破壊を起し易い欠点がある。また
、・半導体基板１とエピタキシャルＪ−２との境界部が
電流の流れ易い状態を生み出している。このように、Ｎ
ＰＮ）ランジスタと同一工程により、縦型ＰＮＰ）ラン
ジスタを実現しようとすると、エピタキシャル成長や比
較的長時間拡散処理工程が行われるために、上記のよう
な欠点が現れる。また不純物拡散は垂直方向のみならず
横方向にも拡散するので ｐ＋導電型埋込層５がＮ導電
型埋込層３を拡散によって越えないよう十分拡大すると
集積度は低下することになり、それには限界があった。
しても、拡散によってその不純物濃度は低いものとなる
。また、Ｐ導電型半導体基板１とＰ＋導電型埋込＆５と
に挾まれたＮ４電型埋込層６の幅は狭いものとなる傾向
にあり、その表面はエピタキシャル成長時にＮ−導電型
化又はＰ導電型化する可能性がある。Ｎ導電型埋込層３
の表面がＰ型化すれば同一半導体基体に形成されたＮＰ
Ｎ）ランジスタとの電気的なす離は破壊することになる
。また、埋込層３のＮ導電型の不純物濃度が低下し、且
つ埋込Ｎ６の幅が狭いものとなると、縦型ＰＮＰ）ラン
ジスタの半導体基板１と埋込層６゜５とによって容性Ｐ
ＮＰ）ランジスタが形成されたり、埋込層５と半導体基
板１間が短絡して絶縁破壊を起し易い欠点がある。また
、・半導体基板１とエピタキシャルＪ−２との境界部が
電流の流れ易い状態を生み出している。このように、Ｎ
ＰＮ）ランジスタと同一工程により、縦型ＰＮＰ）ラン
ジスタを実現しようとすると、エピタキシャル成長や比
較的長時間拡散処理工程が行われるために、上記のよう
な欠点が現れる。また不純物拡散は垂直方向のみならず
横方向にも拡散するので ｐ＋導電型埋込層５がＮ導電
型埋込層３を拡散によって越えないよう十分拡大すると
集積度は低下することになり、それには限界があった。
本発明は上述の如き間融点に鑑みなされたもので、その
主な目的は集積度を低下させることなくＮＰＮ）ランジ
スタと共に同一半導体基体に形成できる縦型ＰＮＰ）ラ
ンジスタを提供するにある。
主な目的は集積度を低下させることなくＮＰＮ）ランジ
スタと共に同一半導体基体に形成できる縦型ＰＮＰ）ラ
ンジスタを提供するにある。
他の目的は寄生ＰＮＰトランジスタにより容易に薇壊し
ない又は誤動作を起させない縦型ＰＮＰトランジスタを
提供するにある。
ない又は誤動作を起させない縦型ＰＮＰトランジスタを
提供するにある。
また、他の目的は電気的な分離を行う埋込層の電荷が反
転しない構造を有する縦型ＰＮＰ）ランジスタを提供す
るにあ・る。
転しない構造を有する縦型ＰＮＰ）ランジスタを提供す
るにあ・る。
更にまた、他の目的は同一半導体基体にＮＰＮトランジ
スタと同一製造工程によって縦型ＰＮＰトランジスタを
製造できる製造方法を提供するものである。
スタと同一製造工程によって縦型ＰＮＰトランジスタを
製造できる製造方法を提供するものである。
以下、本発明の縦型ＰＮＰＩ−ランジスタに就いて、第
２図乃至第１１図に基づき説明する。第２図乃至第８図
は本発明に係る縦型ＰＮＰ）ランジスタの一実施例を示
す製造工程であり、第９図乃至第１１図は他の実施例の
製造工程を示す図である。
２図乃至第１１図に基づき説明する。第２図乃至第８図
は本発明に係る縦型ＰＮＰ）ランジスタの一実施例を示
す製造工程であり、第９図乃至第１１図は他の実施例の
製造工程を示す図である。
さて、第２図乃至第８図によって一実施例に就いて製造
工程順に説明す・る。
工程順に説明す・る。
（１）第２図は・Ｐ導電型半導体基板１に縦型ＰＮＰト
ランジスタが形成される領域に通常の拡散或いはイオン
インプランテーショ／によってＮ千尋電型埋込層３を拡
散形成する工程である。１１は熱酸化膜（Ｓ４０□）で
あり埋込層６を形成する部分に開口部を設けて、Ｎ導電
型不純物を高濃度に拡散する。無論、半導体基板１は、
鏡面仕上げ等の前処理がなされた後に熱酸化され拡散工
程に入いる。尚、埋込層３は不純物を高濃度に注入する
が拡散工程や次の熱処理工程で深く拡散されるので低濃
度となる。
ランジスタが形成される領域に通常の拡散或いはイオン
インプランテーショ／によってＮ千尋電型埋込層３を拡
散形成する工程である。１１は熱酸化膜（Ｓ４０□）で
あり埋込層６を形成する部分に開口部を設けて、Ｎ導電
型不純物を高濃度に拡散する。無論、半導体基板１は、
鏡面仕上げ等の前処理がなされた後に熱酸化され拡散工
程に入いる。尚、埋込層３は不純物を高濃度に注入する
が拡散工程や次の熱処理工程で深く拡散されるので低濃
度となる。
（２）第６図は分離層の一部の埋込層４と縦［ｐＮＰ）
ランジスタのコレクタ領域の一部の埋込層５を形成する
工程である。Ｐ導電型の不純物が高濃度に拡散される。
ランジスタのコレクタ領域の一部の埋込層５を形成する
工程である。Ｐ導電型の不純物が高濃度に拡散される。
（３）第４図は前の工程で拡散された埋込層５の周縁の
Ｎ導電型埋込層３に高濃度のＮ導電型の埋込層１２を拡
散すると共にＮＰＮ ）ランジスタのＮ千尋電型埋込層
１３を形成する工程である。
Ｎ導電型埋込層３に高濃度のＮ導電型の埋込層１２を拡
散すると共にＮＰＮ ）ランジスタのＮ千尋電型埋込層
１３を形成する工程である。
（４）第５図は埋込層が形成された半導体基板１の熱ｉ
化膜を除去した後、Ｎ導電型エピタキシャルＭ２を気相
成長させる工程である。無論、との工程中にも埋込層４
，５，１２．１３は拡散を行っている。
化膜を除去した後、Ｎ導電型エピタキシャルＭ２を気相
成長させる工程である。無論、との工程中にも埋込層４
，５，１２．１３は拡散を行っている。
（５）第６回１．第７図は埋込層４に到達させて分離層
を形成する拡散層１４と押込Ｎ５に到達させて縦型ＰＮ
Ｐ ）ランクら夕のコレクタ領域を形成する拡散層１５
を形成する工程である。拡散層１４゜１５はＰ千尋電型
拡散層であり、熱拡散によって第７図に示すように拡散
層１’４．１５を埋込Ｎ４゜５に夫々到達させる。
を形成する拡散層１４と押込Ｎ５に到達させて縦型ＰＮ
Ｐ ）ランクら夕のコレクタ領域を形成する拡散層１５
を形成する工程である。拡散層１４゜１５はＰ千尋電型
拡散層であり、熱拡散によって第７図に示すように拡散
層１’４．１５を埋込Ｎ４゜５に夫々到達させる。
（６）第８図は縦型ＰＮＰ ）ランジスタとＮＰＮトラ
ンジスタを形成する最終の拡散工程である。
ンジスタを形成する最終の拡散工程である。
ＮＰＮトランジスタのベース領域１６と縦型ＰＮＰトラ
ンジスタのエミッタ領域１７とを高濃度のＰ導電型不純
物を拡散する工程によって形成した後、Ｎ千尋電型拡散
１８．１９，２０．２１を拡散する。拡散層１８はＮＰ
Ｎ トランジスタのエミッタ領域であり、１９は縦型Ｐ
ＮＰ ）ランジスタのベース領域の電極接触部である。
ンジスタのエミッタ領域１７とを高濃度のＰ導電型不純
物を拡散する工程によって形成した後、Ｎ千尋電型拡散
１８．１９，２０．２１を拡散する。拡散層１８はＮＰ
Ｎ トランジスタのエミッタ領域であり、１９は縦型Ｐ
ＮＰ ）ランジスタのベース領域の電極接触部である。
２０は電極接触部であり、２１はＮＰＮ ）ランジスタ
のコレクタ領域の電極接触部である。
のコレクタ領域の電極接触部である。
このようにして、本発明の縦型ＰＮＰ）ランジスタは一
層のエピタキシャル層からなる半導体基体にＮＰＮ ）
ランジスタと同一製造工程によって縦型ＰＮＰ）ランジ
スタが形成できる。さて、縦ｕＰＮＰ）ランジスタの底
部の埋込層３は第一回目の拡散工程によって形成され、
その後の熱処理工程で深く拡散が進行し、当初島濃度に
拡散された不純物は低濃度となる傾向にある。また、Ｐ
＋導電型埋込層５はＮ導電型埋込層３を通過し半導体基
板１に到達しないようにこのように深く拡散される。然
し乍ら、Ｐ＋導電型埋込層５の１ｌｌｉ面のＮ導電型埋
込層３は集積度の低下を来たすので横方向には広い領域
に拡散させることができない為に、第４図に示すように
、Ｎ千尋電型埋込層１２をＮＰＮ）ランジスタの埋込層
１，３と共に拡散させる。このように、Ｐ＋導電型埋込
層５の側面に高不純物濃度のＮ千尋電型埋込層１２を形
成することによって、横方向に大きく広がりを設けるこ
となく、即ち、集積度を低下させることなく半導体基板
１と縦型ＰＩＰ）ランジスタとの耐圧を高めることがで
きる。また、縦型Ｐ’ＮＰ）ランジスタのコレクタ領域
のＰ＋導電型埋込層５とＮ導電型埋込層３及びＰ導電型
半導体基板１とによって寄生ＰＮＰ）ランジスタが生じ
るのを防ぐと共にＮ＋導電型埋込層１２を形成すること
によって縦型ＰＮＰ）ランジスタＱコレクタ層と半導体
基板１間が容易に短絡して素子が破壊するのを防止する
ことが可能である。また、Ｎ導電型埋込層６は十分深く
形成されるのでＰ＋導電型埋込層５が半導体基板１に到
達することはない。またその側面のＮ導電型埋込層３は
Ｎ千尋電型埋込層１２の拡散によってＰ＋導電型埋込層
５によりでＰ導電型化成いはＮ−導電型化することがな
い。本発明の半導体装置とその製造方法によれば、この
ように極めて効果的にＮＰＮ）ランジスタと同一半導体
基体に縦型ＰＩＰ）ランジスタを形成することが回連で
ある。
層のエピタキシャル層からなる半導体基体にＮＰＮ ）
ランジスタと同一製造工程によって縦型ＰＮＰ）ランジ
スタが形成できる。さて、縦ｕＰＮＰ）ランジスタの底
部の埋込層３は第一回目の拡散工程によって形成され、
その後の熱処理工程で深く拡散が進行し、当初島濃度に
拡散された不純物は低濃度となる傾向にある。また、Ｐ
＋導電型埋込層５はＮ導電型埋込層３を通過し半導体基
板１に到達しないようにこのように深く拡散される。然
し乍ら、Ｐ＋導電型埋込層５の１ｌｌｉ面のＮ導電型埋
込層３は集積度の低下を来たすので横方向には広い領域
に拡散させることができない為に、第４図に示すように
、Ｎ千尋電型埋込層１２をＮＰＮ）ランジスタの埋込層
１，３と共に拡散させる。このように、Ｐ＋導電型埋込
層５の側面に高不純物濃度のＮ千尋電型埋込層１２を形
成することによって、横方向に大きく広がりを設けるこ
となく、即ち、集積度を低下させることなく半導体基板
１と縦型ＰＩＰ）ランジスタとの耐圧を高めることがで
きる。また、縦型Ｐ’ＮＰ）ランジスタのコレクタ領域
のＰ＋導電型埋込層５とＮ導電型埋込層３及びＰ導電型
半導体基板１とによって寄生ＰＮＰ）ランジスタが生じ
るのを防ぐと共にＮ＋導電型埋込層１２を形成すること
によって縦型ＰＮＰ）ランジスタＱコレクタ層と半導体
基板１間が容易に短絡して素子が破壊するのを防止する
ことが可能である。また、Ｎ導電型埋込層６は十分深く
形成されるのでＰ＋導電型埋込層５が半導体基板１に到
達することはない。またその側面のＮ導電型埋込層３は
Ｎ千尋電型埋込層１２の拡散によってＰ＋導電型埋込層
５によりでＰ導電型化成いはＮ−導電型化することがな
い。本発明の半導体装置とその製造方法によれば、この
ように極めて効果的にＮＰＮ）ランジスタと同一半導体
基体に縦型ＰＩＰ）ランジスタを形成することが回連で
ある。
更にまた、製造工程に於ても、ＮＰＮ）シンジスタを形
成する工程と同じ工程により、同時に同一半導体基板に
縦型ＰＮＰ）ランジスタを形成することができる利点を
有する。
成する工程と同じ工程により、同時に同一半導体基板に
縦型ＰＮＰ）ランジスタを形成することができる利点を
有する。
また、第９図乃至第１１図は本発明に係る縦型ＰＮＰ
）ランジスタの他の実施例の製造工程を示す断面図であ
る。前者の実施例と異なる点はＮ＋導電型埋込層１２が
エピタキシャル層２に、形成された半導体基体主表面よ
り拡散されたＮ＋導電型拡散層２２と接触している点に
ある。他の部分は前者の実施例と同一である。
）ランジスタの他の実施例の製造工程を示す断面図であ
る。前者の実施例と異なる点はＮ＋導電型埋込層１２が
エピタキシャル層２に、形成された半導体基体主表面よ
り拡散されたＮ＋導電型拡散層２２と接触している点に
ある。他の部分は前者の実施例と同一である。
このように、Ｎ＋導電壓埋込層１２をＮ＋導電屋拡散層
２２と接触させ縦型ＰＮＰ）ランジスタの側面周縁にＮ
＋導電型層を形成することによって、寄生ＰＮＰトラン
ジスタとして動作するのを防止すると共にＰ＋導電型埋
込層と半導体基板が短絡するのを防止している。この場
合は、縦型ＰＮＰ）ランジスタの側面がＮ＋導電型層に
よって囲まれ、その底面もまたＮ１！電温埋込層によっ
て囲まれているので前記の実施例の半導体装置より−ｍ
効果的なものとなる。
２２と接触させ縦型ＰＮＰ）ランジスタの側面周縁にＮ
＋導電型層を形成することによって、寄生ＰＮＰトラン
ジスタとして動作するのを防止すると共にＰ＋導電型埋
込層と半導体基板が短絡するのを防止している。この場
合は、縦型ＰＮＰ）ランジスタの側面がＮ＋導電型層に
よって囲まれ、その底面もまたＮ１！電温埋込層によっ
て囲まれているので前記の実施例の半導体装置より−ｍ
効果的なものとなる。
上述の如く本発明の半導体装置は一層のエピタキシャル
層が形成され主半導体基体にＩＰ）ｉ）ラ 。
層が形成され主半導体基体にＩＰ）ｉ）ラ 。
ンジスタと同一製造工程によって、縦型ＰＩＰ）ランジ
スタを形成するものである。また、縦型ＰＮＰ）ランジ
スタはＮＰＮ）ランジスタとは電気的に分離された構造
を有している。また、シングルエピタキシャル構造の半
導体基体に形成される縦型ＰＮＰ）ランジスタにありが
ちな前記の如き問題点が改善され、かつａｐＮ）ランジ
スタと同一製造工程によって形成できる極めて効果的な
半導体装置である。
スタを形成するものである。また、縦型ＰＮＰ）ランジ
スタはＮＰＮ）ランジスタとは電気的に分離された構造
を有している。また、シングルエピタキシャル構造の半
導体基体に形成される縦型ＰＮＰ）ランジスタにありが
ちな前記の如き問題点が改善され、かつａｐＮ）ランジ
スタと同一製造工程によって形成できる極めて効果的な
半導体装置である。
第１図は従来の縦型ＰＮＰ）ランジスタの断面図。
第２図乃至第８図は本発明に係る半導体装置の一実施例
の製造工程を示す断面図。 第９図乃至第１１図は本発明に係る半導体装置の他の実
施例の製造工程を示す断面図。 １：半導体基板、 ２：エピタキシャル層。 ３、４．５．１５：埋込層、 １４：Ｐ＋導電型拡散
層か”らなる分離層、 １５：コレクタの一部を形成
するＰ＋導電型拡散層、 １６：ＮＰＮ）ランジスタ
のベース領域、 １７：縦型Ｐ’ＮＰ）ランジスタの
エミッタ拡散領域、、１８：ＮＰＮ）ランジスタのエミ
ッタ拡散領域 特許出願人 東光株式会社 第５図 第〃
の製造工程を示す断面図。 第９図乃至第１１図は本発明に係る半導体装置の他の実
施例の製造工程を示す断面図。 １：半導体基板、 ２：エピタキシャル層。 ３、４．５．１５：埋込層、 １４：Ｐ＋導電型拡散
層か”らなる分離層、 １５：コレクタの一部を形成
するＰ＋導電型拡散層、 １６：ＮＰＮ）ランジスタ
のベース領域、 １７：縦型Ｐ’ＮＰ）ランジスタの
エミッタ拡散領域、、１８：ＮＰＮ）ランジスタのエミ
ッタ拡散領域 特許出願人 東光株式会社 第５図 第〃
Claims (6)
- （１）Ｐ導電型半導体基板に一層のＮｉ電型のエピタキ
シャル層が形成された半導体基体にＮＰＮトランジスタ
と共に縦型ＰＩＰ）ランジスタが形成された半導体装置
に於いて、該縦型ＰＮＰ）ランジスタを該Ｐ導電型半導
体基板から電気的に分離するＮ導電製層Ａが形成されて
お抄、該Ｎ導電型層Ａの該Ｐ導電型半導体基体と該Ｎ導
電型エピタキシャル層との境界に位置する領域に少なく
とも高不純物濃度のＮ導電型半導体層が形成されている
ことを特徴とする半導体装置。 - （２）前記半導体装置の導電型がすべて反対導電型で形
成された特許請求の範囲第１項記載の半導体装置。
。 - （３）Ｐ導電型半導体基板に一層のＮ゛導電型エピタキ
シャル層を気相成長させた半導体基体にＮＰＮトランジ
スタと共に縦型ＰＩＰ）ランジスタが形成された半導体
装置の製造方法に於いて、イ）Ｐ導電型半導体基板に縦
型ＰＮＰ）ランジスタが形成される位置にＮ導電型埋込
層を埋め込む工程と、 口）Ｐ十導電型埋込層によって、分離層の一部をＰ導電
型半導体基板に形成すると共に該Ｎ導電型埋込層に骸縦
型Ｐ Ｍ 、Ｆ ）ランジスタのコレクタ領域の一部を
埋め込む工程と、 ハ）該コレクタ領域の一部のＰ十導電型埋込層の周縁に
Ｎ十導電型埋込層と共に該ＮＰＮ）ランジスタの形成さ
れる部分にＮ十導電型埋込層を埋め込む工程と、 二）前記工程終了後、該半導体基板の表面の酸化膜を除
去してＮ導電型エピタキシャル層を気相成長させて半導
体基体を形成する工程と、ホ）該半導体基体の主表面よ
り前記分離層の一部に到達するＰ＋導電型拡散層と該縦
型ＰＮＰ）ランジスタのコレクタ領域の一部を形成する
Ｐ＋導電型拡散層を拡散する工程と、 へ）該縦型ＰＮＰ ）ランジスタのエミッタ領域と該Ｎ
ＰＮ）ランジスタのベース領域をＰ千尋電型拡散層によ
って形成する工程と、 ト）該ＮＰＮ）ランジスタのエミッタ領域と該縦型Ｐ）
ＪＰ）ランジスタのベース電極接触部のＮ＋導電型拡散
層を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。 - （４）該半導体装置の導電型が反対導電型で形成された
特許請求の範囲第３項記載の半導体装置の製造方法。 - （５）Ｐ導電型半導体基板に一層のＮ導電型エピタキシ
ャル層を気相成長させた半導体基体にＮＰＮトランジス
タと共に縦型ＰＮＰ）ランジスタが形成された半導体装
置の製造方法に於て、イ）Ｐ導電型半導体基板に縦型Ｐ
ＮＰ）ランジス゛りが形成される位置にＮ導電型埋込層
を埋め込む工程と、 口）ｔ、４Ｆ導電型半導体基板にＰ千尋電型拡散によっ
て分離層の一部を埋め込むと共に該Ｎ導電型埋込層に該
縦型ＰＮＰ）ランジスタのコレクタ領域の一部を埋め込
む工程と、 ハ）＃コレクタ領域の一部のＰ＋導電型埋込層の周縁に
Ｎ千尋電型埋込層と共に該ＮＰＮ）ランジスタの形成さ
れる位置にＮ千尋電型埋込層を埋め込む工程と、 二）前記工程終了後、該半導体基板の表面の酸化膜を除
去してＮ導電型エピタキシャル層を気相成長させて半導
体基体を形成する工程と、ホ）該半導体基体の主表面よ
り前記分離層の一部に到るＰ千尋電型拡散層と該縦型Ｐ
ＮＰ）ランジスタの〜コレクタ領域の一部を形成するＰ
千尋電型拡散層を形成すると共に該縦型ＰＮＰ）ランジ
スタのコレクタ領域の一部を形成する該Ｐ＋導電型埋込
層の周縁のＮ千尋電型埋込層に主表面より到達するＮ千
尋電型拡散層を形成する工程と、 へ）該縦型ＰＮＰ）ランジスタのエミッタ領域と該ＮＰ
Ｎ）ランジスタのベース領域のＰ千尋電型拡散層を形成
する工程と、 ト）該ＮＰＮ）う／ジスタのエミッタ領域を形成するＮ
千尋電型拡散層を形成する工程とを含む半導体装置の製
造方法。 - （６）該半導体装置の導電型が反対導電型で形成された
特許請求の範囲第５現記前の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027453A JPS59152658A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027453A JPS59152658A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152658A true JPS59152658A (ja) | 1984-08-31 |
Family
ID=12221535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58027453A Pending JPS59152658A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347550A2 (en) * | 1988-06-21 | 1989-12-27 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
-
1983
- 1983-02-21 JP JP58027453A patent/JPS59152658A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347550A2 (en) * | 1988-06-21 | 1989-12-27 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| EP0347550A3 (en) * | 1988-06-21 | 1991-08-28 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
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