JPS60123062A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS60123062A JPS60123062A JP23175583A JP23175583A JPS60123062A JP S60123062 A JPS60123062 A JP S60123062A JP 23175583 A JP23175583 A JP 23175583A JP 23175583 A JP23175583 A JP 23175583A JP S60123062 A JPS60123062 A JP S60123062A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- type
- diffusion
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 34
- 239000010703 silicon Substances 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 abstract description 23
- 230000010354 integration Effects 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 229910052787 antimony Inorganic materials 0.000 abstract 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 abstract 1
- 229910052785 arsenic Inorganic materials 0.000 abstract 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 94
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 238000000926 separation method Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 239000002775 capsule Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000009707 resistance sintering Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、バイポーラトランジスタのコレクタ抵抗を
下げるために作り込まれるコレクタ壁（以下コレクタウ
オール領域と記す）の横方向の広がりを抑さえるととも
に、下層が高抵抗、上層が低抵抗のダブルエピタキシャ
ル層でコレクタ領域を形成することにより、コレクター
エミッタ耐圧ヲ高耐圧に保ち、しかも上層の低抵抗エピ
タキシャル層によりシリコン表面での空乏層の広がりを
抑えトランジスタサイズを縮少させ高集積化を可能とす
る半導体集積回路の製造方法に関するものである。
下げるために作り込まれるコレクタ壁（以下コレクタウ
オール領域と記す）の横方向の広がりを抑さえるととも
に、下層が高抵抗、上層が低抵抗のダブルエピタキシャ
ル層でコレクタ領域を形成することにより、コレクター
エミッタ耐圧ヲ高耐圧に保ち、しかも上層の低抵抗エピ
タキシャル層によりシリコン表面での空乏層の広がりを
抑えトランジスタサイズを縮少させ高集積化を可能とす
る半導体集積回路の製造方法に関するものである。
従来例の構成とその問題点
半導体集積回路においては、集積度の向上を図ることが
重要な課題の１つである。たとえば、ｐｎ接合分離によ
る分離形成を行う場合、シリコン基板内に分離用の埋め
込み領域を予め形成しておき、このシリコン基板上に形
成したエピタキシャル層を一分離用埋め込み領域側から
の拡散とエピタキシャル層の表面側からの拡散によって
分断することにより〜分離拡散時間を短縮し一拡散の横
方向の広がりを抑え、分離拡散領域によって占拠される
面積を縮少させ集積度を向上させる方法が広く採用され
ている。
重要な課題の１つである。たとえば、ｐｎ接合分離によ
る分離形成を行う場合、シリコン基板内に分離用の埋め
込み領域を予め形成しておき、このシリコン基板上に形
成したエピタキシャル層を一分離用埋め込み領域側から
の拡散とエピタキシャル層の表面側からの拡散によって
分断することにより〜分離拡散時間を短縮し一拡散の横
方向の広がりを抑え、分離拡散領域によって占拠される
面積を縮少させ集積度を向上させる方法が広く採用され
ている。
第１図は、この方法で分離領域が形成された半導体集積
回路の構造例を示す断面図であり、ｐ形シリコン基板１
にｎ形のコレクタ埋め込み層２とこれを取り囲むように
ｐ形の分離用の埋め込み層３を形成し、その上にｎ形シ
リコンエピタキシャル層４を成長させる。この後、ｐ形
の分離用の埋め込み層３と対向するエピタキシャル層表
面側からｐ形の不純物を拡散して上部分離層５を形成す
るとともに、同時に分離用埋め込み領域中の不純物をエ
ピタキシャル層内へ拡散させ分離用埋め込み層３とｐ形
の上部分離層５を連繋してｎ形シリコンエピタキシャル
層を島領域とし、この島領域の中にコレクタ埋め込み層
２に達する高濃度のｎ形拡散領域６を形成してこれをコ
レクタウオール領域となし、さら妃この島領域の中にｐ
形のベース領域７およびｎ形のエミッタ領域８を形成し
、を後にコレクタウオール領域６、ベース領域７および
エミッタ領域８にコンタクト窓をあけて電極９を形成す
ることにより高集積化が図られたトランジスタの構造が
得られている。なお、１０はコンフタ電極のオーｉウク
接触を図るため、エミッタと同時に形成されたｎ形の高
濃度領域である。
回路の構造例を示す断面図であり、ｐ形シリコン基板１
にｎ形のコレクタ埋め込み層２とこれを取り囲むように
ｐ形の分離用の埋め込み層３を形成し、その上にｎ形シ
リコンエピタキシャル層４を成長させる。この後、ｐ形
の分離用の埋め込み層３と対向するエピタキシャル層表
面側からｐ形の不純物を拡散して上部分離層５を形成す
るとともに、同時に分離用埋め込み領域中の不純物をエ
ピタキシャル層内へ拡散させ分離用埋め込み層３とｐ形
の上部分離層５を連繋してｎ形シリコンエピタキシャル
層を島領域とし、この島領域の中にコレクタ埋め込み層
２に達する高濃度のｎ形拡散領域６を形成してこれをコ
レクタウオール領域となし、さら妃この島領域の中にｐ
形のベース領域７およびｎ形のエミッタ領域８を形成し
、を後にコレクタウオール領域６、ベース領域７および
エミッタ領域８にコンタクト窓をあけて電極９を形成す
ることにより高集積化が図られたトランジスタの構造が
得られている。なお、１０はコンフタ電極のオーｉウク
接触を図るため、エミッタと同時に形成されたｎ形の高
濃度領域である。
ところで、この製造方法では、コレクタウオール領域６
がｎ形シリコンエピタキシャル層４を貫通してコレクタ
埋め込み層２に達しなければならず、この領域を形成す
るだめの拡散時間が長くなりが大きくなり、コレクタウ
オール領域６の占メる面積が広くなりトランジスタサイ
ズが犬きくなる不都合が生じる。また、コレクタ壁層ば
ツタ耐圧を上げるためｎ形シリコンエピタキシャル層４
は、一般に高抵抗にしであるので、コレクタベース接合
およびコレクタ分離接合からエピタキシャル層中へ広が
る空乏層の広がりが大きく、分離領域とベース領域との
間隔を狭くすることができない。このため高集積化がは
かれない不都合も生じる。
がｎ形シリコンエピタキシャル層４を貫通してコレクタ
埋め込み層２に達しなければならず、この領域を形成す
るだめの拡散時間が長くなりが大きくなり、コレクタウ
オール領域６の占メる面積が広くなりトランジスタサイ
ズが犬きくなる不都合が生じる。また、コレクタ壁層ば
ツタ耐圧を上げるためｎ形シリコンエピタキシャル層４
は、一般に高抵抗にしであるので、コレクタベース接合
およびコレクタ分離接合からエピタキシャル層中へ広が
る空乏層の広がりが大きく、分離領域とベース領域との
間隔を狭くすることができない。このため高集積化がは
かれない不都合も生じる。
発明の目的
本発明は一上記の不都合を排除することができる半導体
集積回路の製造方法、す々わち、コレクタウオール領域
の形成を分離領域の形成と同様に従来の半導体集積回路
で使用される高抵抗のｎ形エピタキシャル層を下層にし
、これよりも低抵抗のｎ形シリコンエピタキシャル層を
上層として設けることによりコレクターエミッタ耐圧を
従来構造と同じ程度に保ちながらもエピタキシャル層へ
の空乏層の広がりをシリコン基板表面層で従来より小さ
くすることにより、分離領域とベース領域との間隔を狭
くすることを可能にして集積度を向上させた半導体集積
回路の製造方法を提供するものである。
集積回路の製造方法、す々わち、コレクタウオール領域
の形成を分離領域の形成と同様に従来の半導体集積回路
で使用される高抵抗のｎ形エピタキシャル層を下層にし
、これよりも低抵抗のｎ形シリコンエピタキシャル層を
上層として設けることによりコレクターエミッタ耐圧を
従来構造と同じ程度に保ちながらもエピタキシャル層へ
の空乏層の広がりをシリコン基板表面層で従来より小さ
くすることにより、分離領域とベース領域との間隔を狭
くすることを可能にして集積度を向上させた半導体集積
回路の製造方法を提供するものである。
発明の構成
本発明の半導体集積回路の製造方法は、−導電形のシリ
コン基板中の一部分に、これとは逆導電形のコレクタ埋
め込み層と、この中にあってこれと同一導電形でより拡
散係数の大きい不純物によるコンタクト用埋め込み層を
形成する工程、前記シリコン基板上に、これとは逆導電
形の第１のエピタキシャル層を形成し、この上にさらに
同記第１のエピタキシャル層と同一導電形でより高濃度
な第２のエピタキどヤル層を形成する工程、前記第２の
エピタキシャル層表面側からのこれと同一導電形の不純
物の拡散と、同拡散時の前記コンタクト用埋め込み層か
らの不純物の拡散で第１および第２のエピタキシャル層
を分断するコレクタ壁層を形成する工程、および前記第
２のエピタキシャル層内に、これとは逆導電形の不純物
を拡散し、ベース領域を形成する工程、前記ベース領域
中に、これとは逆導電形のエミッタ領域を形成する工程
を含むものである。
コン基板中の一部分に、これとは逆導電形のコレクタ埋
め込み層と、この中にあってこれと同一導電形でより拡
散係数の大きい不純物によるコンタクト用埋め込み層を
形成する工程、前記シリコン基板上に、これとは逆導電
形の第１のエピタキシャル層を形成し、この上にさらに
同記第１のエピタキシャル層と同一導電形でより高濃度
な第２のエピタキどヤル層を形成する工程、前記第２の
エピタキシャル層表面側からのこれと同一導電形の不純
物の拡散と、同拡散時の前記コンタクト用埋め込み層か
らの不純物の拡散で第１および第２のエピタキシャル層
を分断するコレクタ壁層を形成する工程、および前記第
２のエピタキシャル層内に、これとは逆導電形の不純物
を拡散し、ベース領域を形成する工程、前記ベース領域
中に、これとは逆導電形のエミッタ領域を形成する工程
を含むものである。
この方法によれば、コレクタウオール領域によって占拠
されるシリコン基板面積が小さくなり、かつ、エピタキ
シセル層中への空乏層の広がりを抑えることができるた
め、ベース領域と分離領域との間隔を狭くすることが可
能となり集積度を向上させることができる。
されるシリコン基板面積が小さくなり、かつ、エピタキ
シセル層中への空乏層の広がりを抑えることができるた
め、ベース領域と分離領域との間隔を狭くすることが可
能となり集積度を向上させることができる。
実施例の説明
以下に本発明にかかる半導体集積回路の製造方法の一実
施例を第２図〜第６図を参照して説明する。捷ず−ｐｐ
形リコン基板１の中に、酸化シリはカプセル法により選
択的にドープしてｎ形のコレクタ埋め込み層２を形成す
る（第２図）。
施例を第２図〜第６図を参照して説明する。捷ず−ｐｐ
形リコン基板１の中に、酸化シリはカプセル法により選
択的にドープしてｎ形のコレクタ埋め込み層２を形成す
る（第２図）。
次に、コレクタ埋め込み層２の周囲を包囲するようにし
て酸化シリコン膜を選択的に除去し、露出させたｐ形シ
リコン基板１の中へ熱拡散法あるいはイオン注入法によ
りボロン（Ｂ）をドープしてｐ形の分離用埋め込み層３
を形成し、さらに低温酸化シリコン膜で全面を被覆して
からコレクタ埋め込み層２の中にリン（Ｐ）を選択的に
ドープしてコレクタウオール用埋め込み層１２を形成す
る（第３図）。
て酸化シリコン膜を選択的に除去し、露出させたｐ形シ
リコン基板１の中へ熱拡散法あるいはイオン注入法によ
りボロン（Ｂ）をドープしてｐ形の分離用埋め込み層３
を形成し、さらに低温酸化シリコン膜で全面を被覆して
からコレクタ埋め込み層２の中にリン（Ｐ）を選択的に
ドープしてコレクタウオール用埋め込み層１２を形成す
る（第３図）。
こののち、表面の酸化シリコン膜をすべて除去し、引き
続いて表面全域に減圧エピタキシャル成長法により比抵
抗が１〜１ｏΩｃｍのｎ形高抵抗シリコン層１３を２〜
１５μｍの厚さにエピタキシャル成長させ−さらにその
上に比抵抗が０．１〜１Ωｃｍのｎ形低抵抗シリコン層
１４．を０．５〜５μｍの厚さにエピタキシャル成長さ
せる（第４図）。
続いて表面全域に減圧エピタキシャル成長法により比抵
抗が１〜１ｏΩｃｍのｎ形高抵抗シリコン層１３を２〜
１５μｍの厚さにエピタキシャル成長させ−さらにその
上に比抵抗が０．１〜１Ωｃｍのｎ形低抵抗シリコン層
１４．を０．５〜５μｍの厚さにエピタキシャル成長さ
せる（第４図）。
次に、上層の低抵抗シリコン層１４の表面に熱酸化法に
より酸化シリコン膜１６を形成し、この酸化シリコン膜
をマスクとして−１ず、分離用埋め込み層３と対向する
部分にボロン（Ｂ）を選択的に蒸着し一上部分離層６を
形成する。こののち、低温酸化シリコン膜で全面を被覆
してからコレクタウオール用埋め込み層１２と対向する
部分にリン（Ｐ）を選択的に蒸着し、上部コレクタウオ
ール層１５を形成する。次いで、所定の時間にわたりド
ライブインのだめの熱処理を施すことによって分離用埋
め込み層３と上部分離層５およびコレクタウオール用埋
め込み層１２と上部コレクタウオール層１５とをそれぞ
れ連繋させる（第５図）。
より酸化シリコン膜１６を形成し、この酸化シリコン膜
をマスクとして−１ず、分離用埋め込み層３と対向する
部分にボロン（Ｂ）を選択的に蒸着し一上部分離層６を
形成する。こののち、低温酸化シリコン膜で全面を被覆
してからコレクタウオール用埋め込み層１２と対向する
部分にリン（Ｐ）を選択的に蒸着し、上部コレクタウオ
ール層１５を形成する。次いで、所定の時間にわたりド
ライブインのだめの熱処理を施すことによって分離用埋
め込み層３と上部分離層５およびコレクタウオール用埋
め込み層１２と上部コレクタウオール層１５とをそれぞ
れ連繋させる（第５図）。
この後、酸化シリコン膜１６を全て除去し、新たに、酸
化シリコン膜１７を形成し−この酸化シリコン膜をマス
クとして一拡散前面が上層の低抵抗シリコン層１４の中
にあって、かつ、空乏層の大半が下層の高抵抗シＩＪコ
ン層１３に広がりうるベース領域７を形成する。さらに
ベース領域内にエミッタ領域８を−コレクタウオールｉ
１５内にコレクタオーミック接触層１ｏを形成したのち
、ベース領域７、工εツタ領域８およびコレクタ領域１
０上の酸化シリコン膜１７にコンタクト窓ヲス領域の幅
を狭くした半導体集積回路が形成される（第６図）。
化シリコン膜１７を形成し−この酸化シリコン膜をマス
クとして一拡散前面が上層の低抵抗シリコン層１４の中
にあって、かつ、空乏層の大半が下層の高抵抗シＩＪコ
ン層１３に広がりうるベース領域７を形成する。さらに
ベース領域内にエミッタ領域８を−コレクタウオールｉ
１５内にコレクタオーミック接触層１ｏを形成したのち
、ベース領域７、工εツタ領域８およびコレクタ領域１
０上の酸化シリコン膜１７にコンタクト窓ヲス領域の幅
を狭くした半導体集積回路が形成される（第６図）。
本実施の製造方法によれば、コレクタウオール層の形成
が−シリコン基板中に形成したコレクタウオール用埋め
込み層と上部コレクタウオール層を連繋させる両面拡散
によりなされるため、拡散時間が短縮され拡散の緩奮が
りを抑えることができ、まだ、コレクタ層に於て、下層
の高抵抗シリもできる。しだがって第６図に示す本発明
の方法で形成されたコレクタウオール層の幅１ｂ２は、
第１図に示す従来法で形成されたコレクタウオール層の
幅／ａ２よりも狭くなりｌｂ２＜ｌａ２の関係が成Ｌｆ
る。このため、コレクタウオール層をはさんで向い合う
ベース領域と分離領域との間の距離にもｌｂ３〈ｌａｓ
の関係が成立し、Ｉ・ランジスタを縮少する効果が奏さ
れる。
が−シリコン基板中に形成したコレクタウオール用埋め
込み層と上部コレクタウオール層を連繋させる両面拡散
によりなされるため、拡散時間が短縮され拡散の緩奮が
りを抑えることができ、まだ、コレクタ層に於て、下層
の高抵抗シリもできる。しだがって第６図に示す本発明
の方法で形成されたコレクタウオール層の幅１ｂ２は、
第１図に示す従来法で形成されたコレクタウオール層の
幅／ａ２よりも狭くなりｌｂ２＜ｌａ２の関係が成Ｌｆ
る。このため、コレクタウオール層をはさんで向い合う
ベース領域と分離領域との間の距離にもｌｂ３〈ｌａｓ
の関係が成立し、Ｉ・ランジスタを縮少する効果が奏さ
れる。
まだ、コレクタ層を形成する下層のシリコン層が、コレ
クターエばツタ耐圧を決定する高抵抗の層とされ、上層
はこのシリコン層よりも低抵抗なシリコン層とされてい
るためシリコン表面での空乏層の広がりは、コレクタ層
を高抵抗な層のみとした従来の構造のものに比べて小さ
くなわ−コレクタウオール層をはさむことなく向い会う
ベース領域と分離領域との間の距離にも６ｂ１〈ｌａｌ
の関係が成立し−このことによってもトランジスタを縮
少する効果が奏されるｎしかもベース領域が上層のシリ
コン層の中に作り込まれているものの、その拡散前面を
下層シリコン層の極く近傍に位置させているだめ空乏層
の大半は下層の高抵抗シリコン層中に広がる。したがっ
てコレクターエミッタ耐圧は従来の方法によるものと何
等遜色のない値にされる。
クターエばツタ耐圧を決定する高抵抗の層とされ、上層
はこのシリコン層よりも低抵抗なシリコン層とされてい
るためシリコン表面での空乏層の広がりは、コレクタ層
を高抵抗な層のみとした従来の構造のものに比べて小さ
くなわ−コレクタウオール層をはさむことなく向い会う
ベース領域と分離領域との間の距離にも６ｂ１〈ｌａｌ
の関係が成立し−このことによってもトランジスタを縮
少する効果が奏されるｎしかもベース領域が上層のシリ
コン層の中に作り込まれているものの、その拡散前面を
下層シリコン層の極く近傍に位置させているだめ空乏層
の大半は下層の高抵抗シリコン層中に広がる。したがっ
てコレクターエミッタ耐圧は従来の方法によるものと何
等遜色のない値にされる。
発明の詳細
な説明したように本発明によれば、半導体集積回路を高
集積化する効果が奏される。
集積化する効果が奏される。
第１図は、従来の上下分離法を使って高集積化ヲ図った
バイポーラトランジスタの断面構造図、第２図〜第６図
は本発明の一実施例にかかる上下コレクタウオール法お
よびダブルエピタキシャル図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・コレ
クタ埋め込み層、３・・・・・・分離用埋め込み層、６
・・・・・・上部分離層、６・山・・コレクタウオール
領域、ア用・・・ベース領域、８・・・・・・工ばツタ
領域、９・川・・電極、１゜・・・・・・コレクタオー
イック接触層、 １１．１６．−１７・・・・・・酸化
シリコン膜、１２・・・・・・コレクタウオール用埋め
込み層、１３・・・・・・ｎ形高抵抗シリコン層、１４
・・・・・・ｎ形像抵抗シリコン層、１５・旧・・上部
コレクタウオール層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ４− Ｚ
バイポーラトランジスタの断面構造図、第２図〜第６図
は本発明の一実施例にかかる上下コレクタウオール法お
よびダブルエピタキシャル図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・コレ
クタ埋め込み層、３・・・・・・分離用埋め込み層、６
・・・・・・上部分離層、６・山・・コレクタウオール
領域、ア用・・・ベース領域、８・・・・・・工ばツタ
領域、９・川・・電極、１゜・・・・・・コレクタオー
イック接触層、 １１．１６．−１７・・・・・・酸化
シリコン膜、１２・・・・・・コレクタウオール用埋め
込み層、１３・・・・・・ｎ形高抵抗シリコン層、１４
・・・・・・ｎ形像抵抗シリコン層、１５・旧・・上部
コレクタウオール層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ４− Ｚ
Claims (1)
- 一導電形のシリコン基板中の一部分に、これとは逆導電
形のコレクタ埋め込み層と、この中にあってこれと同−
導電形でより拡散係数の大きい不純物によるコンタクト
用埋め込み層を形成する工程、前記シリコン基板上に、
これとは逆導電形の第１のエピタキシャル層を形成し、
この上にさらに同記第１のエピタキシャル層と同−導電
形でより高濃度な第２のエピタキシャル層を形成する工
程、前記第２のエピタキシャル層表面側からのこれと同
−導電形の不純物の拡散と、同拡散時の前記コンタクト
用埋め込み層からの不純物の拡散で第１および第２のエ
ピタキシャル層を分断スるコレクタ壁層を形成する工程
、および前記第２のエピタキシャル層内に、これとは逆
導電形の不純物を拡散し、空乏層が前記第１のエピタキ
シャル層中に広がりうる位置に拡散前面が位置するベー
ス領域を形成する工程、前記ベース領域中に、これとは
逆導電形のエミッタ領域を形成する工程を具備すること
を特徴とする半導体集積回路の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175583A JPS60123062A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23175583A JPS60123062A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123062A true JPS60123062A (ja) | 1985-07-01 |
Family
ID=16928522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23175583A Pending JPS60123062A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175091A (ja) * | 1987-12-28 | 1989-07-11 | Yamaichi Electric Mfg Co Ltd | カードコネクタ |
| JP2003068747A (ja) * | 2001-08-22 | 2003-03-07 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| CN109256421A (zh) * | 2018-09-10 | 2019-01-22 | 西安微电子技术研究所 | 一种高厄利电压的双极器件及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54126478A (en) * | 1978-03-24 | 1979-10-01 | Nec Corp | Transistor |
| JPS55111156A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor device |
| JPS58115856A (ja) * | 1981-12-28 | 1983-07-09 | Nec Home Electronics Ltd | 半導体装置 |
-
1983
- 1983-12-08 JP JP23175583A patent/JPS60123062A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54126478A (en) * | 1978-03-24 | 1979-10-01 | Nec Corp | Transistor |
| JPS55111156A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor device |
| JPS58115856A (ja) * | 1981-12-28 | 1983-07-09 | Nec Home Electronics Ltd | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175091A (ja) * | 1987-12-28 | 1989-07-11 | Yamaichi Electric Mfg Co Ltd | カードコネクタ |
| JPH0547872B2 (ja) * | 1987-12-28 | 1993-07-19 | Yamaichi Electric Co Ltd | |
| JP2003068747A (ja) * | 2001-08-22 | 2003-03-07 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| CN109256421A (zh) * | 2018-09-10 | 2019-01-22 | 西安微电子技术研究所 | 一种高厄利电压的双极器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60123062A (ja) | 半導体集積回路の製造方法 | |
| JPH08227897A (ja) | 半導体装置およびその製法 | |
| JPS61245573A (ja) | 半導体装置 | |
| JPH02186675A (ja) | 高耐圧プレーナ型半導体素子およびその製造方法 | |
| JPS5916414B2 (ja) | 半導体装置 | |
| JP3149913B2 (ja) | トランジスタの製造方法 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ | |
| JPS608629B2 (ja) | 半導体装置 | |
| JPH07273127A (ja) | 半導体装置 | |
| JPS63136668A (ja) | 半導体装置の製造方法 | |
| JPS61212062A (ja) | 半導体装置 | |
| JPH0834244B2 (ja) | 半導体集積回路装置 | |
| JPH1027915A (ja) | 半導体装置の製造方法 | |
| JPS6022358A (ja) | 半導体集積回路装置 | |
| JPS6149470A (ja) | 半導体装置 | |
| JPS60137036A (ja) | 半導体集積回路の製造方法 | |
| JPS61166170A (ja) | 半導体集積回路 | |
| JPS61208264A (ja) | 半導体装置 | |
| JPH04256321A (ja) | 半導体装置 | |
| JPH04240764A (ja) | Ｉｉｌ型半導体装置 | |
| JPH11260831A (ja) | トランジスタの製造方法 | |
| JPH0470781B2 (ja) | ||
| JPH08124938A (ja) | 半導体装置及びその製造方法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPS63173357A (ja) | 半導体装置の製造方法 |