JPH1027915A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1027915A JPH1027915A JP18234396A JP18234396A JPH1027915A JP H1027915 A JPH1027915 A JP H1027915A JP 18234396 A JP18234396 A JP 18234396A JP 18234396 A JP18234396 A JP 18234396A JP H1027915 A JPH1027915 A JP H1027915A
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Abstract
(57)【要約】
【課題】 高耐圧で低抵抗な特性を具現し得ると共に、
低背化を計り易い半導体装置の製造方法を提供するこ
と。 【解決手段】 この静電誘導型トランジスタ（ＳＩＴ）
の製造方法では、凹部形成工程でＮ- 層（低濃度不純物
層）２に不純物を拡散してＮ+ 層（高濃度不純物層）３
を形成して成るＮ型拡散シリコン基板（第１導電型の基
板）１を全面熱酸化した後、Ｎ- 層２表面の一部を開孔
して凹部を形成し、埋込層形成工程で凹部内にＰ+ 拡散
埋め込み層８を含む第２導電型の埋込層を形成し、電極
形成工程で第２導電型の埋込層上に電極［Ｎ+ 拡散層
（ソース電極）１１，Ｐ+ 拡散層（ゲート電極）１３，
Ｎ+ 層（ドレイン電極）３］を形成する。このＳＩＴで
は、凹部構造を採用して素子内能動領域１４に対応する
部分のＮ- 層２の厚みＢ（電流通路長）が短いため、従
来と同じ高耐圧条件下で低抵抗な特性を有して低背とな
る。
低背化を計り易い半導体装置の製造方法を提供するこ
と。 【解決手段】 この静電誘導型トランジスタ（ＳＩＴ）
の製造方法では、凹部形成工程でＮ- 層（低濃度不純物
層）２に不純物を拡散してＮ+ 層（高濃度不純物層）３
を形成して成るＮ型拡散シリコン基板（第１導電型の基
板）１を全面熱酸化した後、Ｎ- 層２表面の一部を開孔
して凹部を形成し、埋込層形成工程で凹部内にＰ+ 拡散
埋め込み層８を含む第２導電型の埋込層を形成し、電極
形成工程で第２導電型の埋込層上に電極［Ｎ+ 拡散層
（ソース電極）１１，Ｐ+ 拡散層（ゲート電極）１３，
Ｎ+ 層（ドレイン電極）３］を形成する。このＳＩＴで
は、凹部構造を採用して素子内能動領域１４に対応する
部分のＮ- 層２の厚みＢ（電流通路長）が短いため、従
来と同じ高耐圧条件下で低抵抗な特性を有して低背とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、主として高耐圧，
低抵抗，大電力な諸特性を有する半導体装置の製造方法
に関する。
低抵抗，大電力な諸特性を有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来、この種の半導体装置を製造する場
合、高耐圧化にはベベリング構造，ガードリング構造等
の手法を採用しており、低抵抗化には大面積，微細化等
の手法を導入している。これらの手法において、一般に
耐圧及び抵抗の特性には相反関係があり、高耐圧化を進
めれば抵抗が大きくなり、低抵抗化を進めれば耐圧が低
くなる。
合、高耐圧化にはベベリング構造，ガードリング構造等
の手法を採用しており、低抵抗化には大面積，微細化等
の手法を導入している。これらの手法において、一般に
耐圧及び抵抗の特性には相反関係があり、高耐圧化を進
めれば抵抗が大きくなり、低抵抗化を進めれば耐圧が低
くなる。
【０００３】図４は、従来の静電誘導型トランジスタ
（ＳＩＴ／Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａ
ｎｓｉｓｔｏｒ）の構造を示したものである。
（ＳＩＴ／Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａ
ｎｓｉｓｔｏｒ）の構造を示したものである。
【０００４】この静電誘導型トランジスタは、低濃度不
純物基板であるＮ- 層（低濃度不純物層）２に不純物
（例えばＰ）を拡散して高濃度不純物層であるＮ+ 層３
を形成して得られたＮ型拡散シリコン基板１に関し、Ｎ
- 層２上の中心部は分散形成されたＰ+ 拡散埋め込み層
８を含むエピキシャル成長によるソース層１０，ソース
電極となるＮ+ 拡散層１１が形成されており、Ｎ- 層２
上の中心部に対する周辺はゲート電極となるＰ+ 拡散層
１３が拡散されて成っている。尚、ここではＮ型拡散シ
リコン基板１を第１導電型とみなし、Ｐ+ 拡散埋め込み
層８を第２導電型とみなすことができる。
純物基板であるＮ- 層（低濃度不純物層）２に不純物
（例えばＰ）を拡散して高濃度不純物層であるＮ+ 層３
を形成して得られたＮ型拡散シリコン基板１に関し、Ｎ
- 層２上の中心部は分散形成されたＰ+ 拡散埋め込み層
８を含むエピキシャル成長によるソース層１０，ソース
電極となるＮ+ 拡散層１１が形成されており、Ｎ- 層２
上の中心部に対する周辺はゲート電極となるＰ+ 拡散層
１３が拡散されて成っている。尚、ここではＮ型拡散シ
リコン基板１を第１導電型とみなし、Ｐ+ 拡散埋め込み
層８を第２導電型とみなすことができる。
【０００５】このような静電誘導型トランジスタでは、
主としてＮ型拡散シリコン基板１の不純物濃度及びその
Ｎ- 層２の厚みにより耐圧が決定され、Ｎ- 層２中央部
の能動領域における波線Ｄ，Ｅに沿った向きに対して垂
直な方向におけるＮ- 層２の厚みＣ（Ｎ+ 層３からＰ+
拡散埋め込み層８までの距離であって、電流通路長とな
る）により内部抵抗が決定される。ここで、Ｎ- 層２の
厚みＣを厚くすると耐圧が大きくなるのに対して抵抗も
大きくなり、このＮ- 層２の厚みＣを薄くすると抵抗が
小さくなるのに対して耐圧も小さくなる。即ち、静電誘
導型トランジスタの抵抗及び耐圧の特性に関しては、こ
のような相反関係（トレードオフ関係）がある。
主としてＮ型拡散シリコン基板１の不純物濃度及びその
Ｎ- 層２の厚みにより耐圧が決定され、Ｎ- 層２中央部
の能動領域における波線Ｄ，Ｅに沿った向きに対して垂
直な方向におけるＮ- 層２の厚みＣ（Ｎ+ 層３からＰ+
拡散埋め込み層８までの距離であって、電流通路長とな
る）により内部抵抗が決定される。ここで、Ｎ- 層２の
厚みＣを厚くすると耐圧が大きくなるのに対して抵抗も
大きくなり、このＮ- 層２の厚みＣを薄くすると抵抗が
小さくなるのに対して耐圧も小さくなる。即ち、静電誘
導型トランジスタの抵抗及び耐圧の特性に関しては、こ
のような相反関係（トレードオフ関係）がある。
【０００６】
【発明が解決しようとする課題】上述した半導体装置の
製造方法の場合、特に静電誘導型トランジスタを製造の
対象にすると、抵抗及び耐圧の特性が主としてＮ型拡散
シリコン基板におけるＮ- 層の厚みに依存して相反関係
（トレードオフ関係）で決定されてしまうため、高耐圧
で低抵抗な特性を具現し難いという問題がある。
製造方法の場合、特に静電誘導型トランジスタを製造の
対象にすると、抵抗及び耐圧の特性が主としてＮ型拡散
シリコン基板におけるＮ- 層の厚みに依存して相反関係
（トレードオフ関係）で決定されてしまうため、高耐圧
で低抵抗な特性を具現し難いという問題がある。
【０００７】又、構造的にＮ型拡散シリコン基板をその
まま用いて能動領域となる中心部が隆起された形状とし
ているため、低背化を計り難いという問題もある。
まま用いて能動領域となる中心部が隆起された形状とし
ているため、低背化を計り難いという問題もある。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、高耐圧で低抵抗な
特性を具現し得ると共に、低背化を計り易い半導体装置
の製造方法を提供することにある。
なされたもので、その技術的課題は、高耐圧で低抵抗な
特性を具現し得ると共に、低背化を計り易い半導体装置
の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、低濃度
不純物基板に不純物を拡散して高濃度不純物層を形成し
て成る第１導電型の基板を用いた半導体装置の製造方法
において、低濃度不純物層における素子内能動領域に対
応する部分の厚みを凹部を形成することにより減らす凹
部形成工程を含む半導体装置の製造方法が得られる。
不純物基板に不純物を拡散して高濃度不純物層を形成し
て成る第１導電型の基板を用いた半導体装置の製造方法
において、低濃度不純物層における素子内能動領域に対
応する部分の厚みを凹部を形成することにより減らす凹
部形成工程を含む半導体装置の製造方法が得られる。
【００１０】又、本発明によれば、上記半導体装置の製
造方法において、凹部形成工程では、低濃度不純物層に
おける素子周辺領域に対応する部分の厚みを凹部の形成
前の厚みに維持するようにする半導体装置の製造方法が
得られる。
造方法において、凹部形成工程では、低濃度不純物層に
おける素子周辺領域に対応する部分の厚みを凹部の形成
前の厚みに維持するようにする半導体装置の製造方法が
得られる。
【００１１】更に、本発明によれば、上記何れかの半導
体装置の製造方法において、凹部形成工程では、第１導
電型の基板を全面熱酸化した後、フォトリソグラフィー
手法により該第１導電型の基板の表面の一部を開孔して
凹部の形成を行うものであり、更に、凹部内に第２導電
型の埋込層を形成する埋込層形成工程と、第２導電型の
埋込層上に第１導電型と同型の気相成長層を形成して電
極を形成する電極形成工程とを含む半導体装置の製造方
法が得られる。
体装置の製造方法において、凹部形成工程では、第１導
電型の基板を全面熱酸化した後、フォトリソグラフィー
手法により該第１導電型の基板の表面の一部を開孔して
凹部の形成を行うものであり、更に、凹部内に第２導電
型の埋込層を形成する埋込層形成工程と、第２導電型の
埋込層上に第１導電型と同型の気相成長層を形成して電
極を形成する電極形成工程とを含む半導体装置の製造方
法が得られる。
【００１２】
【作用】本発明の半導体装置の製造方法では、耐圧を決
定付ける素子周辺領域に関しては既存の手法に従って低
濃度不純物基板に不純物を拡散して高濃度不純物層を形
成して成る第１導電型の基板の不純物濃度及びその低濃
度不純物層の厚みにより設計し、内部抵抗を決定付ける
素子内能動領域に関しては低濃度不純物層における電流
通路の長さを短縮した構造とすることにより、従来の耐
圧及び抵抗の特性におけるトレードオフ関係を打ち破っ
た高耐圧で低抵抗な特性を得ている。
定付ける素子周辺領域に関しては既存の手法に従って低
濃度不純物基板に不純物を拡散して高濃度不純物層を形
成して成る第１導電型の基板の不純物濃度及びその低濃
度不純物層の厚みにより設計し、内部抵抗を決定付ける
素子内能動領域に関しては低濃度不純物層における電流
通路の長さを短縮した構造とすることにより、従来の耐
圧及び抵抗の特性におけるトレードオフ関係を打ち破っ
た高耐圧で低抵抗な特性を得ている。
【００１３】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置の製造方法について、図面を参照して詳細に説
明する。
導体装置の製造方法について、図面を参照して詳細に説
明する。
【００１４】図１（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の一実施例として静電誘導型トランジスタ
の製造前期工程を各段階別な側面図で示したものであ
る。
置の製造方法の一実施例として静電誘導型トランジスタ
の製造前期工程を各段階別な側面図で示したものであ
る。
【００１５】ここでは、静電誘導型トランジスタの製造
手順を順を追って説明すれば、先ず低濃度不純物基板で
あるＮ- 層（低濃度不純物層）２に不純物（例えばＰ）
を拡散して高濃度不純物層であるＮ+ 層３を形成して図
１（ａ）に示されるようなＮ型拡散シリコン基板１を得
る。このＮ型拡散シリコン基板１として、Ｎ- 層２に関
しては比抵抗ρをρ＝７０Ωｃｍ，厚みｔをｔ＝１５０
μｍとし、Ｎ+ 層３に関しては比抵抗ρをρ＝０．０１
５Ωｃｍ，厚みｔをｔ＝１５０μｍとする。尚、ここで
のＮ型拡散シリコン基板１も第１導電型の基板とみなす
ことができる。
手順を順を追って説明すれば、先ず低濃度不純物基板で
あるＮ- 層（低濃度不純物層）２に不純物（例えばＰ）
を拡散して高濃度不純物層であるＮ+ 層３を形成して図
１（ａ）に示されるようなＮ型拡散シリコン基板１を得
る。このＮ型拡散シリコン基板１として、Ｎ- 層２に関
しては比抵抗ρをρ＝７０Ωｃｍ，厚みｔをｔ＝１５０
μｍとし、Ｎ+ 層３に関しては比抵抗ρをρ＝０．０１
５Ωｃｍ，厚みｔをｔ＝１５０μｍとする。尚、ここで
のＮ型拡散シリコン基板１も第１導電型の基板とみなす
ことができる。
【００１６】次に、凹部形成工程として、Ｎ型拡散シリ
コン基板１を熱酸化して酸化膜を形成し、フォトリソグ
ラフィー技術によりＮ型拡散シリコン基板１のＮ- 層２
表面上の一部を開孔して図１（ｂ）に示されるような凹
部４を形成する。この凹部４の深さは５０μｍとする。
この凹部４は、後述するようにＮ- 層２における素子内
能動領域１４に対応する部分の厚みＢを示すものとなる
が、Ｎ- 層２における素子周辺領域１５，１６に対応す
る部分の厚みは凹部４の形成前の厚みＡに維持されてい
る。
コン基板１を熱酸化して酸化膜を形成し、フォトリソグ
ラフィー技術によりＮ型拡散シリコン基板１のＮ- 層２
表面上の一部を開孔して図１（ｂ）に示されるような凹
部４を形成する。この凹部４の深さは５０μｍとする。
この凹部４は、後述するようにＮ- 層２における素子内
能動領域１４に対応する部分の厚みＢを示すものとなる
が、Ｎ- 層２における素子周辺領域１５，１６に対応す
る部分の厚みは凹部４の形成前の厚みＡに維持されてい
る。
【００１７】更に、酸化膜をマスクとしてフォトリソグ
ラフィー技術によりＮ- 層２の凹部４内にストライプ状
にＰ型不純物（例えばボロンＢ）を拡散すると共に、Ｎ
- 層２の表面上外周部には全面にＰ型不純物（例えばボ
ロンＢ）を拡散し、図１（ｃ）に示されるようなＰ+ 拡
散層５，６を形成する。このＰ+ 拡散層５，６に関して
は、不純物濃度を５×１０19ｃｍ-3，厚みｔをｔ＝２μ
ｍとする。
ラフィー技術によりＮ- 層２の凹部４内にストライプ状
にＰ型不純物（例えばボロンＢ）を拡散すると共に、Ｎ
- 層２の表面上外周部には全面にＰ型不純物（例えばボ
ロンＢ）を拡散し、図１（ｃ）に示されるようなＰ+ 拡
散層５，６を形成する。このＰ+ 拡散層５，６に関して
は、不純物濃度を５×１０19ｃｍ-3，厚みｔをｔ＝２μ
ｍとする。
【００１８】又、Ｎ型拡散シリコン基板１のＮ- 層２上
及びＰ+ 拡散層５，６上にエピタキシャル成長により図
１（ｄ）に示されるようなＮ層のエピタキシャル成長層
７を形成する。このエピタキシャル成長層７に関して
は、不純物濃度を２×１０15ｃｍ-3，厚みｔをｔ＝１３
μｍとする。ここで、Ｐ+ 層５，６はエピタキシャル成
長層７及びＮ- 層２への拡散が進行してＰ+ 拡散埋め込
み層８，９となるが、これらのＰ+ 拡散埋め込み層８，
９の厚みは増大している。尚、ここでのＰ+ 拡散埋め込
み層８も第２導電型の埋込層とみなすことができる。
及びＰ+ 拡散層５，６上にエピタキシャル成長により図
１（ｄ）に示されるようなＮ層のエピタキシャル成長層
７を形成する。このエピタキシャル成長層７に関して
は、不純物濃度を２×１０15ｃｍ-3，厚みｔをｔ＝１３
μｍとする。ここで、Ｐ+ 層５，６はエピタキシャル成
長層７及びＮ- 層２への拡散が進行してＰ+ 拡散埋め込
み層８，９となるが、これらのＰ+ 拡散埋め込み層８，
９の厚みは増大している。尚、ここでのＰ+ 拡散埋め込
み層８も第２導電型の埋込層とみなすことができる。
【００１９】以上の工程は、凹部４内に第２導電型の埋
込層を形成する埋込層形成工程である。
込層を形成する埋込層形成工程である。
【００２０】図２（ａ）〜（ｂ）は、この静電誘導型ト
ランジスタ（ＳＩＴ）の製造後期工程を各段階別な側面
図で示したものである。
ランジスタ（ＳＩＴ）の製造後期工程を各段階別な側面
図で示したものである。
【００２１】即ち、図１（ｄ）で説明したエピタキシャ
ル成長層７及びＰ+ 拡散埋め込み層８，９を形成した状
態に引き続いて、全面熱酸化膜を形成し、酸化膜をマス
クとしてフォトリソグラフィー技術によりエピタキシャ
ル成長層７表面上に図２（ａ）に示すようなゲート電極
形成用の開口部を形成する。ここで、開口部はＰ+ 拡散
埋め込み層９の一部が露出したもので、エピタキシャル
成長層７の一部がソース層１０となっている。
ル成長層７及びＰ+ 拡散埋め込み層８，９を形成した状
態に引き続いて、全面熱酸化膜を形成し、酸化膜をマス
クとしてフォトリソグラフィー技術によりエピタキシャ
ル成長層７表面上に図２（ａ）に示すようなゲート電極
形成用の開口部を形成する。ここで、開口部はＰ+ 拡散
埋め込み層９の一部が露出したもので、エピタキシャル
成長層７の一部がソース層１０となっている。
【００２２】又、Ｐ+ 拡散埋め込み層９上にＰ型不純物
（例えばボロンＢ）を拡散し、図２（ｂ）に示されるよ
うなＰ+ 拡散層１２を形成してゲート拡散層とした後、
ソース層１０の一部表面にフォトリソグラフィー技術に
よりＮ+ 拡散層１１を形成する。ここで、Ｐ+ 拡散埋め
込み層９及びＰ+ 拡散層１２はＰ+ 層１３を形成する
が、Ｐ型不純物に関しては不純物濃度を５×１０19ｃｍ
-3，厚みｔをｔ＝２μｍとし、Ｎ+ 拡散層１１に関して
は不純物濃度を１×１０20ｃｍ-3，厚みｔをｔ＝２μｍ
とする。これにより、それぞれＮ+ 拡散層１１がソース
電極，Ｐ+ 層１３がゲート電極，Ｎ+ 層がドレイン電極
として形成される。
（例えばボロンＢ）を拡散し、図２（ｂ）に示されるよ
うなＰ+ 拡散層１２を形成してゲート拡散層とした後、
ソース層１０の一部表面にフォトリソグラフィー技術に
よりＮ+ 拡散層１１を形成する。ここで、Ｐ+ 拡散埋め
込み層９及びＰ+ 拡散層１２はＰ+ 層１３を形成する
が、Ｐ型不純物に関しては不純物濃度を５×１０19ｃｍ
-3，厚みｔをｔ＝２μｍとし、Ｎ+ 拡散層１１に関して
は不純物濃度を１×１０20ｃｍ-3，厚みｔをｔ＝２μｍ
とする。これにより、それぞれＮ+ 拡散層１１がソース
電極，Ｐ+ 層１３がゲート電極，Ｎ+ 層がドレイン電極
として形成される。
【００２３】以上の工程は、第２導電型の埋込層（Ｐ+
拡散埋め込み層８，９）上に第１導電型と同型の気相成
長層を形成して電極を形成する電極形成工程である。
拡散埋め込み層８，９）上に第１導電型と同型の気相成
長層を形成して電極を形成する電極形成工程である。
【００２４】尚、上述した各製造工程において、各拡散
層に関しては工程中の熱処理によって実際の厚みは例示
したものより大きくなる。
層に関しては工程中の熱処理によって実際の厚みは例示
したものより大きくなる。
【００２５】このようにして得られた静電誘導型トラン
ジスタは、チップサイズＳがＳ＝１０ｍｍ2 ，耐圧Ｖ
GDO がＶGDO ＝１８００Ｖ，抵抗ＲonがＲon＝０．７５
Ωの特性を示す。この静電誘導型トランジスタにおける
耐圧及び抵抗の特性を従来構造のものと比較すると、同
一な耐圧値で抵抗が約２０％程度減少している。
ジスタは、チップサイズＳがＳ＝１０ｍｍ2 ，耐圧Ｖ
GDO がＶGDO ＝１８００Ｖ，抵抗ＲonがＲon＝０．７５
Ωの特性を示す。この静電誘導型トランジスタにおける
耐圧及び抵抗の特性を従来構造のものと比較すると、同
一な耐圧値で抵抗が約２０％程度減少している。
【００２６】これは、図３に示されるように、能動領域
１４のＮ型拡散シリコン基板１のＮ- 層２の厚みＢが凹
部４を有する構造としたことにより５０μｍ程度減少
（厚みが約２５％減少）したことに起因している。
１４のＮ型拡散シリコン基板１のＮ- 層２の厚みＢが凹
部４を有する構造としたことにより５０μｍ程度減少
（厚みが約２５％減少）したことに起因している。
【００２７】即ち、本実施例の静電誘導型トランジスタ
において、素子周辺領域１５，１６に関しては従来の設
計に従ってＮ型拡散シリコン基板１の不純物濃度とＮ-
層２の厚みＡにより耐圧が決定され、内部抵抗は主とし
て素子内能動領域１４のＮ-層２の厚みＢ（電流通路
長）により決定され、電流通路長が短いことにより従来
と同一な耐圧において低抵抗となっている。
において、素子周辺領域１５，１６に関しては従来の設
計に従ってＮ型拡散シリコン基板１の不純物濃度とＮ-
層２の厚みＡにより耐圧が決定され、内部抵抗は主とし
て素子内能動領域１４のＮ-層２の厚みＢ（電流通路
長）により決定され、電流通路長が短いことにより従来
と同一な耐圧において低抵抗となっている。
【００２８】ここで、耐圧を決める空乏層の広がりは図
３中の波線Ｄから波線Ｅの方向へ広がり、素子内能動領
域１４においては低電圧にて空乏層がＮ+ 層３に達する
が、それ以降は素子周辺領域１５の波線Ｆの方向へ広が
り、この素子周辺領域１５で耐圧が決定される。素子周
辺領域１５のＮ- 層２の厚みＡは従来と同等となってい
るため、耐圧値は従来と同一の値となっている。
３中の波線Ｄから波線Ｅの方向へ広がり、素子内能動領
域１４においては低電圧にて空乏層がＮ+ 層３に達する
が、それ以降は素子周辺領域１５の波線Ｆの方向へ広が
り、この素子周辺領域１５で耐圧が決定される。素子周
辺領域１５のＮ- 層２の厚みＡは従来と同等となってい
るため、耐圧値は従来と同一の値となっている。
【００２９】従って、本実施例の静電誘導型トランジス
タの構造では、素子周辺領域１５，１６及び素子内能動
領域１４におけるＮ- 層２の厚みＡ，Ｂとを任意に設計
することにより、従来の耐圧及び抵抗の特性におけるト
レードオフ関係を打ち破った特性を具備するものとな
る。
タの構造では、素子周辺領域１５，１６及び素子内能動
領域１４におけるＮ- 層２の厚みＡ，Ｂとを任意に設計
することにより、従来の耐圧及び抵抗の特性におけるト
レードオフ関係を打ち破った特性を具備するものとな
る。
【００３０】尚、実施例では、半導体装置として静電誘
導型トランジスタを製造する場合について説明したが、
本発明は例えばダイオード，バイポーラトランジスタ，
ＦＥＴ，サイリスタ，及びＩＧＢＴ等のその他の高耐圧
デバイスへの適用も可能である。
導型トランジスタを製造する場合について説明したが、
本発明は例えばダイオード，バイポーラトランジスタ，
ＦＥＴ，サイリスタ，及びＩＧＢＴ等のその他の高耐圧
デバイスへの適用も可能である。
【００３１】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、低濃度不純物基板に不純物を拡散
して高濃度不純物層を形成して成る第１導電型の基板の
低濃度不純物層における素子内能動領域に対応する部分
の厚みを凹部を形成することにより減らして電流通路長
を短かくし、低濃度不純物層における素子周辺領域の部
分の厚みを凹部の形成前の厚みに維持するようにしてい
るので、従来の抵抗及び耐圧の特性におけるトレードオ
フ関係を打ち破り、従来の通りの高耐圧条件下において
低抵抗な特性を具現し得ると共に、こうした優れた特性
を有する低背な半導体装置が容易に製造可能となる。
の製造方法によれば、低濃度不純物基板に不純物を拡散
して高濃度不純物層を形成して成る第１導電型の基板の
低濃度不純物層における素子内能動領域に対応する部分
の厚みを凹部を形成することにより減らして電流通路長
を短かくし、低濃度不純物層における素子周辺領域の部
分の厚みを凹部の形成前の厚みに維持するようにしてい
るので、従来の抵抗及び耐圧の特性におけるトレードオ
フ関係を打ち破り、従来の通りの高耐圧条件下において
低抵抗な特性を具現し得ると共に、こうした優れた特性
を有する低背な半導体装置が容易に製造可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施例とし
て静電誘導型トランジスタの製造前期工程を各段階別な
側面図で示したもので、（ａ）はＮ型拡散シリコン基板
に関するもの，（ｂ）はＮ型拡散シリコン基板に凹部を
形成した状態に関するもの，（ｃ）は凹部４を有するＮ
型拡散シリコン基板１にＰ+ 拡散層を形成した状態に関
するもの，（ｄ）はエピタキシャル成長層及びＰ+ 拡散
埋め込み層を形成した状態に関するものである。
て静電誘導型トランジスタの製造前期工程を各段階別な
側面図で示したもので、（ａ）はＮ型拡散シリコン基板
に関するもの，（ｂ）はＮ型拡散シリコン基板に凹部を
形成した状態に関するもの，（ｃ）は凹部４を有するＮ
型拡散シリコン基板１にＰ+ 拡散層を形成した状態に関
するもの，（ｄ）はエピタキシャル成長層及びＰ+ 拡散
埋め込み層を形成した状態に関するものである。
【図２】図１で説明した静電誘導型トランジスタの製造
後期工程を各段階別な側面図で示したもので、（ａ）は
エピタキシャル成長層表面上にゲート電極形成用開口部
を形成した状態に関するもの，（ｂ）は各電極を形成し
た状態に関するものである。
後期工程を各段階別な側面図で示したもので、（ａ）は
エピタキシャル成長層表面上にゲート電極形成用開口部
を形成した状態に関するもの，（ｂ）は各電極を形成し
た状態に関するものである。
【図３】図１及び図２で説明した製造工程を経て得られ
た静電誘導型トランジスタの基本構造を示した側面図で
ある。
た静電誘導型トランジスタの基本構造を示した側面図で
ある。
【図４】従来の静電誘導型トランジスタの基本構造を示
した側面図である。
した側面図である。
１ Ｎ型拡散シリコン基板 ２ Ｎ- 層 ３ Ｎ+ 層 ４ 凹部 ５，６ Ｐ+ 拡散層 ７ エピタキシャル成長層 ８，９ Ｐ+ 拡散埋め込み層 １０ ソース層 １１ Ｎ+ 拡散層 １２，１３ Ｐ+ 拡散層 １４ 素子能動領域 １５，１６ 素子周辺領域
Claims (3)
- 【請求項１】 低濃度不純物基板に不純物を拡散して高
濃度不純物層を形成して成る第１導電型の基板を用いた
半導体装置の製造方法において、前記低濃度不純物層に
おける素子内能動領域に対応する部分の厚みを凹部を形
成することにより減らす凹部形成工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記凹部形成工程では、前記低濃度不純物層に
おける素子周辺領域に対応する部分の厚みを前記凹部の
形成前の厚みに維持するようにすることを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記凹部形成工程では、前記第１導電型
の基板を全面熱酸化した後、フォトリソグラフィー手法
により該第１導電型の基板の表面の一部を開孔して前記
凹部の形成を行うものであり、更に、前記凹部内に第２
導電型の埋込層を形成する埋込層形成工程と、前記第２
導電型の埋込層上に前記第１導電型と同型の気相成長層
を形成して電極を形成する電極形成工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234396A JPH1027915A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234396A JPH1027915A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027915A true JPH1027915A (ja) | 1998-01-27 |
Family
ID=16116656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18234396A Withdrawn JPH1027915A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470105A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 一种提高高阻衬底电感性能的方法 |
| CN107403789A (zh) * | 2017-08-09 | 2017-11-28 | 上海华虹宏力半导体制造有限公司 | 提高高阻衬底电感性能的方法及半导体结构 |
-
1996
- 1996-07-11 JP JP18234396A patent/JPH1027915A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470105A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 一种提高高阻衬底电感性能的方法 |
| CN107403789A (zh) * | 2017-08-09 | 2017-11-28 | 上海华虹宏力半导体制造有限公司 | 提高高阻衬底电感性能的方法及半导体结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |