JPH1126769A - Ｎ型ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｎ型ｍｏｓｆｅｔ及びその製造方法Info
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- JPH1126769A JPH1126769A JP17430597A JP17430597A JPH1126769A JP H1126769 A JPH1126769 A JP H1126769A JP 17430597 A JP17430597 A JP 17430597A JP 17430597 A JP17430597 A JP 17430597A JP H1126769 A JPH1126769 A JP H1126769A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【課題】 素子サイズをチャネル幅以上に拡大すること
なく、サイドリ−クを防止することのできるＮ型ＭＯＳ
ＦＥＴ及びその製造方法を提供する。 【解決手段】 素子形成領域３内には、表面に露出し、
かつ、互いに離間するとともに、埋込酸化膜１ｂから離
間するようにＮ＋型のソ−ス領域４及びＮ＋型のドレイ
ン領域５が形成されている。また、素子形成領域３内に
は、表面に露出し、かつ、ソ−ス領域４に接するように
Ｐ＋型のボディコンタクト領域６が形成されている。ま
た、ソ−ス領域４とドレイン領域５との間に流れる電流
を制御するためのポリシリコン等から成る絶縁ゲ−ト７
が素子形成領域２上に薄い膜厚のゲ−ト酸化膜を介して
形成されている。そして、ソ−ス領域４及びボディコン
タクト領域６と電気的に接続されるようにソ−ス電極８
が形成され、ドレイン領域５と電気的に接続されるよう
にドレイン電極９が形成され、絶縁ゲ−ト７と電気的に
接続されるようにゲ−ト電極１０が形成されている。そ
して、ＳＯＩ層１ｃと埋込酸化膜１ｂとの界面にＰ＋＋
型の不純物領域１１が形成されている。
なく、サイドリ−クを防止することのできるＮ型ＭＯＳ
ＦＥＴ及びその製造方法を提供する。 【解決手段】 素子形成領域３内には、表面に露出し、
かつ、互いに離間するとともに、埋込酸化膜１ｂから離
間するようにＮ＋型のソ−ス領域４及びＮ＋型のドレイ
ン領域５が形成されている。また、素子形成領域３内に
は、表面に露出し、かつ、ソ−ス領域４に接するように
Ｐ＋型のボディコンタクト領域６が形成されている。ま
た、ソ−ス領域４とドレイン領域５との間に流れる電流
を制御するためのポリシリコン等から成る絶縁ゲ−ト７
が素子形成領域２上に薄い膜厚のゲ−ト酸化膜を介して
形成されている。そして、ソ−ス領域４及びボディコン
タクト領域６と電気的に接続されるようにソ−ス電極８
が形成され、ドレイン領域５と電気的に接続されるよう
にドレイン電極９が形成され、絶縁ゲ−ト７と電気的に
接続されるようにゲ−ト電極１０が形成されている。そ
して、ＳＯＩ層１ｃと埋込酸化膜１ｂとの界面にＰ＋＋
型の不純物領域１１が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）構造を有するＮ型ＭＯＳＦＥＴ及び
その製造方法に関するものである。
On Insulator）構造を有するＮ型ＭＯＳＦＥＴ及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、パワ−ＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulator）構造を利用したパワ−半導体装置、
特に、モ−タ−コントロ−ル，電子バラスト及び電源ブ
ロック等に用いられるインテリジェント・パワ−半導体
装置が注目されている。従来、この種のインテリジェン
ト・パワ−半導体装置に含まれる回路素子のひとつとし
て、図４に示すようなＮ型ＭＯＳＦＥＴが知られてい
る。
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulator）構造を利用したパワ−半導体装置、
特に、モ−タ−コントロ−ル，電子バラスト及び電源ブ
ロック等に用いられるインテリジェント・パワ−半導体
装置が注目されている。従来、この種のインテリジェン
ト・パワ−半導体装置に含まれる回路素子のひとつとし
て、図４に示すようなＮ型ＭＯＳＦＥＴが知られてい
る。
【０００３】図４は、従来例に係るＮ型ＭＯＳＦＥＴを
示す概略構成図であり、（ａ）は略断面図であり、
（ｂ）は略平面図であり、（ｃ）は（ｂ）のＹ−Ｙ’で
の略断面図である。支持体シリコン基板１ａと、支持体
シリコン基板１ａ上に埋込酸化膜１ｂを介して形成され
たＰ型ＳＯＩ層１ｃとからなるＳＯＩ基板のＳＯＩ層１
ｃは、表面から埋込酸化膜１ｂに到達する素子分離領域
２により絶縁分離されて素子形成領域３を構成してい
る。
示す概略構成図であり、（ａ）は略断面図であり、
（ｂ）は略平面図であり、（ｃ）は（ｂ）のＹ−Ｙ’で
の略断面図である。支持体シリコン基板１ａと、支持体
シリコン基板１ａ上に埋込酸化膜１ｂを介して形成され
たＰ型ＳＯＩ層１ｃとからなるＳＯＩ基板のＳＯＩ層１
ｃは、表面から埋込酸化膜１ｂに到達する素子分離領域
２により絶縁分離されて素子形成領域３を構成してい
る。
【０００４】素子形成領域３には、表面に露出し、か
つ、互いに離間するとともに、埋込酸化膜１ｂから離間
してＮ＋型のソ−ス領域４とＮ＋型のドレイン領域５と
が形成されている。
つ、互いに離間するとともに、埋込酸化膜１ｂから離間
してＮ＋型のソ−ス領域４とＮ＋型のドレイン領域５と
が形成されている。
【０００５】また、（Jean-Pierre Colinge,"Silicon-o
n-Insulator Technology:Materialsto VLSI,"Kluwer Ac
ademic Publishers,1991.p.104）に示すように、ソ−ス
領域４からドレイン領域５に流れるリ−ク電流（いわゆ
るサイドリ−ク）を防止するために、素子分離領域２と
ソ−ス領域４との間の素子形成領域３内に、表面から埋
込酸化膜１ｂに到達し、かつ、素子分離領域２と後述す
るゲ−ト電極１１とが交差する部分までボディコンタク
トを兼用したＰ＋型の不純物領域１３が形成されてい
る。
n-Insulator Technology:Materialsto VLSI,"Kluwer Ac
ademic Publishers,1991.p.104）に示すように、ソ−ス
領域４からドレイン領域５に流れるリ−ク電流（いわゆ
るサイドリ−ク）を防止するために、素子分離領域２と
ソ−ス領域４との間の素子形成領域３内に、表面から埋
込酸化膜１ｂに到達し、かつ、素子分離領域２と後述す
るゲ−ト電極１１とが交差する部分までボディコンタク
トを兼用したＰ＋型の不純物領域１３が形成されてい
る。
【０００６】また、ソ−ス領域４とドレイン領域５との
間に流れる電流を制御するための絶縁ゲ−ト７が素子形
成領域２上に薄い膜厚のゲ−ト酸化膜（図示せず）を介
して形成されている。
間に流れる電流を制御するための絶縁ゲ−ト７が素子形
成領域２上に薄い膜厚のゲ−ト酸化膜（図示せず）を介
して形成されている。
【０００７】そして、ソ−ス領域４及び不純物領域１３
と電気的に接続されるようにソ−ス電極８が形成され、
ドレイン領域５と電気的に接続されるようにドレイン電
極９が形成され、絶縁ゲ−ト７と電気的に接続されるよ
うにゲ−ト電極１０が形成されている。
と電気的に接続されるようにソ−ス電極８が形成され、
ドレイン領域５と電気的に接続されるようにドレイン電
極９が形成され、絶縁ゲ−ト７と電気的に接続されるよ
うにゲ−ト電極１０が形成されている。
【０００８】このようなＮ型ＭＯＳＦＥＴを含む集積化
半導体装置では高密度な集積化や、パワ−半導体との集
積化のためにより小さな面積、かつ、簡単な工程が要求
されている。
半導体装置では高密度な集積化や、パワ−半導体との集
積化のためにより小さな面積、かつ、簡単な工程が要求
されている。
【０００９】特に、完全横方向分離をＬＯＣＯＳ（Loca
lized Oxidation of Silicon）分離によって行うた
めには、ＳＯＩ層１ｃの膜厚は通常１μｍ以下である必
要があるので、ＳＯＩ構造を有するＣＭＯＳ装置は一般
的に１μｍ以下のＳＯＩ層１ｃに形成される。
lized Oxidation of Silicon）分離によって行うた
めには、ＳＯＩ層１ｃの膜厚は通常１μｍ以下である必
要があるので、ＳＯＩ構造を有するＣＭＯＳ装置は一般
的に１μｍ以下のＳＯＩ層１ｃに形成される。
【００１０】更に、ＬＯＣＯＳ分離をより小面積、か
つ、簡単化するためにＳＯＩ層１ｃの膜厚は縮小化する
方が有利であり、技術の方向もその方向にある。
つ、簡単化するためにＳＯＩ層１ｃの膜厚は縮小化する
方が有利であり、技術の方向もその方向にある。
【００１１】ここで、簡単にサイドリ−クの説明をす
る。図５は、従来例に係るサイドリ−ク防止策をとらな
いＮ型ＭＯＳＦＥＴの概略構成図であり、（ａ）は略平
面図であり、（ｂ）は（ａ）のＺ−Ｚ’での略断面図で
ある。ＳＯＩ層１ｃ内の、素子分離領域２と埋込酸化膜
１ｂとの界面近傍の領域１６において、ＬＯＣＯＳ工程
によりＰ型不純物が酸化膜の方に移動する偏析によって
領域１６のＰ型不純物濃度が低下すること、領域１６と
ゲ−ト電極１０との間に介在する素子分離領域２の膜厚
がゲ−ト酸化膜に比べて極めて厚い（例えば２μｍ）こ
と及びＬＯＣＯＳ工程による素子分離領域２の形成によ
る表面電荷（Ｑss）が大きいこと等から、領域１６の閾
値電圧は低くなる。
る。図５は、従来例に係るサイドリ−ク防止策をとらな
いＮ型ＭＯＳＦＥＴの概略構成図であり、（ａ）は略平
面図であり、（ｂ）は（ａ）のＺ−Ｚ’での略断面図で
ある。ＳＯＩ層１ｃ内の、素子分離領域２と埋込酸化膜
１ｂとの界面近傍の領域１６において、ＬＯＣＯＳ工程
によりＰ型不純物が酸化膜の方に移動する偏析によって
領域１６のＰ型不純物濃度が低下すること、領域１６と
ゲ−ト電極１０との間に介在する素子分離領域２の膜厚
がゲ−ト酸化膜に比べて極めて厚い（例えば２μｍ）こ
と及びＬＯＣＯＳ工程による素子分離領域２の形成によ
る表面電荷（Ｑss）が大きいこと等から、領域１６の閾
値電圧は低くなる。
【００１２】従って、主となるＮ型ＭＯＳＦＥＴＡに並
列に、上述の閾値電圧の低い寄生Ｎ型ＭＯＳＦＥＴＢが
接続された状態となり、阻止状態においても電流が流れ
るようになる。これをサイドリ−クという。
列に、上述の閾値電圧の低い寄生Ｎ型ＭＯＳＦＥＴＢが
接続された状態となり、阻止状態においても電流が流れ
るようになる。これをサイドリ−クという。
【００１３】
【発明が解決しようとする課題】ところで、図４に示す
Ｎ型ＭＯＳＦＥＴにおいては、チャネル幅はソ−ス領域
４とゲ−ト電極１０との接線方向の長さ１４で決定され
るが、素子の大きさは前述のサイドリ−ク防止用の不純
物領域１３の大きさも含めた長さ１５となる。
Ｎ型ＭＯＳＦＥＴにおいては、チャネル幅はソ−ス領域
４とゲ−ト電極１０との接線方向の長さ１４で決定され
るが、素子の大きさは前述のサイドリ−ク防止用の不純
物領域１３の大きさも含めた長さ１５となる。
【００１４】従って、チャネル幅よりも大きなサイズの
素子形成領域２が必要とされるので、小型化に不利であ
るという問題があった。
素子形成領域２が必要とされるので、小型化に不利であ
るという問題があった。
【００１５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子サイズをチャネ
ル幅以上に拡大することなく、サイドリ−クを防止する
ことのできるＮ型ＭＯＳＦＥＴ及びその製造方法を提供
することにある。
であり、その目的とするところは、素子サイズをチャネ
ル幅以上に拡大することなく、サイドリ−クを防止する
ことのできるＮ型ＭＯＳＦＥＴ及びその製造方法を提供
することにある。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成されたＰ型のＳＯＩ層とから成るＳＯＩ基板と、前
記ＳＯＩ層内に互いに離間し、かつ、前記絶縁層から離
間して形成されたＮ＋型のソ−ス領域及びＮ＋型のドレ
イン領域と、前記ソ−ス領域及びドレイン領域との間に
流れる電流を制御する、前記ＳＯＩ層上にゲ−ト酸化膜
を介して形成された絶縁ゲ−トとを有し、前記ＳＯＩ層
は表面から前記絶縁層に到達する素子分離領域と前記絶
縁層とにより互いに絶縁分離された前記ＳＯＩ層から成
る複数の素子形成領域を構成し、該素子形成領域に前記
ソ−ス領域及びドレイン領域が形成されて成るＮ型ＭＯ
ＳＦＥＴにおいて、前記素子形成領域と前記絶縁層との
界面に高濃度Ｐ型不純物領域を設けたことを特徴とする
ものである。
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成されたＰ型のＳＯＩ層とから成るＳＯＩ基板と、前
記ＳＯＩ層内に互いに離間し、かつ、前記絶縁層から離
間して形成されたＮ＋型のソ−ス領域及びＮ＋型のドレ
イン領域と、前記ソ−ス領域及びドレイン領域との間に
流れる電流を制御する、前記ＳＯＩ層上にゲ−ト酸化膜
を介して形成された絶縁ゲ−トとを有し、前記ＳＯＩ層
は表面から前記絶縁層に到達する素子分離領域と前記絶
縁層とにより互いに絶縁分離された前記ＳＯＩ層から成
る複数の素子形成領域を構成し、該素子形成領域に前記
ソ−ス領域及びドレイン領域が形成されて成るＮ型ＭＯ
ＳＦＥＴにおいて、前記素子形成領域と前記絶縁層との
界面に高濃度Ｐ型不純物領域を設けたことを特徴とする
ものである。
【００１７】請求項２記載の発明は、請求項１記載のＮ
型ＭＯＳＦＥＴにおいて、前記ＳＯＩ層の膜厚が０．５
μｍ以上１．５μｍ以下であり、前記高濃度Ｐ型不純物
領域の不純物濃度が前記素子分離領域近傍において２Ｅ
１７ｃｍ-3以上であることを特徴とするものである。
型ＭＯＳＦＥＴにおいて、前記ＳＯＩ層の膜厚が０．５
μｍ以上１．５μｍ以下であり、前記高濃度Ｐ型不純物
領域の不純物濃度が前記素子分離領域近傍において２Ｅ
１７ｃｍ-3以上であることを特徴とするものである。
【００１８】請求項３記載の発明は、請求項１記載のＮ
型ＭＯＳＦＥＴの製造方法であって、前記半導体支持基
板と該半導体支持基板上に前記絶縁層を介して形成され
たＮ型のＳＯＩ層とから成るＳＯＩ基板の前記Ｎ型のＳ
ＯＩ層に、Ｐ型不純物を導入，拡散した後、Ｎ型不純物
をカウンタードープして、前記Ｐ型のＳＯＩ層と前記絶
縁膜との界面に前記高濃度Ｐ型不純物領域を形成するよ
うにしたことを特徴とするものである。
型ＭＯＳＦＥＴの製造方法であって、前記半導体支持基
板と該半導体支持基板上に前記絶縁層を介して形成され
たＮ型のＳＯＩ層とから成るＳＯＩ基板の前記Ｎ型のＳ
ＯＩ層に、Ｐ型不純物を導入，拡散した後、Ｎ型不純物
をカウンタードープして、前記Ｐ型のＳＯＩ層と前記絶
縁膜との界面に前記高濃度Ｐ型不純物領域を形成するよ
うにしたことを特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＮ型ＭＯＳＦＥＴを示す概略構成図であり、
（ａ）は略断面図であり、（ｂ）は略平面図であり、
（ｃ）は（ｂ）のＸ−Ｘ’での略断面図である。本実施
形態に係るＮ型ＭＯＳＦＥＴは、半導体支持基板として
の支持体シリコン基板１ａと、支持体シリコン基板１ａ
上に絶縁層としての埋込酸化膜１ｂを介して形成された
Ｐ型のＳＯＩ層１ｃとから成るＳＯＩ基板のＳＯＩ層１
ｃに、表面から埋込酸化膜１ｂに到達する素子分離領域
２が形成され、ＳＯＩ層１ｃは、埋込酸化膜１ｂ及び素
子分離領域２により絶縁分離された複数の素子形成領域
３を構成する。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＮ型ＭＯＳＦＥＴを示す概略構成図であり、
（ａ）は略断面図であり、（ｂ）は略平面図であり、
（ｃ）は（ｂ）のＸ−Ｘ’での略断面図である。本実施
形態に係るＮ型ＭＯＳＦＥＴは、半導体支持基板として
の支持体シリコン基板１ａと、支持体シリコン基板１ａ
上に絶縁層としての埋込酸化膜１ｂを介して形成された
Ｐ型のＳＯＩ層１ｃとから成るＳＯＩ基板のＳＯＩ層１
ｃに、表面から埋込酸化膜１ｂに到達する素子分離領域
２が形成され、ＳＯＩ層１ｃは、埋込酸化膜１ｂ及び素
子分離領域２により絶縁分離された複数の素子形成領域
３を構成する。
【００２０】素子形成領域３内には、表面に露出し、か
つ、互いに離間するとともに、埋込酸化膜１ｂから離間
するようにＮ＋型のソ−ス領域４及びＮ＋型のドレイン
領域５が形成されている。また、素子形成領域３内に
は、表面に露出し、かつ、ソ−ス領域４に接するように
Ｐ＋型のボディコンタクト領域６が形成されている。
つ、互いに離間するとともに、埋込酸化膜１ｂから離間
するようにＮ＋型のソ−ス領域４及びＮ＋型のドレイン
領域５が形成されている。また、素子形成領域３内に
は、表面に露出し、かつ、ソ−ス領域４に接するように
Ｐ＋型のボディコンタクト領域６が形成されている。
【００２１】また、ソ−ス領域４とドレイン領域５との
間に流れる電流を制御するためのポリシリコン等から成
る絶縁ゲ−ト７が素子形成領域２上に薄い膜厚のゲ−ト
酸化膜（図示せず）を介して形成されている。
間に流れる電流を制御するためのポリシリコン等から成
る絶縁ゲ−ト７が素子形成領域２上に薄い膜厚のゲ−ト
酸化膜（図示せず）を介して形成されている。
【００２２】そして、ソ−ス領域４及びボディコンタク
ト領域６と電気的に接続されるようにアルミニウム（Ａ
ｌ）等から成るソ−ス電極８が形成され、ドレイン領域
５と電気的に接続されるようにアルミニウム（Ａｌ）等
から成るドレイン電極９が形成され、絶縁ゲ−ト７と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲ−ト電極１０が形成されている。
ト領域６と電気的に接続されるようにアルミニウム（Ａ
ｌ）等から成るソ−ス電極８が形成され、ドレイン領域
５と電気的に接続されるようにアルミニウム（Ａｌ）等
から成るドレイン電極９が形成され、絶縁ゲ−ト７と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲ−ト電極１０が形成されている。
【００２３】本実施形態においては、ＳＯＩ層１ｃと埋
込酸化膜１ｂとの界面にＰ＋＋型の不純物領域１１が形
成されている。
込酸化膜１ｂとの界面にＰ＋＋型の不純物領域１１が形
成されている。
【００２４】図２は、本実施形態に係るＮ型ＭＯＳＦＥ
Ｔの不純物領域１１の素子分離領域２近傍の閾値電圧と
不純物領域１１の不純物濃度との関係を示す特性図であ
る。図２では、ＳＯＩ層１ｃの膜厚が２μｍであり、不
純物領域１１の不純物濃度が２Ｅ１７ｃｍ-3以上で、閾
値電圧が４０Ｖ以上となっており、不純物領域１１と素
子分離領域２との界面近傍では寄生ＭＯＳＦＥＴによる
サイドリ−クが発生しない。
Ｔの不純物領域１１の素子分離領域２近傍の閾値電圧と
不純物領域１１の不純物濃度との関係を示す特性図であ
る。図２では、ＳＯＩ層１ｃの膜厚が２μｍであり、不
純物領域１１の不純物濃度が２Ｅ１７ｃｍ-3以上で、閾
値電圧が４０Ｖ以上となっており、不純物領域１１と素
子分離領域２との界面近傍では寄生ＭＯＳＦＥＴによる
サイドリ−クが発生しない。
【００２５】従って、本実施形態においては、ＳＯＩ層
１ｃの膜厚を０．５μｍ以上１．５μｍ以下とし、不純
物領域１１と素子分離領域２との界面近傍の不純物領域
１１の不純物濃度を２Ｅ１７ｃｍ-3以上とする。
１ｃの膜厚を０．５μｍ以上１．５μｍ以下とし、不純
物領域１１と素子分離領域２との界面近傍の不純物領域
１１の不純物濃度を２Ｅ１７ｃｍ-3以上とする。
【００２６】以下、本実施形態に係るＮ型ＭＯＳＦＥＴ
の製造工程について図面に基づき説明する。図３は、本
実施形態に係るＮ型ＭＯＳＦＥＴの製造工程を示す略断
面図である。支持体シリコン基板１ａと、支持体シリコ
ン基板１ａ上に埋込酸化膜１ｂを介して形成されたＮ型
のＳＯＩ層１２とから成るＳＯＩ基板のＳＯＩ層１２の
所定領域（Ｎ型ＭＯＳＦＥＴを形成する領域）全面にボ
ロン（Ｂ）等のＰ型不純物をデポ等によって導入，拡散
して、ＳＯＩ層１２の埋込酸化膜１ｂ側界面まで所定の
濃度になるようにしてＰ＋＋型の不純物領域１１を形成
し（図３（ａ），（ｂ））する。
の製造工程について図面に基づき説明する。図３は、本
実施形態に係るＮ型ＭＯＳＦＥＴの製造工程を示す略断
面図である。支持体シリコン基板１ａと、支持体シリコ
ン基板１ａ上に埋込酸化膜１ｂを介して形成されたＮ型
のＳＯＩ層１２とから成るＳＯＩ基板のＳＯＩ層１２の
所定領域（Ｎ型ＭＯＳＦＥＴを形成する領域）全面にボ
ロン（Ｂ）等のＰ型不純物をデポ等によって導入，拡散
して、ＳＯＩ層１２の埋込酸化膜１ｂ側界面まで所定の
濃度になるようにしてＰ＋＋型の不純物領域１１を形成
し（図３（ａ），（ｂ））する。
【００２７】続いて、同じ領域にリン（Ｐ）等のＮ型不
純物をデポ等によって導入，拡散して、不純物領域１１
の表面から所定の深さ（例えばＳＯＩ層の１２の厚みを
１μｍとした場合に、０．７μｍ）だけＰ型不純物をコ
ンペンセイト（カウンタ−ド−プ）して所定のＰ型濃度
（例えば１Ｅ１６ｃｍ-3）のＳＯＩ層１ｃを形成する
（図３（ｃ），（ｄ））。
純物をデポ等によって導入，拡散して、不純物領域１１
の表面から所定の深さ（例えばＳＯＩ層の１２の厚みを
１μｍとした場合に、０．７μｍ）だけＰ型不純物をコ
ンペンセイト（カウンタ−ド−プ）して所定のＰ型濃度
（例えば１Ｅ１６ｃｍ-3）のＳＯＩ層１ｃを形成する
（図３（ｃ），（ｄ））。
【００２８】次に、ＳＯＩ層１ｃの所定の領域（Ｎ型Ｍ
ＯＳＦＥＴを形成する領域）を囲むようにＬＯＣＯＳ酸
化を行うことによりＳＯＩ層１ｃの表面から埋込酸化膜
１ｂに到達する素子分離領域２を形成し、素子分離領域
２及び埋込酸化膜１ｂにより絶縁分離されたＳＯＩ層１
ｃから成る素子形成領域３を形成する。
ＯＳＦＥＴを形成する領域）を囲むようにＬＯＣＯＳ酸
化を行うことによりＳＯＩ層１ｃの表面から埋込酸化膜
１ｂに到達する素子分離領域２を形成し、素子分離領域
２及び埋込酸化膜１ｂにより絶縁分離されたＳＯＩ層１
ｃから成る素子形成領域３を形成する。
【００２９】そして、一般的な手法によって、素子形成
領域３にＮ型ＭＯＳＦＥＴを形成する（図３（ｅ））。
領域３にＮ型ＭＯＳＦＥＴを形成する（図３（ｅ））。
【００３０】従って、本実施形態においては、ＳＯＩ層
１ｃの埋込酸化膜１ｂ側界面にＰ＋＋型の不純物領域１
１を形成したので、素子分離領域２とＳＯＩ層１ｃとの
界面であり、かつ、ＳＯＩ層１ｃと埋込酸化膜１ｂとの
界面である領域においてＰ型濃度が十分に高く、そのた
め、その部分の閾値電圧が低下することがなく、サイド
リークを防止することができ、表面積を増大させること
なくサイドリークを防止できる。
１ｃの埋込酸化膜１ｂ側界面にＰ＋＋型の不純物領域１
１を形成したので、素子分離領域２とＳＯＩ層１ｃとの
界面であり、かつ、ＳＯＩ層１ｃと埋込酸化膜１ｂとの
界面である領域においてＰ型濃度が十分に高く、そのた
め、その部分の閾値電圧が低下することがなく、サイド
リークを防止することができ、表面積を増大させること
なくサイドリークを防止できる。
【００３１】また、本実施形態においては、Ｎ型のＳＯ
Ｉ層１２にＰ型不純物をデポ等によって導入，拡散した
後に、カウンタードープによってＮ型ＭＯＳＦＥＴのベ
ース領域を形成するようにしたので、多価イオン注入等
の特殊な工程を導入することなく簡単、かつ、スループ
ットの良い工程で形成できる上、多価イオン注入の祭に
問題となる濃度プロファイルのブロード化を考慮するこ
となく、適切にシャープな濃度プロファイルを得ること
ができる。
Ｉ層１２にＰ型不純物をデポ等によって導入，拡散した
後に、カウンタードープによってＮ型ＭＯＳＦＥＴのベ
ース領域を形成するようにしたので、多価イオン注入等
の特殊な工程を導入することなく簡単、かつ、スループ
ットの良い工程で形成できる上、多価イオン注入の祭に
問題となる濃度プロファイルのブロード化を考慮するこ
となく、適切にシャープな濃度プロファイルを得ること
ができる。
【００３２】
【発明の効果】請求項１記載の発明は、半導体支持基板
と半導体支持基板上に絶縁層を介して形成されたＰ型の
ＳＯＩ層とから成るＳＯＩ基板と、ＳＯＩ層内に互いに
離間し、かつ、絶縁層から離間して形成されたＮ＋型の
ソ−ス領域及びＮ＋型のドレイン領域と、ソ−ス領域及
びドレイン領域との間に流れる電流を制御する、ＳＯＩ
層上にゲ−ト酸化膜を介して形成された絶縁ゲ−トとを
有し、ＳＯＩ層は表面から絶縁層に到達する素子分離領
域と絶縁層とにより互いに絶縁分離されたＳＯＩ層から
成る複数の素子形成領域を構成し、素子形成領域にソ−
ス領域及びドレイン領域が形成されて成るＮ型ＭＯＳＦ
ＥＴにおいて、素子形成領域と絶縁層との界面に高濃度
Ｐ型不純物領域を設けたので、素子サイズをチャネル幅
以上に拡大することなく、サイドリ−クを防止すること
のできるＮ型ＭＯＳＦＥＴを提供することができた。
と半導体支持基板上に絶縁層を介して形成されたＰ型の
ＳＯＩ層とから成るＳＯＩ基板と、ＳＯＩ層内に互いに
離間し、かつ、絶縁層から離間して形成されたＮ＋型の
ソ−ス領域及びＮ＋型のドレイン領域と、ソ−ス領域及
びドレイン領域との間に流れる電流を制御する、ＳＯＩ
層上にゲ−ト酸化膜を介して形成された絶縁ゲ−トとを
有し、ＳＯＩ層は表面から絶縁層に到達する素子分離領
域と絶縁層とにより互いに絶縁分離されたＳＯＩ層から
成る複数の素子形成領域を構成し、素子形成領域にソ−
ス領域及びドレイン領域が形成されて成るＮ型ＭＯＳＦ
ＥＴにおいて、素子形成領域と絶縁層との界面に高濃度
Ｐ型不純物領域を設けたので、素子サイズをチャネル幅
以上に拡大することなく、サイドリ−クを防止すること
のできるＮ型ＭＯＳＦＥＴを提供することができた。
【００３３】請求項２記載の発明は、請求項１記載のＮ
型ＭＯＳＦＥＴにおいて、ＳＯＩ層の膜厚が０．５μｍ
以上１．５μｍ以下であり、高濃度Ｐ型不純物領域の不
純物濃度が素子分離領域近傍において２Ｅ１７ｃｍ-3以
上であることを特徴とするものである。
型ＭＯＳＦＥＴにおいて、ＳＯＩ層の膜厚が０．５μｍ
以上１．５μｍ以下であり、高濃度Ｐ型不純物領域の不
純物濃度が素子分離領域近傍において２Ｅ１７ｃｍ-3以
上であることを特徴とするものである。
【００３４】請求項３記載の発明は、請求項１記載のＮ
型ＭＯＳＦＥＴの製造方法であって、半導体支持基板と
半導体支持基板上に絶縁層を介して形成されたＮ型のＳ
ＯＩ層とから成るＳＯＩ基板のＮ型のＳＯＩ層に、Ｐ型
不純物を導入，拡散した後、Ｎ型不純物をカウンタード
ープして、前記Ｐ型のＳＯＩ層と前記絶縁膜との界面に
前記高濃度Ｐ型不純物領域を形成するようにしたので、
多価イオン注入等の特殊な工程を導入することなく簡
単、かつ、スループットの良い工程で形成できる上、多
価イオン注入の祭に問題となる濃度プロファイルのブロ
ード化を考慮することなく、適切にシャープな濃度プロ
ファイルを得ることができ、素子サイズをチャネル幅以
上に拡大することなく、サイドリ−クを防止することの
できるＮ型ＭＯＳＦＥＴの製造方法を提供することがで
きた。
型ＭＯＳＦＥＴの製造方法であって、半導体支持基板と
半導体支持基板上に絶縁層を介して形成されたＮ型のＳ
ＯＩ層とから成るＳＯＩ基板のＮ型のＳＯＩ層に、Ｐ型
不純物を導入，拡散した後、Ｎ型不純物をカウンタード
ープして、前記Ｐ型のＳＯＩ層と前記絶縁膜との界面に
前記高濃度Ｐ型不純物領域を形成するようにしたので、
多価イオン注入等の特殊な工程を導入することなく簡
単、かつ、スループットの良い工程で形成できる上、多
価イオン注入の祭に問題となる濃度プロファイルのブロ
ード化を考慮することなく、適切にシャープな濃度プロ
ファイルを得ることができ、素子サイズをチャネル幅以
上に拡大することなく、サイドリ−クを防止することの
できるＮ型ＭＯＳＦＥＴの製造方法を提供することがで
きた。
【図１】本発明の一実施形態に係るＮ型ＭＯＳＦＥＴを
示す概略構成図であり、（ａ）は略断面図であり、
（ｂ）は略平面図であり、（ｃ）は（ｂ）のＸ−Ｘ’で
の略断面図である。
示す概略構成図であり、（ａ）は略断面図であり、
（ｂ）は略平面図であり、（ｃ）は（ｂ）のＸ−Ｘ’で
の略断面図である。
【図２】本実施形態に係るＮ型ＭＯＳＦＥＴの不純物領
域の素子分離領域近傍の閾値電圧と不純物領域の不純物
濃度との関係を示す特性図である。
域の素子分離領域近傍の閾値電圧と不純物領域の不純物
濃度との関係を示す特性図である。
【図３】本実施形態に係るＮ型ＭＯＳＦＥＴの製造工程
を示す略断面図である。
を示す略断面図である。
【図４】従来例に係るＮ型ＭＯＳＦＥＴを示す概略構成
図であり、（ａ）は略断面図であり、（ｂ）は略平面図
であり、（ｃ）は（ｂ）のＹ−Ｙ’での略断面図であ
る。
図であり、（ａ）は略断面図であり、（ｂ）は略平面図
であり、（ｃ）は（ｂ）のＹ−Ｙ’での略断面図であ
る。
【図５】従来例に係るサイドリ−ク防止策をとらないＮ
型ＭＯＳＦＥＴの概略構成図であり、（ａ）は略平面図
であり、（ｂ）は（ａ）のＺ−Ｚ’での略断面図であ
る。
型ＭＯＳＦＥＴの概略構成図であり、（ａ）は略平面図
であり、（ｂ）は（ａ）のＺ−Ｚ’での略断面図であ
る。
１ａ 支持体シリコン基板 １ｂ 埋込酸化膜 １ｃ ＳＯＩ層 ２ 素子分離領域 ３ 素子形成領域 ４ ソ−ス領域 ５ ドレイン領域 ６ ボディコンタクト領域 ７ 絶縁ゲ−ト ８ ソ−ス電極 ９ ドレイン電極 １０ ゲ−ト電極 １１ 不純物領域 １２ ＳＯＩ層 １３ 不純物領域 １４，１５ 距離 １６ 領域 Ａ，Ｂ Ｎ型ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２６Ｃ (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 半導体支持基板と該半導体支持基板上に
絶縁層を介して形成されたＰ型のＳＯＩ層とから成るＳ
ＯＩ基板と、前記ＳＯＩ層内に互いに離間し、かつ、前
記絶縁層から離間して形成されたＮ＋型のソ−ス領域及
びＮ＋型のドレイン領域と、前記ソ−ス領域及びドレイ
ン領域との間に流れる電流を制御する、前記ＳＯＩ層上
にゲ−ト酸化膜を介して形成された絶縁ゲ−トとを有
し、前記ＳＯＩ層は表面から前記絶縁層に到達する素子
分離領域と前記絶縁層とにより互いに絶縁分離された前
記ＳＯＩ層から成る複数の素子形成領域を構成し、該素
子形成領域に前記ソ−ス領域及びドレイン領域が形成さ
れて成るＮ型ＭＯＳＦＥＴにおいて、前記素子形成領域
と前記絶縁層との界面に高濃度Ｐ型不純物領域を設けた
ことを特徴とするＮ型ＭＯＳＦＥＴ。 - 【請求項２】 前記ＳＯＩ層の膜厚が０．５μｍ以上
１．５μｍ以下であり、前記高濃度Ｐ型不純物領域の不
純物濃度が前記素子分離領域近傍において２Ｅ１７ｃｍ
-3以上であることを特徴とする請求項１記載のＮ型ＭＯ
ＳＦＥＴ。 - 【請求項３】 請求項１記載のＮ型ＭＯＳＦＥＴの製造
方法であって、前記半導体支持基板と該半導体支持基板
上に前記絶縁層を介して形成されたＮ型のＳＯＩ層とか
ら成るＳＯＩ基板の前記Ｎ型のＳＯＩ層に、Ｐ型不純物
を導入，拡散した後、Ｎ型不純物をカウンタードープし
て、前記Ｐ型のＳＯＩ層と前記絶縁膜との界面に前記高
濃度Ｐ型不純物領域を形成するようにしたことを特徴と
するＮ型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430597A JPH1126769A (ja) | 1997-06-30 | 1997-06-30 | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430597A JPH1126769A (ja) | 1997-06-30 | 1997-06-30 | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126769A true JPH1126769A (ja) | 1999-01-29 |
Family
ID=15976344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430597A Pending JPH1126769A (ja) | 1997-06-30 | 1997-06-30 | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126769A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343976A (ja) * | 2001-05-21 | 2002-11-29 | Fujitsu Ltd | 薄膜トランジスタ |
| US6921126B2 (en) | 2003-09-30 | 2005-07-26 | Hyundai Motor Company | Upper mounting part structure of front strut assembly |
| CN100341140C (zh) * | 2002-02-19 | 2007-10-03 | 精工电子有限公司 | 半导体器件及其制造方法 |
| CN106098562A (zh) * | 2016-08-03 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
-
1997
- 1997-06-30 JP JP17430597A patent/JPH1126769A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343976A (ja) * | 2001-05-21 | 2002-11-29 | Fujitsu Ltd | 薄膜トランジスタ |
| JP4575621B2 (ja) * | 2001-05-21 | 2010-11-04 | シャープ株式会社 | 薄膜トランジスタ |
| CN100341140C (zh) * | 2002-02-19 | 2007-10-03 | 精工电子有限公司 | 半导体器件及其制造方法 |
| US6921126B2 (en) | 2003-09-30 | 2005-07-26 | Hyundai Motor Company | Upper mounting part structure of front strut assembly |
| CN106098562A (zh) * | 2016-08-03 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
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