CN106098562A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中形成方法包括：形成基底；形成栅极结构；分别形成第一掺杂区和第二掺杂区；形成体接触区，所述体接触区与所述第一掺杂区相邻；形成介质层；形成第一导电结构和第二导电结构。本发明技术方案省去了所述第一掺杂区和所述体接触区之间的隔离区，减小了所形成半导体结构的面积，有利于提高所形成半导体器件的集成性。而且省去隔离区的做法，也能够减小所述体接触区与所形成半导体结构工作时所形成体区之间的距离，缩短累积电荷释放通路，提高累积电荷的释放效率，有利于提高所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
与常规的体硅衬底(Bulk Substrate)相比，绝缘层上硅结构(SiliconOnInsulator，SOI)具有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了器件的抗辐照能力等等。因此，绝缘层上硅结构被越来越多的用于制作MOS晶体管。
采用绝缘层上硅结构作为器件衬底的做法，在带来器件和电路性能提高的同时也不可避免的带来了不利的影响。其中，最大的问题在于采用绝缘层上硅结构作为衬底的器件会出现浮体效应(Floating Body Effect)。
在绝缘层上硅结构中，埋氧层具有电隔离作用。因此，当顶层硅的厚度大于最大耗尽层的宽度时，开启后的MOS晶体管中，一部分没有被耗尽的硅层将处于电学浮空状态。这种硅层处于电学浮空状态的结构会影响所形成器件的性能，这种现象称之为浮体效应。浮体效应会引起科克(Kink)效应、漏极击穿电压降低、反常亚阈值斜率等现象，从而使所形成半导体器件的性能恶化。
为了抑制采用绝缘层上硅结构作为衬底器件中的浮体效应，一种方法是采用体接触的方式使累积的电荷得以释放，从而缓解浮体效应。
但是现有技术具有体接触的绝缘层上硅结构器件存在面积较大的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以减小所形成半导体结构的面积。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底包括衬底、位于所述衬底上的绝缘层以及位于所述绝缘层上的沟道层，所述沟道层内具有阱区，所述阱区内具有第一类型掺杂离子；在所述阱区表面形成栅极结构；在所述栅极结构两侧的阱区内分别形成第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区具有第二类型掺杂离子；在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，所述体接触区与所述第一掺杂区相邻，所述体接触区内具有第一类型掺杂离子；形成覆盖所述基底和所述栅极结构的介质层；形成贯穿所述介质层的第一导电结构和第二导电结构，所述第一导电结构与所述第一掺杂区以及所述体接触区电连接，所述第二导电结构与所述第二掺杂区电连接。
可选的，形成所述体接触区的步骤中，所述体接触区在所述基底表面的投影与所述第一掺杂区在所述基底表面的投影相邻接。
可选的，形成所述体接触区的步骤包括：在所述第一掺杂区远离所述栅极结构一侧的阱区内形成开口，所述开口侧壁露出所述第一掺杂区侧壁或者所述开口侧壁与所述第一掺杂区侧壁之间具有间隔；向所述开口底部进行离子注入，形成位于所述开口底部的体接触区；形成所述介质层的步骤中，所述介质层填充于所述开口内。
可选的，形成所述体接触区的步骤包括：向所述第一掺杂区远离栅极结构一侧的阱区表面进行离子注入，在所述阱区内形成顶部表面与所述第一掺杂区表面齐平的体接触区。
可选的，形成体接触区之后，形成介质层之前，所述形成方法还包括：形成位于第一掺杂区上的第一连接层，所述第一连接层延伸至所述体接触区上，所述第一连接层与所述第一掺杂区和所述体接触区电连接；形成位于第二掺杂区上的第二连接层，所述第二连接层与所述第二掺杂区电连接；形成所述第一导电结构和所述第二导电结构的步骤包括：形成与所述第一连接层电连接的第一导电结构；形成与所述第二连接层电连接的第二导电结构。
相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底、位于所述衬底上的绝缘层以及位于所述绝缘层上的沟道层，所述沟道层内具有阱区，所述阱区内具有第一类型掺杂离子；栅极结构，位于所述阱区表面；第一掺杂区和第二掺杂区，分别位于所述栅极结构两侧的阱区内，所述第一掺杂区和所述第二掺杂区内具有第二类型掺杂离子；体接触区，位于所述第一掺杂区远离所述栅极结构一侧的阱区内且与所述第一掺杂区相邻，所述体接触区内具有第一类型掺杂离子；介质层，位于所述基底和所述栅极结构上；第一导电结构和第二导电结构，贯穿所述介质层，所述第一导电结构与所述第一掺杂区以及所述体接触区电连接，所述第二导电结构与所述第二掺杂区电连接。
可选的，所述体接触区在所述基底表面的投影与所述第一掺杂区在所述基底表面的投影相邻接。
可选的，所述体接触区的顶部表面低于所述第一掺杂区的顶部表面。
可选的，所述体接触区的顶部表面与所述第一掺杂区的顶部表面齐平。
可选的，所述半导体结构还包括：第一连接层，位于所述第一掺杂区上且延伸至所述体接触区上，所述第一连接层与所述第一掺杂区和所述体接触区电连接；第二连接层，位于所述第二掺杂区上，所述第二连接层与所述第二掺杂区电连接；所述第一导电结构位于所述第一连接层上，通过所述第一连接层实现与所述第一掺杂区以及所述体接触区的电连接；所述第二导电结构位于所述第二连接层上，通过所述第二连接层实现与所述第二掺杂区的电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案，在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，使所述体接触区与所述第一掺杂区相邻，通过所述体接触区释放累积电荷，缓解浮体效应。与现有技术相比，本发明技术方案省去了所述第一掺杂区和所述体接触区之间的隔离区，减小了所形成半导体结构的面积，有利于提高所形成半导体器件的集成性。而且省去隔离区的做法，也能够减小所述体接触区与所形成半导体结构工作时所形成体区之间的距离，缩短累积电荷释放通路，提高累积电荷的释放效率，有利于提高所形成半导体结构的性能。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图8是本发明半导体结构形成方法第一实施例各个步骤对应的剖面结构示意图；
图9至图10是本发明半导体结构形成方法第二实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中具有体接触的绝缘层上硅结构器件存在面积大的问题。现结合现有技术中的一种半导体结构分析其面积大问题的原因：
参考图1，示出了一种半导体结构的剖面结构示意图。
所述半导体结构包括：
SOI基底10，所述SOI基底10包括底层硅11，位于所述底层硅11表面的埋氧层12以及位于所述埋氧层12表面的顶层硅13；位于所述顶层硅13内的阱区14；位于所述阱区14表面的栅极结构21；位于所述栅极结构21两侧的掺杂区22；以及位于所述掺杂区22一侧阱区14内的体接触区23。
所述半导体结构在所述体接触区23和所述掺杂区22之间还设置有隔离区24，用于实现所述掺杂区22和所述体接触区23之间的隔离。所述隔离区24的设置，增大了所述半导体结构的面积，影响了所形成半导体器件的集成性。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底包括衬底、位于所述衬底上的绝缘层以及位于所述绝缘层上的沟道层，所述沟道层内具有阱区，所述阱区内具有第一类型掺杂离子；在所述阱区表面形成栅极结构；在所述栅极结构两侧的阱区内分别形成第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区具有第二类型掺杂离子；在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，所述体接触区与所述第一掺杂区相邻，所述体接触区内具有第一类型掺杂离子；形成覆盖所述基底和所述栅极结构的介质层；形成贯穿所述介质层的第一导电结构和第二导电结构，所述第一导电结构第二掺杂区电连接，所述第二导电结构与所述体接触区以及第一掺杂区电连接。
本发明技术方案，在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，使所述体接触区与所述第一掺杂区相邻，通过所述体接触区释放累积电荷，缓解浮体效应。与现有技术相比，本发明技术方案省去了所述第一掺杂区和所述体接触区之间的隔离区，减小了所形成半导体结构的面积，有利于提高所形成半导体器件的集成性。而且省去隔离区的做法，也能够减小所述体接触区与所形成半导体结构工作时所形成体区之间的距离，缩短累积电荷释放通路，提高累积电荷的释放效率，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8，示出了本发明半导体结构形成方法第一实施例各个步骤对应的剖面结构示意图。
参考图2，提供基底110，所述基底110包括衬底111、位于所述衬底111上的绝缘层112以及位于所述绝缘层112上的沟道层113，所述沟道层113内具有阱区114，所述阱区114内具有第一类型掺杂离子。
本实施例中，所述基底110为绝缘层上硅结构(Silicon On Insulator,SOI)，包括底层硅、位于所述底层硅表面的埋氧层以及位于所述埋氧层表面的顶层硅。所述底层硅用于构成所述衬底111，所述埋氧层用于构成所述绝缘层112，所述沟道层113位于所述顶层硅内。
SOI结构通过在绝缘体上形成半导体层，可以实现集成电路中元器件的介质隔离，能够彻底消除半导体器件的寄生闩锁效应，而且具有寄生电容小、集成度高、速度快、工艺简单等优势，因此被广泛应用于射频领域。
此外采用SOI结构作为基底110的做法能够保证所述顶层硅内沟道层113厚度的均匀性，能够提高对沟道层113厚度的控制能力，从而降低了形成符合要求厚度的沟道层113的工艺难度。
所形成半导体结构中晶体管的源区和漏区形成于所述阱区114内。由于所述阱区114位于绝缘层112上，所以晶体管开启后，所述阱区114内会形成体区(Body)。
所述阱区114内具有第一类型掺杂离子。根据所形成晶体管的导电类型，所述阱区114内的掺杂离子为P型离子或N型离子。本实施例中，所述阱区114为P型阱区，也就是说，所述第一类型掺杂离子为P型离子。
需要说明的是，本实施例中，所述沟道层113内还具有多个隔离结构115，用于定义有源区。具体的，所述隔离结构115的材料为氧化物。所述阱区114位于相邻隔离结构115之间。
具体的，形成所述基底110的步骤包括：首先提供SOI结构的基底110，所述沟道层113位于所述SOI结构的顶层硅内；在所述基底110顶层硅的沟道层113内形成隔离结构115，并对所述隔离结构115之间的沟道层113进行离子注入。
形成所述隔离结构115的步骤包括：在所述沟道层113表面形成第一图形化层，所述第一图形化层用于定义所述隔离结构115的尺寸和位置；以所述第一图形化层为掩膜，刻蚀所述沟道层113，形成隔离沟槽；在所述隔离沟槽内填充介质材料，形成隔离结构115。
之后，形成所述阱区114的步骤包括：在所述沟道层113表面形成第二图形化层，所述第二图形化层用于定义所述阱区114的尺寸和位置；以所述第二图形化层为掩膜，对所述沟道层113进行离子注入，形成阱区114。
本实施例中，所述第一图形化层和所述第二图形化层为图形化的光刻胶层，通过涂布工艺和光刻工艺形成。在本发明其他实施例中，所述第一图形化层和所述第二图形化层也可以为多重图形化掩膜工艺所形成的掩膜。
继续参考图2，在所述阱区114表面形成栅极结构121。
所述栅极结构121用于控制所形成晶体管沟道的导通与截断。本实施例中，所述阱区114位于所述沟道层113内。所以形成所述栅极结构121的步骤包括：形成位于所述沟道层113表面的栅极结构121。由于所述阱区114位于绝缘层112上，所以晶体管在开启时所形成的体区位于靠近所述栅极结构121的阱区114内。
本实施例中，所述栅极结构121包括栅氧层(图中未标示)、位于所述栅氧层上的栅极(图中未标示)以及位于所述栅氧层和所述栅极侧壁的栅极侧墙(图中未标示)；所述栅氧层的材料为氧化硅，所述栅极的材料为多晶硅，所述栅极侧墙为氧化硅-氮化硅-氧化硅的叠层结构(ONO结构)。
所以形成所述栅极结构121的步骤包括：在所述阱区114表面形成栅氧材料层和位于所述栅氧材料层表面的栅极材料层；在所述栅极材料层表面形成栅极掩膜层，所述栅极掩膜层用于定义所述栅极结构121的尺寸和位置；以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层和所述栅氧材料层至露出所述阱区114表面，形成所述栅极结构121。
形成所述栅极侧墙的步骤包括：形成覆盖所述基底110表面、所述栅氧层侧壁以及所述栅极顶部和侧壁表面的侧墙材料层；通过干法刻蚀的方式去除所述基底110表面以及所述栅极顶部表面上的侧墙材料层，形成所述栅极侧墙。
参考图3，在所述栅极结构121两侧的阱区114内分别形成第一掺杂区122a和第二掺杂区122b，所述第一掺杂区122a和所述第二掺杂区122b内具有第二类型掺杂离子。
所述第一掺杂区122a和所述第二掺杂区122b用于形成晶体管的源区或漏区。具体的，本实施例中，所述第一掺杂区122a和所述第二掺杂区122b为N型掺杂区，也就是说，所述第二类型掺杂离子为N型离子。
本实施例中，形成所述第一掺杂区122a和所述第二掺杂区122b的步骤包括：在所述阱区114表面形成第三图形化层，所述第三图形化层用于定义所述第一掺杂区和所述第二掺杂区的尺寸和位置；以所述第三图形化层和所述栅极结构121为掩膜，对所述沟道层113进行离子注入，形成所述第一掺杂区122a和所述第二掺杂区122b。
具体的，在垂直基底110表面的方向上，所述第一掺杂区122a和所述第二掺杂区122b的尺寸与所述阱区114的尺寸之比在1:3到1:2范围内。也就是说，在垂直基底110表面的方向上，所述第一掺杂区122a和所述第二掺杂区122b的尺寸在所述阱区114尺寸的1/3到1/2范围内。
需要说明的是，由于本实施例中所述栅极结构121顶部表面未覆盖有起保护作用的掩膜，所以在形成所述第一掺杂区122a和所述第二掺杂区122b的过程中，所述栅极结构121也会受到离子注入。
参考图4至图5，在所述第一掺杂区122a远离栅极结构121一侧的阱区114内形成体接触区123，所述体接触区123与所述第一掺杂区122a相邻，所述体接触区123内具有第一类型掺杂离子。
所述体接触区123用于与所述阱区114相接触，用于实现与外部电路的连接。在晶体管开启时，所述体接触区123用于释放体区内累积的电荷，从而达到抑制浮体效应的目的，提高所形成半导体结构的性能。
所述体接触区123形成于与所述第一掺杂区122a相邻的阱区114内，也就是说，所述体接触区123与所述第一掺杂区122a之间未形成有隔离区。与具有隔离区的器件相比，本发明技术方案省去了隔离区的形成，有利于减小所形成晶体管的尺寸，有利于提高所形成半导体器件的集成度。
此外，由于所述体接触区123与所述第一掺杂区122a之间未设置隔离区的做法，也有利于所述体接触区123与栅极结构121之间的距离的减小，减小了所述体接触区123与体区之间的距离，从而缩短了释放累积电荷的电流通道长度，有利于提高释放积累电荷的效率，提高所形成半导体结构的性能。
本实施例中，形成所述体接触区123的步骤包括：
如图4所示，在所述第一掺杂区122a远离所述栅极结构121一侧的阱区内形成开口131；所述开口131侧壁露出所述第一掺杂区122a侧壁或者所述开口131侧壁与所述第一掺杂区122a侧壁之间具有间隔。
所述开口131用于为后续形成所述体接触区提供操作基础。
本实施例中，所述开口131的侧壁露出所述第一掺杂区122a侧壁。所以所述开口131在所述基底110表面的投影与所述第一掺杂区在所述基底表面的投影相邻接。
但是开口131侧壁露出所述第一掺杂区侧壁的做法仅为一示例。在本发明其他实施例中，所述开口的侧壁也可以与与所述第一掺杂区侧壁之间具有间隔，使所述开口在所述基底表面的投影与所述第一掺杂区在所述基底表面投影间具有间隔。
具体的，所述开口131可以通过掩膜干法刻蚀工艺去除所述第一掺杂区122a远离栅极结构121一侧阱区114的部分材料而形成。
如图5所示，向所述开口131底部进行离子注入，形成位于所述开口131底部的体接触区123。
所述体接触区123用于实现所述沟道层与外部电路的电连接，从而释放所形成器件开启后所形成体区内的累积电荷，抑制浮体效应。
在所述开口131底部形成所述体接触区123的做法，能够有效减小所述体接触区123和所述第一掺杂区122a之间的接触面积，降低所述体接触区123与所述第一掺杂区122a之间掺杂离子相互扩散的几率，减少所述体接触区123和所述第一掺杂区122a掺杂离子浓度降低的可能，提高所形成半导体结构的性能。
本实施例中，所述开口131的侧壁露出所述第一掺杂区122a，所述体接触123位于所述开口131底部，而且所述体接触区123在所述基底110表面的投影与所述第一掺杂区122a在所述基底110表面的投影相邻接。
但是，垂直基底110表面方向上，所述开口123的尺寸大于所述第一掺杂区122a的尺寸，因此所述体接触区123顶部表面与所述基底110表面之间的高度差大于所述第一掺杂区122a的尺寸。所以所述体接触区123与所述第一掺杂区122a之间未接触。
这种做法既能够减小所形成半导体结构的尺寸，提高集成度，减小所述体接触区123与所形成器件开启后所形成体区之间的距离，提高累积电荷释放效率，又能够避免所述体接触区123与所述第一掺杂区122a之间相互接触，减少了所述体接触区123与所述第一掺杂区122a之间掺杂离子相互扩散的可能，有利于提高所形成半导体结构的性能。
所述体接触区123内具有第一类型掺杂离子。本实施例中，所述第一类型掺杂离子为P型离子，所以所述体接触区114为P型体接触区。
需要说明的是，在形成体接触区123之后，所述形成方法还包括：在所述第一掺杂区122a、所述第二掺杂区122b和所述体接触区123上形成连接层(图中未标示)，以减小所述第一掺杂区122a、所述第二掺杂区122b以及所述体接触区123与后续所形成导电结构之间的接触电阻。
具体的，参考图6，形成体接触区123之后，形成位于第一掺杂区122a上的第一连接层124a，所述第一连接层124a延伸至所述体接触区123上，所述第一连接层124a与所述第一掺杂区122a和所述体接触区123电连接；形成位于第二掺杂区122b上的第二连接层124b，所述第二连接层124b与所述第二掺杂区122b电连接。
需要说明的是，本实施例中，由于所述体接触区123位于所述开口131底部，所述第一连接层124a位于所述第一掺杂区124a上且延伸至所述体接触区123上，所以所述第一连接层124a还位于所述开口131靠近所述栅极结构121一侧的侧壁上。
所述第一连接层124a和所述第二连接层124b的材料为金属硅化物(Silicide)。本实施例中，所述第一连接层124a和所述第二连接层124b的材料均为硅化钴，可以通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积的方式形成。
需要说明的是，所述连接层124还覆盖所述栅极结构121的顶部表面。
参考图7，形成覆盖所述基底110和所述栅极结构121的介质层132。
所述介质层132用于实现所形成半导体结构与其他半导体结构之间的电隔离。
本实施例中，所述介质层132的材料为氧化物。本发明其他实施例中，所述介质层132的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。
如图7所示，本实施例中，所述阱区114内还形成有开口131(如图6所示)。所以在形成所述介质层132的步骤中，所述介质层132还填充于所述开口131内。
参考图8，形成贯穿所述介质层132的第一导电结构141a和第二导电结构141b，所述第一导电结构141a与所述第一掺杂区122a以及所述体接触区123电连接，所述第二导电结构141b与所述第二掺杂区122b电连接。
所述第一导电结构141a用于实现所述第一掺杂区122a以及所述体接触区123与外部电路的电连接；所述第二导电结构141b用于所述第二掺杂区122b与外部电路的电连接。
具体的，所述第一导电结构141a和所述第二导电结构141b均包括贯穿所述介质层123的插塞(图中未标示)以及与所述插塞相连且位于所述介质层123表面的电极(图中未标示)。
本实施例中，由于所述第一掺杂区122a和所述体接触区123上具有第一连接层124a，所述第二掺杂区122b上具有第二连接层124b，所以形成所述第一导电结构141a和所述第二导电结构141b的步骤包括：形成与所述第一连接层124a电连接的第一导电结构141a；形成与所述第二连接层141b电连接的第二导电结构141b。
参考图9至图10，示出了本发明半导体结构形成方法第二实施例各个步骤对应的剖面结构示意图。
本实施例与前述实施例的相同之处，本发明在此不再赘述。与前述实施例的不同之处在于，本实施例中，所形成的体接触区223的顶部表面与所述基底210的顶部表面齐平。
参考图9，在所述栅极结构221两侧的阱区214内分别形成第一掺杂区222a和第二掺杂区222b之后，向所述第一掺杂区222a远离所述栅极结构221一侧的阱区214表面进行离子注入，在所述阱区214内形成顶部表面与所述第一掺杂区222a表面齐平的体接触区223。
形成与所述第一掺杂区222a表面齐平的体接触区223的做法，能够省去形成开口的形成步骤，从而能够简化工艺，降低成本，还能够减少刻蚀工艺对半导体结构的影响，提高工艺稳定性。
此外，在垂直所述基底210表面的方向上，所述体接触区223的尺寸大于所述第一掺杂区222a的尺寸，从而所述体接触区223不仅底部与所述阱区214接触，而且所述体接触区223的部分侧壁也与所述阱区214相接触，由此增大了所述体接触区223与所述阱区214的接触面积，有利于提高累积电荷的释放效率。
参考图10，在形成所述体接触区223之后，在所述第一掺杂区222a、所述第二掺杂区222b和所述体接触区223上形成第一连接层224a和第二连接层224b；之后在所述第一连接层224a和所述第二连接层224b上分别形成第一导电结构241a和第二导电结构241b。
本实施例中，由于所述体接触区223的顶部表面与所述第一掺杂区222a顶部表面齐平，且在所述基底210表面，所述体接触区223的投影和所述第一掺杂区222a的投影相邻接。所以所述第一连接层224a从所述第一掺杂区222a延伸至所述体接触区223上。
形成所述第一连接层224a和所述第二连接层224b以及所述第一导电结构241a和所述第二导电结构241b的具体工艺与前述实施例相同，本发明在此不再赘述。
参考图8，本发明还提供一种半导体结构，包括：
基底110，所述基底110包括衬底111、位于所述衬底111上的绝缘层112以及位于所述绝缘层112上的沟道层113，所述沟道层113内具有阱区114，所述阱区114内具有第一类型掺杂离子；栅极结构121，位于所述阱区141表面；第一掺杂区122a和第二掺杂区122b，分别位于所述栅极结构121两侧的阱区141内，所述第一掺杂区122a和所述第二掺杂区122b内具有第二类型掺杂离子；体接触区123，位于所述第一掺杂区122a远离所述栅极结构121一侧的阱区114内且与所述第一掺杂区122a相邻，所述体接触区123内具有第一类型掺杂离子；介质层132，位于所述基底110和所述栅极结构121上；第一导电结构141a和第二导电结构141b，贯穿所述介质层132，所述第一导电结构141a与所述第一掺杂区122a以及所述体接触区123电连接，所述第二导电结构141b与所述第二掺杂区122b电连接。
本实施例中，所述基底110为绝缘层上硅结构(Silicon On Insulator,SOI)，包括底层硅、位于所述底层硅表面的埋氧层以及位于所述埋氧层表面的顶层硅。所述底层硅用于构成所述衬底111，所述埋氧层用于构成所述绝缘层112，所述沟道层113位于所述顶层硅内。
SOI结构通过在绝缘体上形成半导体层，可以实现集成电路中元器件的介质隔离，能够彻底消除半导体器件的寄生闩锁效应，而且具有寄生电容小、集成度高、速度快、工艺简单等优势，因此被广泛应用于射频领域。
此外采用SOI结构作为基底110的做法能够保证所述顶层硅内沟道层113厚度的均匀性，能够提高对沟道层113厚度的控制能力，从而降低了形成符合要求厚度的沟道层113的工艺难度。
所形成半导体结构中晶体管的源区和漏区形成于所述阱区114内，在所形成半导体结构开启后，体区(Body)形成于所述阱区114内。
所述阱区114内形成半导体结构中晶体管的源区和漏区。由于所述阱区114位于绝缘层112上，所形成半导体结构在工作过程中，所述阱区114内会形成体区(Body)。
所述阱区114内具有第一类型掺杂离子。根据所形成晶体管的导电类型，所述阱区114内的掺杂离子为P型离子或N型离子。本实施例中，所述阱区114为P型阱区，也就是说，所述第一类型掺杂离子为P型离子。
需要说明的是，本实施例中，所述沟道层113内还具有隔离结构115，用于定义有源区。具体的，所述隔离结构115的材料为氧化物。所述阱区114位于相邻隔离结构115之间。
所述栅极结构121用于控制所形成晶体管沟道的导通与截断。本实施例中，所述阱区114位于所述沟道层113内。所以所述栅极结构121位于所述沟道层113表面。
本实施例中，所述栅极结构121包括栅氧层(图中未标示)、位于所述栅氧层上的栅极(图中未标示)以及位于所述栅氧层和所述栅极侧壁的栅极侧墙(图中未标示)；所述栅氧层的材料为氧化硅，所述栅极的材料为多晶硅，所述栅极侧墙为氧化硅-氮化硅-氧化硅的叠层结构(ONO结构)。
所述第一掺杂区122a和所述第二掺杂区122b用于形成晶体管的源区或漏区。具体的，本实施例中，所述第一掺杂区122a和所述第二掺杂区122b为N型掺杂区，也就是说，所述第二类型掺杂离子为N型离子。
具体的，在垂直基底110表面的方向上，所述第一掺杂区122a和所述第二掺杂区122b的尺寸与所述阱区114的尺寸之比在1:3到1:2范围内。也就是说，在垂直基底110表面的方向上，所述第一掺杂区122a和所述第二掺杂区122b的尺寸在所述阱区114尺寸的1/3到1/2范围内。
所述体接触区123用于与所述阱区114相接触，实现所述阱区114与外部电路的连接，以释放所形成半导体结构在开启时所形成体区内累积的电荷，从而达到抑制浮体效应的目的，提高所形成半导体结构的性能。
所述体接触区123位于与所述第一掺杂区122a相邻的阱区114内，也就是说，所述体接触区123与所述第一掺杂区122a之间未设置隔离区。与具有隔离区的器件相比，本发明技术方案有利于减小所形成半导体结构的尺寸，有利于提高所形成半导体器件的集成度。
此外，由于所述体接触区123与所述第一掺杂区122a之间未设置隔离区，所以本发明技术方案减小了所述体接触区123与所形成半导体结构在开启时所形成体区之间的距离，从而缩短了释放累积电荷的电流通道长度，有利于提高释放积累积电荷的效率，提高所形成半导体结构的性能。具体的，本实施例中，所述体接触区123与所述第一掺杂区122a在所述基底110表面投影相邻接。
本实施例中，所述体接触区123的顶部表面低于所述基底110的表面。这种做法能够有效减小所述体接触区123和所述第一掺杂区122a之间的接触面积，降低所述体接触区123与所述第一掺杂区122a之间掺杂离子相互扩散的几率，减少所述体接触区123和所述第一掺杂区122a掺杂离子浓度降低的可能，提高所形成半导体结构的性能。
由于所述体接触区123在所述基底110表面的投影与所述第一掺杂区122a在所述基底110表面的投影相邻接。但是垂直基底110表面的方向上，所述体接触区123顶部表面与所述基底110表面之间的距离大于所述掺杂区122的尺寸。
这种做法既能够减小所形成半导体结构的尺寸，提高集成度，减小所述体接触区123与所形成器件开启后所形成体区之间的距离，提高累积电荷释放效率，又能够避免所述体接触区123与所述第一掺杂区122a之间相互接触，减少了所述体接触区123与所述第一掺杂区122a之间掺杂离子相互扩散的可能，有利于提高所形成半导体结构的性能。
所述体接触区123内具有第一类型掺杂离子。本实施例中，所述第一类型掺杂离子为P型离子，所以所述体接触区114为P型体接触区。
需要说明的是，本实施例中，所述半导体结构还包括：
第一连接层124a，位于所述第一掺杂区122a上且延伸至所述体接触区123上，所述第一连接层124a与所述第一掺杂区122a和所述体接触区123电连接；第二连接层124b，位于所述第二掺杂区122b上，所述第二连接层124b与所述第二掺杂区122b电连接。
需要说明的是，本实施例中，由于所述体接触区123的顶部表面低于所述第一掺杂区122a的顶部表面，所述第一连接层124a位于所述第一掺杂区124a上且延伸至所述体接触区123上，所以所述第一连接层124a还位于所述第一掺杂区122a的侧壁上。
所述第一连接层124a和所述第二连接层124b的材料为金属硅化物。本实施例中，所述第一连接层124a和所述第二连接层124b的材料为硅化钴。
所述介质层132用于实现所形成半导体结构与其他半导体结构之间的电隔离。
本实施例中，所述介质层132的材料为氧化物。本发明其他实施例中，所述介质层132的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。
需要说明的是，由于所述体接触区123的顶部表面低于所述第一掺杂区122a的顶部表面，所以所述介质层132还位于所述体接触区123上，且填充所述体接触区123顶部表面与所述第一掺杂区122a顶部表面之间的高度差。
所述第一导电结构141a和所述第二导电结构141b用于实现所述第一掺杂区122a、所述第二掺杂区122b和所述体接触区123与外部电路的电连接。
需要说明的是，所述第一导电结构141a和所述第二导电结构141b均包括贯穿所述介质层123的插塞(图中未标示)以及与所述插塞相连且位于所述介质层123表面的电极(图中未标示)。
本实施例中，由于由于所述第一掺杂区122a和所述体接触区123上具有第一连接层124a，所述第二掺杂区122b上具有第二连接层124b，所以所述第一导电结构141a位于所述第一连接层124a上，通过所述第一连接层124a实现与所述第一掺杂区122a以及所述体接触区123的电连接；所述第二导电结构141b位于所述第二连接层124b上，通过所述第二连接层124b实现与所述第二掺杂区122b的电连接。
参考图10，示出了本发明半导体结构第二实施例的剖面结构示意图。
本实施例与前述实施例的相同之处，本发明在此不再赘述。与前述实施例的不同之处在于，本实施例中，所述体接触区223的顶部表面与所述基底210的顶部表面齐平。
本实施例中，所述体接触区223位于所述第一掺杂区222a远离所述栅极结构221一侧的阱区214内，所述体接触区223顶部表面与所述第一掺杂区222a顶部表面齐平。
使所述体接触区223顶部表面与所述第一掺杂区222a顶部表面齐平的做法，能够省去在所述第一掺杂区222a远离所述栅极结构221一侧的阱区214内形成开口的步骤，从而能够简化工艺，降低成本，还能够减少刻蚀工艺对半导体结构的影响，提高工艺稳定性。
此外，在垂直所述基底210表面的方向上，所述体接触区223的尺寸大于所述第一掺杂区222a的尺寸，从而所述体接触区223不仅底部与所述阱区214接触，而且所述体接触区223的部分侧壁也与所述阱区214相接触，由此增大了所述体接触区223与所述阱区214的接触面积，有利于提高累积电荷的释放效率。
需要说明的是，本实施例中，由于所述体接触区223的顶部表面与所述第一掺杂区222a顶部表面齐平，且在所述基底210表面，所述体接触区223的投影和所述第一掺杂区222a的投影相邻接。所以所述第一连接层224a从所述第一掺杂区222a延伸至所述体接触区223上。
综上，本发明技术方案，在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，使所述体接触区与所述第一掺杂区相邻，通过所述体接触区释放累积电荷，缓解浮体效应。与现有技术相比，本发明技术方案省去了所述第一掺杂区和所述体接触区之间的隔离区，减小了所形成半导体结构的面积，有利于提高所形成半导体器件的集成性。而且省去隔离区的做法，也能够减小所述体接触区与所形成半导体结构工作时所形成体区之间的距离，缩短累积电荷释放通路，提高累积电荷的释放效率，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、位于所述衬底上的绝缘层以及位于所述绝缘层上的沟道层，所述沟道层内具有阱区，所述阱区内具有第一类型掺杂离子；
在所述阱区表面形成栅极结构；
在所述栅极结构两侧的阱区内分别形成第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区具有第二类型掺杂离子；
在所述第一掺杂区远离栅极结构一侧的阱区内形成体接触区，所述体接触区与所述第一掺杂区相邻，所述体接触区内具有第一类型掺杂离子；
形成覆盖所述基底和所述栅极结构的介质层；
形成贯穿所述介质层的第一导电结构和第二导电结构，所述第一导电结构与所述第一掺杂区以及所述体接触区电连接，所述第二导电结构与所述第二掺杂区电连接。
2.如权利要求1所述的形成方法，其特征在于，形成所述体接触区的步骤中，所述体接触区在所述基底表面的投影与所述第一掺杂区在所述基底表面的投影相邻接。
3.如权利要求1所述的形成方法，其特征在于，形成所述体接触区的步骤包括：
在所述第一掺杂区远离所述栅极结构一侧的阱区内形成开口，所述开口侧壁露出所述第一掺杂区侧壁或者所述开口侧壁与所述第一掺杂区侧壁之间具有间隔；
向所述开口底部进行离子注入，形成位于所述开口底部的体接触区；
形成所述介质层的步骤中，所述介质层填充于所述开口内。
4.如权利要求1所述的形成方法，其特征在于，形成所述体接触区的步骤包括：向所述第一掺杂区远离栅极结构一侧的阱区表面进行离子注入，在所述阱区内形成顶部表面与所述第一掺杂区表面齐平的体接触区。
5.如权利要求1所述的形成方法，其特征在于，形成体接触区之后，形成介质层之前，所述形成方法还包括：
形成位于第一掺杂区上的第一连接层，所述第一连接层延伸至所述体接触区上，所述第一连接层与所述第一掺杂区和所述体接触区电连接；
形成位于第二掺杂区上的第二连接层，所述第二连接层与所述第二掺杂区电连接；
形成所述第一导电结构和所述第二导电结构的步骤包括：形成与所述第一连接层电连接的第一导电结构；形成与所述第二连接层电连接的第二导电结构。
6.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的绝缘层以及位于所述绝缘层上的沟道层，所述沟道层内具有阱区，所述阱区内具有第一类型掺杂离子；
栅极结构，位于所述阱区表面；
第一掺杂区和第二掺杂区，分别位于所述栅极结构两侧的阱区内，所述第一掺杂区和所述第二掺杂区内具有第二类型掺杂离子；
体接触区，位于所述第一掺杂区远离所述栅极结构一侧的阱区内且与所述第一掺杂区相邻，所述体接触区内具有第一类型掺杂离子；
介质层，位于所述基底和所述栅极结构上；
第一导电结构和第二导电结构，贯穿所述介质层，所述第一导电结构与所述第一掺杂区以及所述体接触区电连接，所述第二导电结构与所述第二掺杂区电连接。
7.如权利要求6所述的半导体结构，其特征在于，所述体接触区在所述基底表面的投影与所述第一掺杂区在所述基底表面的投影相邻接。
8.如权利要求6所述的半导体结构，其特征在于，所述体接触区的顶部表面低于所述第一掺杂区的顶部表面。
9.如权利要求6所述的半导体结构，其特征在于，所述体接触区的顶部表面与所述第一掺杂区的顶部表面齐平。
10.如权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：
第一连接层，位于所述第一掺杂区上且延伸至所述体接触区上，所述第一连接层与所述第一掺杂区和所述体接触区电连接；
第二连接层，位于所述第二掺杂区上，所述第二连接层与所述第二掺杂区电连接；
所述第一导电结构位于所述第一连接层上，通过所述第一连接层实现与所述第一掺杂区以及所述体接触区的电连接；
所述第二导电结构位于所述第二连接层上，通过所述第二连接层实现与所述第二掺杂区的电连接。
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| CN (1) | CN106098562A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107644914A (zh) * | 2017-09-26 | 2018-01-30 | 上海华虹宏力半导体制造有限公司 | 半导体结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734436B2 (ja) * | 1995-12-26 | 1998-03-30 | 日本電気株式会社 | Ｍｏｓ型半導体装置 |
| JPH1126769A (ja) * | 1997-06-30 | 1999-01-29 | Matsushita Electric Works Ltd | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
| CN101183683A (zh) * | 2006-11-16 | 2008-05-21 | 国际商业机器公司 | 用于减小mosfet器件中的浮体效应的方法和结构 |
| CN101794712A (zh) * | 2010-01-28 | 2010-08-04 | 中国科学院上海微系统与信息技术研究所 | 大角度离子注入抑制soi mos器件浮体效应的方法 |
-
2016
- 2016-08-03 CN CN201610630036.7A patent/CN106098562A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734436B2 (ja) * | 1995-12-26 | 1998-03-30 | 日本電気株式会社 | Ｍｏｓ型半導体装置 |
| JPH1126769A (ja) * | 1997-06-30 | 1999-01-29 | Matsushita Electric Works Ltd | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
| CN101183683A (zh) * | 2006-11-16 | 2008-05-21 | 国际商业机器公司 | 用于减小mosfet器件中的浮体效应的方法和结构 |
| CN101794712A (zh) * | 2010-01-28 | 2010-08-04 | 中国科学院上海微系统与信息技术研究所 | 大角度离子注入抑制soi mos器件浮体效应的方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107644914A (zh) * | 2017-09-26 | 2018-01-30 | 上海华虹宏力半导体制造有限公司 | 半导体结构 |
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