CN107275333B - Sonos非挥发性存储器工艺中的dmos器件及制造方法 - Google Patents

Sonos非挥发性存储器工艺中的dmos器件及制造方法 Download PDF

Info

Publication number
CN107275333B
CN107275333B CN201710519258.6A CN201710519258A CN107275333B CN 107275333 B CN107275333 B CN 107275333B CN 201710519258 A CN201710519258 A CN 201710519258A CN 107275333 B CN107275333 B CN 107275333B
Authority
CN
China
Prior art keywords
region
dielectric layer
gate dielectric
dmos device
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710519258.6A
Other languages
English (en)
Other versions
CN107275333A (zh
Inventor
陈瑜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710519258.6A priority Critical patent/CN107275333B/zh
Publication of CN107275333A publication Critical patent/CN107275333A/zh
Application granted granted Critical
Publication of CN107275333B publication Critical patent/CN107275333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种SONOS非挥发性存储器工艺中的DMOS器件，包括由第一和二栅介质层组成的双栅介质层结构；第一栅介质层形成于体注入区表面并延伸到漂移区表面；第二栅介质层形成于述漂移区表面，第一和二栅介质层横向接触且第一栅介质层较薄；多晶硅栅由覆盖在双栅介质层表面。第二栅介质层由注入掩蔽层和ONO层叠加而成，注入掩蔽层和定义SONOS非挥发性存储器的沟道区注入窗口的介质层工艺相同且同时形成，ONO层和SONOS非挥发性存储器的栅极ONO层工艺相同且同时形成。本发明还公开了一种SONOS非挥发性存储器工艺中的DMOS器件的制造方法，本发明的第二栅介质层不需采用额外光刻工艺形成，能降低工艺成本。

Description

SONOS非挥发性存储器工艺中的DMOS器件及制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SONOS非挥发性存储器工艺中的DMOS器件。本发明还涉及一种SONOS非挥发性存储器工艺中的DMOS器件的制造方法
背景技术
随着集成电路的发展，单芯片系统集成成为趋势。这就需要在一块芯片上同时拥有微控制单元(MCU)的智能控制电路，非挥发性存储器电路和模拟或高压电路。
在SONOS非挥发性存储器制造工艺中，通过加入高压金属氧化物半导体器件和模拟器件可以在同一套工艺中提供：逻辑，非挥发性存储器，高压和模拟等器件。为单芯片系统集成电路设计提供了必要的条件。其中，逻辑器件即为CMOS器件如NMOS管和PMOS器件，非挥发性存储器件即SONOS非挥发性存储器，高压和模拟器件需要承受比逻辑和非挥发性存储器更高的工作电压，如高压和模拟器件为DMOS器件。其中，SONOS表示具有硅，氧化层，氮化层，氧化层和硅的叠层结构。
现有DMOS器件中通常会采用到双栅氧，称为双栅氧高压DMOS器件，和在漂移区顶部的多晶硅栅底部会采用场氧不同，双栅氧高压DMOS器件在沟道区也即体注入区或简称体区采用薄栅氧，在漂移区采用厚栅氧。双栅氧的结构能使器件在达到击穿电压要求的前提下，使器件的导通电阻比在漂移区采用场氧的器件更低。
现有技术中，双栅氧高压DMOS需要在形成漂移区的厚栅氧时增加一次额外的光刻，这会带来额外的工艺成本，使工艺成本增加。
发明内容
本发明所要解决的技术问题是提供一种SONOS非挥发性存储器工艺中的DMOS器件，DMOS器件具有双栅介质层结构且不需要采用额外的光刻工艺形成双栅介质层，从而能降低工艺成本。为此，本发明还提供一种SONOS非挥发性存储器工艺中的DMOS器件的制造方法。
为解决上述技术问题，本发明提供的SONOS非挥发性存储器工艺中的DMOS器件和SONOS非挥发性存储器集成在同一半导体衬底上，所述DMOS器件包括由第一栅介质层和第二栅介质层组成的双栅介质层结构，所述DMOS器件包括：
具有第一导电类型的漂移区。
具有第二导电类型的体注入区，所述体注入区和所述漂移区横向接触。
所述第一栅介质层形成于所述体注入区表面并延伸到所述漂移区表面。
所述第二栅介质层形成于所述漂移区表面，所述第一栅介质层和所述第二栅介质层横向接触且所述第一栅介质层的厚度薄于所述第二栅介质层的厚度。
多晶硅栅由覆盖在所述第一栅介质层和所述第二栅介质层表面的多晶硅组成；被所述多晶硅栅所覆盖的所述体注入区表面用于形成所述DMOS器件的沟道。
所述第二栅介质层由注入掩蔽层和ONO层叠加而成，所述注入掩蔽层和SONOS非挥发性存储器工艺中定义SONOS非挥发性存储器的沟道区注入窗口的介质层工艺相同且为同时形成的集成结构，所述ONO层和所述SONOS非挥发性存储器的栅极ONO层工艺相同且为同时形成的集成结构；呈集成结构的所述注入掩蔽层和所述ONO层使所述第二栅介质层不需采用额外的光刻工艺形成，降低工艺成本。其中，ONO层表示氧化层，氮化层和氧化层的叠层结构。
进一步的改进是，所述第一栅介质层的材料为热氧化层。
进一步的改进是，所述漂移区和所述体注入区都形成于具有第一导电类型的深阱中。
进一步的改进是，源区由形成于所述体注入区中的第一导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧面自对准。
漏区由形成于所述漂移区中的第一导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧面具有间距。
进一步的改进是，在所述体注入区表面形成有由第二导电类型掺杂区组成的体引出区。
进一步的改进是，在所述半导体衬底上还集成有CMOS器件，所述CMOS器件的栅极介质层和所述第一栅介质层的工艺条件相同且为同时形成的集成结构。
进一步的改进是，在所述半导体衬底上形成有场氧化层，由所述场氧化层隔离出形成所述DMOS器件的有源区。
进一步的改进是，所述DMOS器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述DMOS器件为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的SONOS非挥发性存储器工艺中的DMOS器件的制造方法包括如下步骤：
步骤一、在半导体衬底上的DMOS器件的形成区域中形成DMOS器件的漂移区，体注入区，所述漂移区具有第一导电类型，所述体注入区具有第二导电类型，所述体注入区和所述漂移区横向接触。
步骤二、形成注入掩蔽层，采用光刻刻蚀对所述注入掩蔽层进行刻蚀，刻蚀后的所述注入掩蔽层将和DMOS器件集成在同一所述半导体衬底上SONOS非挥发性存储器的沟道区注入窗口打开，所述注入掩蔽层会覆盖在所述DMOS器件的形成区域的表面；之后进行离子注入形成所述SONOS非挥发性存储器的沟道区。
步骤三、生长ONO层，采用光刻刻蚀对所述ONO层进行刻蚀以及对所述ONO层保留区域之外的所述注入掩蔽层进行刻蚀并去除，刻蚀后的所述ONO层位于所述SONOS非挥发性存储器的形成区域表面以及所述DMOS器件的形成区域的选定区域表面，由位于所述SONOS非挥发性存储器的形成区域表面的ONO层组成所述SONOS非挥发性存储器的栅极ONO层；所述DMOS器件的形成区域的选定区域表面的ONO层和其底部的所述注入掩蔽层组成所述DMOS器件的所述第二栅介质层，所述第二栅介质层位于所述漂移区的表面。
步骤四、形成所述DMOS器件的第一栅介质层，所述第一栅介质层位于所述体注入区的表面并延伸到所述漂移区表面，所述第一栅介质层和所述第二栅介质层横向接触且所述第一栅介质层的厚度薄于所述第二栅介质层的厚度。
步骤五、淀积多晶硅并对该多晶硅进行光刻刻蚀同时形成所述DMOS器件和所述SONOS非挥发性存储器的多晶硅栅；所述DMOS器件的多晶硅栅覆盖在所述第一栅介质层和所述第二栅介质层表面，被所述DMOS器件的多晶硅栅所覆盖的所述体注入区表面用于形成所述DMOS器件的沟道。
进一步的改进是，步骤四中采用热氧化工艺形成所述第一栅介质层。
进一步的改进是，在步骤一之前还包括在所述DMOS器件的形成区域中形成第一导电类型的深阱的步骤，所述漂移区和所述体注入区都形成于所述深阱中。
进一步的改进是，步骤五之后，还包括进行第一导电类型重掺杂的源漏注入形成源区和漏区的步骤，所述源区形成于所述体注入区并和所述多晶硅栅的第一侧面自对准；所述漏区形成于所述漂移区中且所述漏区和所述多晶硅栅的第二侧面具有间距。
步骤五之后，还包括进行第二导电类型重掺杂的离子注入在所述体注入区表面形成体引出区的步骤。
进一步的改进是，步骤五之后，还包括在所述多晶硅栅的第一侧面和第二侧面形成侧墙的步骤。
进一步的改进是，步骤四中的所述第一栅介质层也同时在所述CMOS器件的形成区域形成并作为所述CMOS器件的栅极介质层。
进一步的改进是，步骤一之前还包括在所述半导体衬底上形成场氧化层的步骤，由所述场氧化层隔离出形成所述DMOS器件的有源区。
本发明的DMOS器件集成于SONOS非挥发性存储器工艺中，也即SONOS非挥发性存储器会和DMOS器件集成在一起，本发明利用了SONOS非挥发性存储器工艺中的SONOS非挥发性存储器的沟道区注入窗口的介质层即注入掩蔽层和栅极ONO层来叠加形成DMOS器件的位于漂移区表面的第二栅介质层，这样使得DMOS器件的第二栅介质层能采用和SONOS非挥发性存储器工艺中的注入掩蔽层和栅极ONO层的集成结构实现，不需要采用额外的光刻工艺来定义DMOS器件的第二栅介质层，从而能降低工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例SONOS非挥发性存储器工艺中的DMOS器件的结构示意图；
图2A-图2F是本发明实施例SONOS非挥发性存储器工艺中的DMOS器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例SONOS非挥发性存储器工艺中的DMOS器件的结构示意图；本发明实施例SONOS非挥发性存储器工艺中的DMOS器件和SONOS非挥发性存储器集成在同一半导体衬底如硅衬底101上，半导体衬底101请参考后续的图2A，图1中没有显示半导体衬底101。所述DMOS器件包括由第一栅介质层5和第二栅介质层组成的双栅介质层结构，所述DMOS器件包括：
具有第一导电类型的漂移区3。
具有第二导电类型的体注入区4，所述体注入区4和所述漂移区3横向接触。
所述第一栅介质层5形成于所述体注入区4表面并延伸到所述漂移区3表面。
所述第二栅介质层形成于所述漂移区3表面，所述第一栅介质层5和所述第二栅介质层横向接触且所述第一栅介质层5的厚度薄于所述第二栅介质层的厚度。
多晶硅栅7由覆盖在所述第一栅介质层5和所述第二栅介质层表面的多晶硅组成；被所述多晶硅栅7所覆盖的所述体注入区4表面用于形成所述DMOS器件的沟道。
所述第二栅介质层由注入掩蔽层6a和ONO层6b叠加而成，所述注入掩蔽层6a和SONOS非挥发性存储器工艺中定义SONOS非挥发性存储器的沟道区注入窗口的介质层工艺相同且为同时形成的集成结构，所述ONO层6b和所述SONOS非挥发性存储器的栅极ONO层6b工艺相同且为同时形成的集成结构；呈集成结构的所述注入掩蔽层6a和所述ONO层6b使所述第二栅介质层不需采用额外的光刻工艺形成，降低工艺成本。
本发明实施例中，所述第一栅介质层5的材料为热氧化层。
所述漂移区3和所述体注入区4都形成于具有第一导电类型的深阱1中。
源区8由形成于所述体注入区4中的第一导电类型重掺杂区组成，所述源区8和所述多晶硅栅7的第一侧面自对准；较佳为，在所述多晶硅栅7的第一侧面和第二侧面形成侧墙11，所述源区8和所述多晶硅栅7的第一侧面的所述侧墙11自对准。
漏区9由形成于所述漂移区3中的第一导电类型重掺杂区组成，所述漏区9和所述多晶硅栅7的第二侧面具有间距。
在所述体注入区4表面形成有由第二导电类型掺杂区组成的体引出区10。
在所述半导体衬底101上还集成有CMOS器件，所述CMOS器件的栅极介质层和所述第一栅介质层5的工艺条件相同且为同时形成的集成结构。
在所述半导体衬底101上形成有场氧化层2，由所述场氧化层2隔离出形成所述DMOS器件的有源区。
本发明实施例的DMOS器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述DMOS器件为P型器件，第一导电类型为P型，第二导电类型为N型。
如图2A至图2F所示，是本发明实施例SONOS非挥发性存储器工艺中的DMOS器件的制造方法各步骤中的器件结构示意图，本发明实施例方法展示同时形成集成在一起的CMOS器件如PMOS器件和NMOS器件，SONOS非挥发性存储器和DMOS器件，本发明实施例SONOS非挥发性存储器工艺中的DMOS器件的制造方法包括如下步骤：
步骤一、提供一半导体衬底如硅衬底101，在所述半导体衬底101上形成场氧化层2，由所述场氧化层2隔离出形成所述CMOS器件、所述SONOS非挥发性存储器和所述DMOS器件的有源区。图2A中显示的形成所述CMOS器件、所述SONOS非挥发性存储器和所述DMOS器件的有源区都相邻，实际上所述CMOS器件、所述SONOS非挥发性存储器和所述DMOS器件的有源区的位置完全根据电路需要进行布置，图2A仅是为了同时显示所述CMOS器件、所述SONOS非挥发性存储器和所述DMOS器件而将3个器件画在相邻的位置。
在形成所述场氧化层2之前或之后可以形成深阱结构，如图1中所示的具有第一导电类型的深阱1。
之后，在半导体衬底101上的DMOS器件的形成区域中形成DMOS器件的漂移区3，体注入区4，所述漂移区3具有第一导电类型，所述体注入区4具有第二导电类型，所述体注入区4和所述漂移区3横向接触。漂移区3，体注入区4和深阱1的结构请参考图1所示，图2A中标记103所示区域仅表示DMOS器件的形成区域，该形成区域为周侧隔离有场氧化层2的有源区。
图2A中的标记102所示区域表示CMOS器件的形成区域，该形成区域为周侧隔离有场氧化层2的有源区。在进行后续步骤之前，CMOS器件所采用的阱区及相关的开启电压调节注入也能在步骤一中依次形成，如果所述CMOS器件所采用的阱区和所述DMOS器件中的阱区工艺相同时可以集成在一起形成，即采用相同的阱注入加退火推阱工艺形成。
步骤二、如图2A所示，形成注入掩蔽层6a，本发明实施例方法中，所述注入掩蔽层6a采用热氧化工艺形成，即通过对半导体衬底101进行热氧化实现。
之后，如图2B所示，采用光刻刻蚀对所述注入掩蔽层6a进行刻蚀，刻蚀后的所述注入掩蔽层6a将和DMOS器件集成在同一所述半导体衬底101上SONOS非挥发性存储器的沟道区注入窗口打开，所述注入掩蔽层6a会覆盖在所述DMOS器件的形成区域103的表面以及覆盖在所述CMOS器件的形成区域102的表面；之后进行离子注入形成所述SONOS非挥发性存储器的沟道区。图2B中的标记104所示区域表示SONOS非挥发性存储器的形成区域，所述SONOS非挥发性存储器的沟道区形成于所述SONOS非挥发性存储器的形成区域104中。
步骤三、如图2C所示，生长ONO层6b。
如图2D所示，采用光刻刻蚀对所述ONO层6b进行刻蚀以及对所述ONO层6b保留区域之外的所述注入掩蔽层6a进行刻蚀并去除，刻蚀后的所述ONO层6b位于所述SONOS非挥发性存储器的形成区域表面以及所述DMOS器件的形成区域的选定区域表面，由位于所述SONOS非挥发性存储器的形成区域表面的ONO层6b组成所述SONOS非挥发性存储器的栅极ONO层6b；所述DMOS器件的形成区域的选定区域表面的ONO层6b和其底部的所述注入掩蔽层6a组成所述DMOS器件的所述第二栅介质层，所述第二栅介质层位于所述漂移区3的表面。
步骤四、如图2E所示，形成所述DMOS器件的第一栅介质层5，所述第一栅介质层5位于所述体注入区4的表面并延伸到所述漂移区3表面，所述第一栅介质层5和所述第二栅介质层横向接触且所述第一栅介质层5的厚度薄于所述第二栅介质层的厚度。本发明实施例方法中，采用热氧化工艺形成所述第一栅介质层5，热氧化工艺会将表面暴露的所述半导体衬底101的表面都氧化，在所述CMOS器件的形成区域102的表面也会同时形成所述第一栅介质层5，该第一栅介质层5作为所述CMOS器件的栅介质层。
步骤五、如图2F所示，淀积多晶硅并对该多晶硅进行光刻刻蚀同时形成所述DMOS器件、所述CMOS器件和所述SONOS非挥发性存储器的多晶硅栅7；所述DMOS器件的多晶硅栅7覆盖在所述第一栅介质层5和所述第二栅介质层表面，被所述DMOS器件的多晶硅栅7所覆盖的所述体注入区4表面用于形成所述DMOS器件的沟道。所述SONOS非挥发性存储器的多晶硅栅7覆盖在所述ONO层6b的表面，所述CMOS器件的多晶硅栅7覆盖在所述第一栅介质层5的表面。
还包括步骤：
如图1所示，在所述多晶硅栅7的第一侧面和第二侧面形成侧墙11。所述CMOS器件和所述SONOS非挥发性存储器的多晶硅栅7的侧面也会形成侧墙11，不再用单独的附图表示。
进行第一导电类型重掺杂的源漏注入形成源区8和漏区9的步骤，所述源区8形成于所述体注入区4并和所述多晶硅栅7的第一侧面的所述侧墙11自对准；所述漏区9形成于所述漂移区3中且所述漏区9和所述多晶硅栅7的第二侧面具有间距。CMOS器件和所述SONOS非挥发性存储器的源区和漏区也能同时集成在一起形成。
还包括进行第二导电类型重掺杂的离子注入在所述体注入区4表面形成体引出区10的步骤。
之后，还包括形成层间膜，接触孔，正面金属层，对正面金属层进行光刻刻蚀引出所述DMOS器件的源极、漏极和栅极的步骤，同时还引出所述CMOS器件的源极、漏极和栅极以及引出所述SONOS非挥发性存储器的源极、漏极和栅极。
本发明实施例方法中，所述DMOS器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述DMOS器件为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：DMOS器件和SONOS非挥发性存储器集成在同一半导体衬底上，所述DMOS器件包括由第一栅介质层和第二栅介质层组成的双栅介质层结构，所述DMOS器件包括：
具有第一导电类型的漂移区；
具有第二导电类型的体注入区，所述体注入区和所述漂移区横向接触；
所述第一栅介质层形成于所述体注入区表面并延伸到所述漂移区表面；
所述第二栅介质层形成于所述漂移区表面，所述第一栅介质层和所述第二栅介质层横向接触且所述第一栅介质层的厚度薄于所述第二栅介质层的厚度；
多晶硅栅由覆盖在所述第一栅介质层和所述第二栅介质层表面的多晶硅组成；被所述多晶硅栅所覆盖的所述体注入区表面用于形成所述DMOS器件的沟道；
所述第二栅介质层由注入掩蔽层和ONO层叠加而成，所述注入掩蔽层和SONOS非挥发性存储器工艺中定义SONOS非挥发性存储器的沟道区注入窗口的介质层工艺相同且为同时形成的集成结构，所述ONO层和所述SONOS非挥发性存储器的栅极ONO层工艺相同且为同时形成的集成结构；呈集成结构的所述注入掩蔽层和所述ONO层使所述第二栅介质层不需采用额外的光刻工艺形成，降低工艺成本。
2.如权利要求1所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：所述第一栅介质层的材料为热氧化层。
3.如权利要求1所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：所述漂移区和所述体注入区都形成于具有第一导电类型的深阱中。
4.如权利要求1所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：源区由形成于所述体注入区中的第一导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧面自对准；
漏区由形成于所述漂移区中的第一导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧面具有间距。
5.如权利要求4所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：在所述体注入区表面形成有由第二导电类型掺杂区组成的体引出区。
6.如权利要求1所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：在所述半导体衬底上还集成有CMOS器件，所述CMOS器件的栅极介质层和所述第一栅介质层的工艺条件相同且为同时形成的集成结构。
7.如权利要求1所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：在所述半导体衬底上形成有场氧化层，由所述场氧化层隔离出形成所述DMOS器件的有源区。
8.如权利要求1至7中任一权项所述的SONOS非挥发性存储器工艺中的DMOS器件，其特征在于：所述DMOS器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述DMOS器件为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上的DMOS器件的形成区域中形成DMOS器件的漂移区，体注入区，所述漂移区具有第一导电类型，所述体注入区具有第二导电类型，所述体注入区和所述漂移区横向接触；
步骤二、形成注入掩蔽层，采用光刻刻蚀对所述注入掩蔽层进行刻蚀，刻蚀后的所述注入掩蔽层将和DMOS器件集成在同一所述半导体衬底上SONOS非挥发性存储器的沟道区注入窗口打开，所述注入掩蔽层会覆盖在所述DMOS器件的形成区域的表面；之后进行离子注入形成所述SONOS非挥发性存储器的沟道区；
步骤三、生长ONO层，采用光刻刻蚀对所述ONO层进行刻蚀以及对所述ONO层保留区域之外的所述注入掩蔽层进行刻蚀并去除，刻蚀后的所述ONO层位于所述SONOS非挥发性存储器的形成区域表面以及所述DMOS器件的形成区域的选定区域表面，由位于所述SONOS非挥发性存储器的形成区域表面的ONO层组成所述SONOS非挥发性存储器的栅极ONO层；所述DMOS器件的形成区域的选定区域表面的ONO层和其底部的所述注入掩蔽层组成所述DMOS器件的所述第二栅介质层，所述第二栅介质层位于所述漂移区的表面；
步骤四、形成所述DMOS器件的第一栅介质层，所述第一栅介质层位于所述体注入区的表面并延伸到所述漂移区表面，所述第一栅介质层和所述第二栅介质层横向接触且所述第一栅介质层的厚度薄于所述第二栅介质层的厚度；
步骤五、淀积多晶硅并对该多晶硅进行光刻刻蚀同时形成所述DMOS器件和所述SONOS非挥发性存储器的多晶硅栅；所述DMOS器件的多晶硅栅覆盖在所述第一栅介质层和所述第二栅介质层表面，被所述DMOS器件的多晶硅栅所覆盖的所述体注入区表面用于形成所述DMOS器件的沟道。
10.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：步骤四中采用热氧化工艺形成所述第一栅介质层。
11.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：在步骤一之前还包括在所述DMOS器件的形成区域中形成第一导电类型的深阱的步骤，所述漂移区和所述体注入区都形成于所述深阱中。
12.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：步骤五之后，还包括进行第一导电类型重掺杂的源漏注入形成源区和漏区的步骤，所述源区形成于所述体注入区并和所述多晶硅栅的第一侧面自对准；所述漏区形成于所述漂移区中且所述漏区和所述多晶硅栅的第二侧面具有间距；
步骤五之后，还包括进行第二导电类型重掺杂的离子注入在所述体注入区表面形成体引出区的步骤。
13.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：步骤五之后，还包括在所述多晶硅栅的第一侧面和第二侧面形成侧墙的步骤。
14.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：步骤四中的所述第一栅介质层也同时在所述CMOS器件的形成区域形成并作为所述CMOS器件的栅极介质层。
15.如权利要求9所述的SONOS非挥发性存储器工艺中的DMOS器件的制造方法，其特征在于：步骤一之前还包括在所述半导体衬底上形成场氧化层的步骤，由所述场氧化层隔离出形成所述DMOS器件的有源区。
CN201710519258.6A 2017-06-30 2017-06-30 Sonos非挥发性存储器工艺中的dmos器件及制造方法 Active CN107275333B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710519258.6A CN107275333B (zh) 2017-06-30 2017-06-30 Sonos非挥发性存储器工艺中的dmos器件及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710519258.6A CN107275333B (zh) 2017-06-30 2017-06-30 Sonos非挥发性存储器工艺中的dmos器件及制造方法

Publications (2)

Publication Number Publication Date
CN107275333A CN107275333A (zh) 2017-10-20
CN107275333B true CN107275333B (zh) 2020-04-10

Family

ID=60071333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710519258.6A Active CN107275333B (zh) 2017-06-30 2017-06-30 Sonos非挥发性存储器工艺中的dmos器件及制造方法

Country Status (1)

Country Link
CN (1) CN107275333B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109713033A (zh) * 2018-12-29 2019-05-03 上海华力微电子有限公司 Ldmos器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386140A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 在sonos非挥发性存储器制造工艺中生长厚栅极氧化层的方法
CN103325672A (zh) * 2012-07-20 2013-09-25 成都芯源系统有限公司 双栅介电层及半导体器件的制造方法
CN103367255A (zh) * 2012-03-26 2013-10-23 上海宏力半导体制造有限公司 可多次编程的硅氧化氮氧化硅的制造方法
CN103632942A (zh) * 2012-08-24 2014-03-12 上海华虹宏力半导体制造有限公司 Cmos工艺中集成sonos器件和ldmos器件的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080164537A1 (en) * 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
US8598000B2 (en) * 2010-03-30 2013-12-03 Volterra Semiconductor Corporation Two step poly etch LDMOS gate formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386140A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 在sonos非挥发性存储器制造工艺中生长厚栅极氧化层的方法
CN103367255A (zh) * 2012-03-26 2013-10-23 上海宏力半导体制造有限公司 可多次编程的硅氧化氮氧化硅的制造方法
CN103325672A (zh) * 2012-07-20 2013-09-25 成都芯源系统有限公司 双栅介电层及半导体器件的制造方法
CN103632942A (zh) * 2012-08-24 2014-03-12 上海华虹宏力半导体制造有限公司 Cmos工艺中集成sonos器件和ldmos器件的方法

Also Published As

Publication number Publication date
CN107275333A (zh) 2017-10-20

Similar Documents

Publication Publication Date Title
US9755067B2 (en) Semiconductor device and fabrication method thereof
US9673289B2 (en) Dual oxide trench gate power MOSFET using oxide filled trench
US9245975B2 (en) Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
US9263570B2 (en) Semiconductor device including a high breakdown voltage DMOS and method of manufacturing the same
US10319827B2 (en) High voltage transistor using buried insulating layer as gate dielectric
CN106992173B (zh) 包括场效应晶体管的半导体器件
CN107403721B (zh) 功率金氧半导体场效晶体管的制造方法
US9876069B1 (en) High-voltage semiconductor device and method for manufacturing the same
CN112117332B (zh) Ldmos器件及工艺方法
US11923453B2 (en) LDMOS device and method for preparing same
US8598659B2 (en) Single finger gate transistor
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
CN111785634B (zh) Ldmos器件及工艺方法
KR100847827B1 (ko) 고전압 트랜지스터의 제조 방법
CN107275333B (zh) Sonos非挥发性存储器工艺中的dmos器件及制造方法
US11942541B2 (en) Semiconductor device and method for forming the same
US20140061805A1 (en) Semiconductor device and method for manufacturing
KR20090070513A (ko) 반도체 소자 및 그 제조방법
CN112968056A (zh) 半导体结构及其制造方法
CN106992183B (zh) 一种电荷捕获型非易失存储器及其制作方法
CN113437149B (zh) 半导体结构及其形成方法
US10727063B2 (en) Methods of fabricating high voltage semiconductor devices
CN108321206B (zh) Ldmos器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant