KR20090070513A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 제1 도전형의 웰; 상기 제1 도전형의 웰 내에 형성된 제2 도전형의 body 영역; 상기 body 영역의 표면에 형성된 제1 도전형의 소스 영역; 상기 제1 도전형의 웰의 표면에 형성된 제1 도전형의 드레인 영역; 상기 제1 도전형의 소스 영역과 제1 도전형의 드레인 영역 사이에 배치된 필드 절연층; 및 상기 필드 절연층 상에 형성된 게이트 전극이 포함되고, 상기 제1 도전형의 소스 영역은 상기 제1 도전형의 드레인 영역 보다 낮은 위치에 형성된다.
LDMOS

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소스에 있어서는 드레인 및 소스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과, 드레인 및 소스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 고전압보다 커야 한다.
상기 고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS) 소자는 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
한편, 종래의 LDMOS 소자는 소스 영역과 드레인 영역이 반도체 기판 상에 동 일한 높이에 형성되고, 소스 영역과 드레인 영역 사이에 LOCOS(Local Oxidation of Silicon) 절연막이 배치된다.
상기 LOCOS 절연막은 반도체 기판의 일정 깊이까지 형성되므로, 상기 소스 영역으로 부터 채널 영역을 지나 이동하는 전자는 반도체 기판의 일정 깊이까지 형성된 LOCOS 절연막의 하부를 지나 드레인 영역으로 이동한다.
이와 같은 종래의 LDMOS 소자는 전자의 이동 길이가 길어 온 저항(Ron)이 증가되는 문제점이 있다.
실시예는 반도체 소자 및 그 제조방법을 제공한다.
실시예는 온 저항이 감소된 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 제1 도전형의 웰; 상기 제1 도전형의 웰 내에 형성된 제2 도전형의 body 영역; 상기 body 영역의 표면에 형성된 제1 도전형의 소스 영역; 상기 제1 도전형의 웰의 표면에 형성된 제1 도전형의 드레인 영역; 상기 제1 도전형의 소스 영역과 제1 도전형의 드레인 영역 사이에 배치된 필드 절연층; 및 상기 필드 절연층 상에 형성된 게이트 전극이 포함되고, 상기 제1 도전형의 소스 영역은 상기 제1 도전형의 드레인 영역 보다 낮은 위치에 형성된다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제1 도전형의 웰을 형성하는 단계; 상기 제1 도전형의 웰이 형성된 반도체 기판 상에 필드 절연층을 형성하는 단계; 상기 필드 절연층을 선택적으로 식각하는 단계; 상기 필드 절연층의 일측에 제1 도전형의 불순물 이온을 주입하여 드레인 영역을 형성하고, 상기 선택적으로 식각된 필드 절연층을 통해 제1 도전형의 불순물 이온 및 제2 도전형의 불순물 이온을 주입하여 상기 선택적으로 식각된 필드 절연층의 하측에 제2 도전형의 body 영역과 상기 제2 도전형의 body 영역의 표면에 형성된 제1 도전형의 소스 영역을 형성하는 단계; 및 상기 필드 절연층 상에 게이트 전극을 형성하고 상기 제 2 도전형의 body 영역 상측의 필드 절연층을 제거하는 단계가 포함된다.
실시예는 반도체 소자 및 그 제조방법을 제공할 수 있다.
실시예는 온 저항이 감소된 반도체 소자 및 그 제조방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1은 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(10)에 제1 도전형의 매몰층(11) 및 제1 도전형의 웰(12)이 형성되고, 상기 제1 도전형의 웰(12)의 상측에 제2 도전형의 P-body 영역(30)이 형성된다.
상기 제1 도전형의 매몰층(11)은 불순물 주입에 의해 형성된 것이 예시되어 있으나, 상기 제1 도전형의 매몰층(11) 대신 버퍼 산화막과 같은 절연물질이 매립될 수도 있다.
상기 P-body 영역(30)에는 제1 도전형의 소스 영역(31)과 제2 도전형의 소스 콘택 영역(32)가 형성된다.
상기 제1 도전형의 소스 영역(31)의 일측에는 필드 절연층(20)이 형성되고, 상기 필드 절연층(20)의 일측에는 드레인 영역(33)이 형성된다.
상기 필드 절연층(20)은 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성된 절연막이거나 STI(Shallow Trench Isolation) 공정에 의해 형성된 절연막이 될 수 있으며, 실시예에서는 LOCOS 공정에 의해 형성된 산화막이 개시되어 있다.
상기 필드 절연층(20)의 상측에는 게이트 전극(40)이 형성되고, 상기 게이트 전극(40)의 측벽에는 스페이서(41)가 형성된다.
실시예에서는 상기 필드 절연층(20)이 게이트 전극(40)의 게이트 절연막으로써 기능을 하는 것이 예시되어 있으나, 상기 필드 절연층(20)이 완전히 제거되고 별도의 게이트 절연막을 형성하는 것도 가능하다.
실시예에 따른 반도체 소자는 필드 절연층(20)을 트렌치 형태로 선택적으로 제거한 후, 그 아래에 소스 영역(31), 소스 콘택 영역(32), P-body 영역(30)을 형성한다.
그리고, 상기 필드 절연층(20)이 선택적으로 제거된 부분과 제거되지 않는 부분 상에 게이트 전극(40)을 형성한다.
한편, 실시예에 따른 반도체 소자는 소스 영역(31)이 상기 필드 절연층(20)의 하면과 동일한 위치 또는 낮은 위치에 형성된다. 또한, 상기 소스 영역(31)이 상기 드레인 영역(33) 보다 낮은 위치에 형성된다.
따라서, 상기 소스 영역(31)으로부터 방출된 전자는 수평 방향 및 상측 방향으로 이동하여 드레인 영역(33)으로 흐르게 된다.
실시예에 따른 반도체 소자는 종래의 LDMOS 소자에 비해 전자의 이동 경로가 짧아 온 저항이 감소될 수 있다. 또한, 필드 절연층(20)의 두께가 종래의 LDMOS 소자에 비해 감소되어야 하는 것은 아니므로 브레이크 다운 전압은 종래와 유사하다.
도 2 내지 도 6은 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면이 다.
도 2를 참조하면, 반도체 기판(10) 상에 제1 도전형의 불순물 이온을 주입하여 제1 도전형의 매몰층(11) 및 제1 도전형의 웰(12)을 형성한다.
여기서, 제1 도전형의 불순물은 N형 불순물 또는 P형 불순물이 될 수 있으며, 실시예에서는 N형 불순물 이온이 사용된 것이 예시되어 있다.
도 3을 참조하면, 상기 반도체 기판(10) 상에 선택적으로 필드 절연층(20)을 형성한다.
상기 필드 절연층(20)은 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성된 절연막이거나 STI(Shallow Trench Isolation) 공정에 의해 형성된 절연막이 될 수 있으며, 실시예에서는 LOCOS 공정에 의해 형성된 산화막이 개시되어 있다.
도 4를 참조하면, 상기 필드 절연층(20)의 일부를 트렌치 형태로 선택적으로 식각하여 식각된 필드 절연층(20)이 반도체 기판(10) 상에 얇은 두께로 형성되도록 한다.
도 5를 참조하면, 상기 필드 절연층(20)과 필드 절연층(20) 사이에 제1 도전형의 불순물 이온을 주입하여 드레인 영역(33)을 형성하고, 상기 트렌치 형태로 식각된 필드 절연층(20)의 하측에 제1 도전형의 불순물 이온과 제2 도전형의 불순물 이온을 주입하여 P-body 영역(30), 제1 도전형의 소스 영역(31), 제2 도전형의 소스 콘택 영역(32)을 형성한다.
도 6을 참조하면, 상기 필드 절연층(20) 상에 폴리실리콘을 증착하고 패터닝하여 게이트 전극(40)을 형성한다.
상기 게이트 전극(40)을 식각하여 패터닝할 때, 상기 트렌치 형태로 식각되어 얇게 존재하는 필드 절연층(20)을 함께 제거한다. 그리고, 상기 게이트 전극(40)의 측벽에 스페이서(41)를 형성한다.
이후, 상기 소스 영역(31) 및 소스 콘택 영역(32), 드레인 영역(33)에 콘택을 형성하며, 이 경우 실리사이드 공정이 이용될 수 있다.
도 1은 실시예에 따른 반도체 소자를 설명하기 위한 도면.
도 2 내지 도 6은 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면.

Claims (10)

  1. 반도체 기판 상에 형성된 제1 도전형의 웰;
    상기 제1 도전형의 웰 내에 형성된 제2 도전형의 body 영역;
    상기 body 영역의 표면에 형성된 제1 도전형의 소스 영역;
    상기 제1 도전형의 웰의 표면에 형성된 제1 도전형의 드레인 영역;
    상기 제1 도전형의 소스 영역과 제1 도전형의 드레인 영역 사이에 배치된 필드 절연층; 및
    상기 필드 절연층 상에 형성된 게이트 전극이 포함되고,
    상기 제1 도전형의 소스 영역은 상기 제1 도전형의 드레인 영역 보다 낮은 위치에 형성되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 필드 절연층은 일부가 선택적으로 식각되어 제1 두께와 상기 제1 두께보다 두꺼운 제2 두께를 가지며, 상기 제1 두께로 형성된 필드 절연층 및 상기 제2 두께로 형성된 필드 절연층 상에 상기 게이트 전극이 형성되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 소스 영역의 상면은 상기 필드 절연층의 하면과 동일한 높이에 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제1 도전형의 소스 영역의 일측에 형성된 제2 도전형의 소스 콘택 영역이 포함되는 반도체 소자.
  5. 제 1항에 있어서,
    상기 제1 도전형의 웰의 하측에 제1 도전형의 매몰층이 형성되는 반도체 소자.
  6. 반도체 기판 상에 제1 도전형의 웰을 형성하는 단계;
    상기 제1 도전형의 웰이 형성된 반도체 기판 상에 필드 절연층을 형성하는 단계;
    상기 필드 절연층을 선택적으로 식각하는 단계;
    상기 필드 절연층의 일측에 제1 도전형의 불순물 이온을 주입하여 드레인 영역을 형성하고, 상기 선택적으로 식각된 필드 절연층을 통해 제1 도전형의 불순물 이온 및 제2 도전형의 불순물 이온을 주입하여 상기 선택적으로 식각된 필드 절연층의 하측에 제2 도전형의 body 영역과 상기 제2 도전형의 body 영역의 표면에 형성된 제1 도전형의 소스 영역을 형성하는 단계; 및
    상기 필드 절연층 상에 게이트 전극을 형성하고 상기 제2 도전형의 body 영역 상측의 필드 절연층을 제거하는 단계가 포함되는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 제1 도전형의 소스 영역은 상기 제1 도전형의 드레인 영역 보다 낮은 위치에 형성되는 반도체 소자의 제조방법.
  8. 제 6항에 있어서,
    상기 소스 영역의 상면은 상기 필드 절연층의 하면과 동일한 높이에 형성되는 반도체 소자의 제조방법.
  9. 제 6항에 있어서,
    상기 제1 도전형의 소스 영역의 일측에 제2 도전형의 소스 콘택 영역을 형성하는 단계가 더 포함되는 반도체 소자의 제조방법.
  10. 제 6항에 있어서,
    상기 제1 도전형의 웰의 하측에 제1 도전형의 매몰층을 형성하는 단계가 더 포함되는 반도체 소자의 제조방법.
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