KR100756808B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 소스/드레인 영역 사이에 위치하며, 하부 반도체 기판과 분리된 브리지 형(Bridge-type) 채널 영역을 게이트 전극으로 감싸는 동축 형(Coaxial-type) 게이트를 형성하도록 반도체 소자를 설계함으로써, 게이트의 제어능력을 향상시켜 저전압 고속의 반도체 소자를 형성할 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자의 레이아웃.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 단면도.
도 3a 내지 3g는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 5는 본 발명의 제 2 실시 예에 따른 반도체 소자의 레이아웃.
도 6은 본 발명의 제 2 실시 예에 따른 반도체 소자의 단면도.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 소스/드레인 영역 사이에 위치하며, 하부 반도체 기판과 분리된 브리지 형(Bridge-type) 채널 영역을 게이트 전극으로 감싸는 동축 형(Coaxial-type) 게이트를 형성하도록 반도체 소자를 설계함으로써, 게이트의 제어능력을 향상시켜 저전압 고속의 반도체 소 자를 형성할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도가 증가한다. 이로 인하여 S/D 영역의 전계가 증가되어 누설 전류가 증가하고, 결국 DRAM의 리프레쉬 특성은 나빠진다. 또한, 디자인 룰의 감소로 인하여, 단 채널 효과(Short channel effect)에 관한 문제가 점차 극복하기 어려워졌다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 리세스 게이트와 핀 형 게이트 등이 제안되었다.
그러나 이러한 게이트들은 채널 영역을 완전히 감싸지 못하여 게이트 제어 능력 및 소자의 성능에서 여러 가지 문제점이 있다. 따라서, 게이트 제어능력을 향상시키며 소자의 성능을 개선하는 새로운 구조의 소자가 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 소스/드레인 영역 사이에 위치하며, 하부 반도체 기판과 분리된 브리지 형 채널 영역을 게이트 전극으로 감싸는 동축 형(Coaxial-type) 게이트를 형성하도록 반도체 소자를 설계함으로써, 게이트의 제어능력을 향상시켜 저전압 고속의 반도체 소자를 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 제 1 실시 예에 따른 반도체 소자는,
활성 영역을 정의하며, 반도체 기판 내에 형성된 소자 분리 구조와, 활성 영 역 내에 형성되며, 하측의 반도체 기판과 소정 거리 분리된 브리지 형(Bridge-type) 채널 영역과, 게이트 영역의 브리지 형 채널 영역을 감싼 동축 형(Coaxial-type) 게이트 전극과, 게이트 전극 사이의 상기 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은,
(a) 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계와, (b) 리세스 마스크로 소정 영역의 소자 분리 구조를 식각하여 활성 영역 하부의 반도체 기판의 측벽을 노출하는 리세스를 형성하는 단계와, (c) 리세스 하부에 노출된 반도체 기판의 측벽을 식각하여 상부와 하부의 반도체 기판을 분리하는 언더-컷 형태의 공간을 형성하되, 상부 반도체 기판에 브리지 형(Bridge-type) 채널 영역을 함께 형성하는 단계와, (d) 패드 절연막을 제거하여 브리지 형 채널 영역을 포함한 반도체 기판을 노출하는 단계와, (e) 브리지 형 채널 영역을 포함한 노출된 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, (f) 게이트 영역의 게이트 절연막 상부에 리세스와 언더-컷 형태의 공간을 매립하여 브리지 형 채널 영역을 감싸는 동축 형(Coaxial-type) 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 제 2 실시 예에 따른 반도체 소자는
복수 개의 분리된 활성 영역과 이를 연결하는 핀 형(Fin-type) 활성 영역을 정의하며, 반도체 기판에 형성된 소자 분리 구조와, 핀 형 활성 영역에 형성되되, 하측의 반도체 기판과 소정 거리 분리된 브리지 형(Bridge-type) 채널 영역과, 게 이트 영역의 브리지 형 채널 영역을 감싸는 동축 형(Coaxial-type) 게이트 전극과, 소자 분리 구조 상부로 돌출된 복수 개의 분리된 활성 영역에 형성에 형성되는 소스/드레인 영역을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따라 소자 분리 구조(120)에 의해 정의되는 활성 영역(101), 리세스 영역(103) 및 게이트 영역(105)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 리세스 영역(103)은 아일랜드 형으로, 그 선 폭은 게이트 영역(105)의 길이 방향에서 활성 영역(101)의 선 폭보다 2E만큼 크며, 활성 영역(101)의 길이 방향에서 게이트 영역(105)의 선 폭보다 2D만큼 작은 것으로 도시되어 있고, 이웃한 게이트 영역들(105) 사이의 폭은 F로 도시되어 있다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 단면도이며, 도 2(i) 및 도 2(ii)는 도 1의 I-I' 및 II-II'을 따른 반도체 소자의 단면도들이다.
도 2를 참조하면, 소자 분리 구조(120)는 활성 영역을 정의하며, 반도체 기판(110) 내에 형성된다. 브리지 형(Bridge-type) 채널 영역(145)은 활성 영역 내에 형성되며, 하측의 반도체 기판(110)과 소정 거리 분리된다. 게이트 구조물(199)은 브리지 형 채널 영역(145)을 감싼 동축 형(Coaxial-type) 게이트 전극(197)과 게이트 하드 마스크층(195)의 적층구조로 형성된다. 게이트 구조물(199) 양측의 활성 영역의 반도체 기판(110)에 소스/드레인 영역(200)이 형성된다. 이때, 브리지 형 채널 영역(145)의 두께는 반도체 기판(110) 상부 표면으로부터 150Å 내지 3000Å인 것이 바람직하며, 브리지 형 채널 영역(145)과 그 하측의 반도체 기판(110) 사이에 분리된 거리는 500Å 내지 2500Å인 것이 바람직하다. 또한, 소스/드레인 영역(200)은 반도체 기판(110)의 상부 표면으로부터 브리지 형 채널 영역(145)과 그 하측에 분리된 반도체 기판(110) 사이에 위치하는 것이 바람직하다.
도 3a 내지 3g는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 3a(i) 내지 3g(i)는 도 1의 I-I'을 따른 단면도들이고, 도 3a(ii) 내지 3g(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 3a를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113), 패드 폴리실리콘층(115) 및 패드 질화막(117)을 순차적으로 형성한다. 다음으로, 소자 분리 마스크를 식각 마스크로 소정 영역의 패드 질화막(117), 패드 폴리실리콘층(115), 패드 산화막(113) 및 반도체 기판(110)을 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한 후, 트렌치를 매립하는 소자 분리 구조(120)를 형성한다.
도 3b를 참조하면, 패드 질화막(117)을 제거하여 소자 분리 구조(120)의 높이를 낮춘다. 다음으로, 전체 표면에 감광막(미도시)을 형성한 후, 이를 노광 및 현상하여 도 1의 리세스 영역(103)을 정의하는 감광막 패턴(125)을 형성한다. 이때, 감광막 패턴(125)은 아일랜드 형(Island-type) 윈도우(130)를 형성하며, 도 1의 활성 영역(101)과 이와 인접한 소자 분리 구조(120)를 부분적으로 노출한다. 또한, 도 1의 활성 영역(101)의 길이 방향에서 아일랜드 형 윈도우(130)의 선 폭은 게이트 영역(105)의 선 폭보다 2D만큼 작고, 게이트 영역(105)의 길이 방향에서 활 성 영역(101)의 선 폭보다 2E만큼 큰 것이 바람직하다(단, 0≤D≤(1/3)F, 0≤E≤F, F는 게이트 영역들 사이의 거리).
도 3c를 참조하면, 아일랜드 형 윈도우(130)에 노출된 소자 분리 구조(120)를 식각하여 반도체 기판(110)의 측벽을 노출하는 리세스(133)를 형성한다. 다음으로, 감광막 패턴(125)을 제거한 후, 전체 표면 상부에 식각 장벽층(135)을 형성한다. 본 발명의 일 실시 예에 따르면, 소자 분리 구조(120)의 식각 공정은 후속공정에서 형성될 브리지 형(Bridge-type) 채널 영역의 두께 D1과 동일한 깊이까지 수행하는 것이 바람직하다. 또한, 반도체 기판(110)으로부터 식각된 소자 분리 구조(120)의 두께는 150Å 내지 3000Å인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 식각 장벽층(135)은 컨포멀(Conformal)한 질화막으로 형성하는 것이 바람직하다.
도 3d를 참조하면, 식각 장벽층(135)을 에치백 방법으로 식각하여 리세스(133) 하부의 소자 분리 구조(120)를 노출시킨다. 다음으로, 노출된 소자 분리 구조(120)를 추가 식각하여 리세스(133) 하부에 반도체 기판(110)의 측벽을 노출한다. 본 발명의 일 실시 예에 따르면, 소자 분리 구조(120)의 추가 식각 공정은 셀 트랜지터의 동작과 관련된 깊이를 자유롭게 조절할 수 있으며, 추가 식각된 소자 분리 구조(120)의 두께는 500Å 내지 2500Å인 것이 바람직하다. 또한, 소자 분리 구조(120)에 대한 식각 공정은 건식, 습식 또는 이들의 조합으로 수행되는 것이 바람직하다.
도 3e를 참조하면, 하부 리세스(133)에 노출된 반도체 기판(110)을 등방성 식각 방법으로 식각하여 상부와 하부 반도체 기판(110)이 분리되는 언더-컷 형태의 공간(140)을 형성한다. 이때, 언더-컷 형태의 공간(140) 상부의 반도체 기판(110)에 브리지 형 채널 영역(145)을 형성한다. 다음으로, 식각 장벽층(135)을 제거하여 브리지 형 채널 영역(145)을 포함한 반도체 기판(110)을 노출한다. 본 발명의 일 실시 예에 따르면, 브리지 형 채널 영역(145) 형성을 위한 식각된 반도체 기판(110)의 두께는 500Å 내지 2500Å인 것이 바람직하며, 반도체 기판(110) 식각 공정 시 패드 폴리실리콘층(115)은 함께 제거된다. 본 발명의 다른 실시 예에 따르면, 노출된 반도체 기판(110)의 표면에 H2 분위기 하에서 열처리하거나 라디컬 식각을 수행하여 노출된 브리지 형 채널 영역(145)의 모서리를 둥글게 함으로써 전계 집중 현상을 완화시킬 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 브리지 형 채널 영역(146)을 용이하게 형성하기 위하여 브리지 형 채널 영역(145)과 하부 반도체 기판(110) 사이에 제거될 반도체 기판(110)의 위치에 SiGe층(119)을 형성하고, 도 3d에 도시된 리세스(133) 영역 하부에 SiGe층(119)의 측벽을 노출하며, 노출된 SiGe층(119)을 습식 식각 방법으로 제거하여 언더-컷 형태의 공간(140)을 형성할 수도 있다(도 4 참조).
도 3f를 참조하면, 노출된 반도체 기판(110)의 표면에 게이트 절연막(160)을 형성한 후, 전체 표면 상부에 게이트 도전층(165)을 형성한다. 이후, 게이트 도전층(165) 상부에 게이트 하드 마스크층(190)을 형성한다. 이때, 게이트 도전층(165) 은 스텝 커버리지가 좋아 리세스(133)와 언더-컷 형태의 공간(140)을 완전히 매립하며, 브리지 형 채널 영역(145)을 감싼다. 본 발명의 일 실시 예에 따르면, 게이트 도전층(165)은 하부 게이트 도전층(170)과 상부 게이트 도전층(180)의 적층구조인 것이 바람직하다.
도 3g를 참조하면, 게이트 마스크(미도시)를 식각 마스크로 도 3f의 게이트 하드 마스크층(190)과 게이트 도전층(165)을 패터닝하여 게이트 전극(197)과 게이트 하드 마스크층 패턴(195)의 적층구조로 이루어진 게이트 구조물(199)을 형성한다. 다음으로, 게이트 구조물(199)을 마스크로 그 양측의 활성 영역의 반도체 기판(110)에 이온을 주입하여 소스/드레인 영역(200)을 형성한다.
이후의 공정은 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
도 5는 본 발명의 제 2 실시 예에 따라 소자 분리 구조(120)에 의해 정의되는 활성 영역(101)과 게이트 영역(105)을 도시한 반도체 소자의 레이아웃이다.
도 5를 참조하면, 활성 영역(101)은 후속공정으로 소스/드레인 영역이 형성될 복수 개의 분리된 활성 영역(101a)과 이를 연결하는 하나 이상의 핀 형(Fin-type) 활성 영역(101b)으로 이루어진다. 이때, 후속 공정으로 소스/드레인 영역이 형성될 활성 영역(101a)은 소자 분리 구조(120) 상부로 돌출된다. 또한, 핀 형 활성 영역(101b)은 후속 공정으로 하부 반도체 기판(110)으로부터 분리되는 브리지 형(Bridge-type) 채널 영역을 형성한다. 그리고 게이트 영역(105)은 아일랜드 형(Island-type)으로 분리된 활성 영역들(101a) 사이의 핀 형 활성 영역(101b)과 이와 인접한 소자 분리 구조(120)를 부분적으로 포함한다. 여기서, 게이트 영역(105)의 선 폭은 분리된 활성 영역들(101a) 사이의 거리와 같거나 작은 것이 바람직하다.
도 6은 본 발명의 제 2 실시 예에 따른 반도체 소자의 단면도이며, 도 6(i) 내지 6(iv)은 각각 도 5의 I-I', II-II', III-III', IV-IV'을 따른 단면도들이다.
도 6을 참조하면, 도 5의 활성 영역(101)을 정의하는 소자 분리 구조(120)는 반도체 기판(110) 내에 형성되고, 도 5의 활성 영역 영역(101a)은 소자 분리 구조(120) 상부로 돌출되는 복수 개의 분리된 반도체 기판(110)에 위치된다. 또한, 브리지 형(Bridge-type) 채널 영역(145)은 도 5의 분리된 활성 영역들(101a)을 연결하는 도 5의 핀 형(Fin-type) 활성 영역(101b)에 형성되며, 하부 반도체 기판(110)으로부터 소정 거리 분리된다. 본 발명의 일 실시 예에 따른 동축 형(Coaxial-type) 게이트 구조물(199)은 도 5의 분리된 활성 영역들(101a) 사이의 게이트 영역(105)에 위치되며, 브리지 형 채널 영역(145), 그 표면 형성된 게이트 절연막(160) 및 이들을 감싸는 동축 형(Coaxial-type) 게이트 전극(165)을 포함한다. 여기서, 브리지 형 채널 영역(145)은 하나 이상으로 형성하는 것이 바람직하며, 브리지 형 채널 영역(145)과 하부의 반도체 기판(110) 사이에 분리된 소정 거리는 500Å 내지 2500Å인 것이 바람직하다. 또한, 브리지 형 채널 영역(145)의 두께는 반도체 기판 상부 표면으로부터 150Å 내지 3000Å인 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 반도체 기판으로부터 분리된 브리지 형 채널 영역을 게이트 전극으로 감싼 동축 형(Coaxial-type) 게이트를 형성하여 게이트의 제어능력과 구동력을 향상시킨다. 따라서, 저전압 고속의 반도체 소자를 형성할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (22)

  1. 활성 영역을 정의하며, 반도체 기판 내에 형성된 소자 분리 구조;
    상기 활성 영역 내에 형성되며, 하측의 상기 반도체 기판과 소정 거리 분리된 브리지 형(Bridge-type) 채널 영역;
    게이트 영역의 상기 브리지 형 채널 영역을 감싼 동축 형(Coaxial-type) 게이트 전극; 및
    상기 게이트 전극 사이의 상기 반도체 기판에 형성되되, 상기 반도체 기판의 상부 표면으로부터 상기 브리지 형 채널 영역과 그 하측에 분리된 반도체 기판 사이에 구비된 소스/드레인 영역
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 브리지 형 채널 영역의 깊이는 상기 반도체 기판의 상부 표면으로부터 150Å 내지 3000Å인 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1항에 있어서,
    상기 브리지 형 채널 영역과 그 하측의 상기 반도체 기판 사이에서 분리된 소정 거리는 500Å 내지 2500Å인 것을 특징으로 하는 반도체 소자.
  5. (a) 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계;
    (b) 리세스 마스크로 소정 영역의 소자 분리 구조를 식각하여 상기 활성 영역 하부의 상기 반도체 기판의 측벽을 노출하는 리세스를 형성하는 단계;
    (c) 상기 리세스 하부에 노출된 상기 반도체 기판의 측벽을 식각하여 상부와 하부의 상기 반도체 기판을 분리하는 언더-컷 형태의 공간을 형성하되, 상기 상부 반도체 기판에 브리지 형(Bridge-type) 채널 영역을 함께 형성하는 단계;
    (d) 상기 패드 절연막을 제거하여 상기 브리지 형 채널 영역을 포함한 상기 반도체 기판을 노출하는 단계;
    (e) 상기 브리지 형 채널 영역을 포함한 상기 노출된 반도체 기판의 표면에 게이트 절연막을 형성하는 단계; 및
    (f) 게이트 영역의 상기 게이트 절연막 상부에 상기 리세스와 상기 언더-컷 형태의 공간을 매립하여 상기 브리지 형 채널 영역을 감싸는 동축 형(Coaxial-type) 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 (a) 단계는
    (a-1) 반도체 기판 상부에 패드 절연막을 형성하는 단계;
    (a-2) 소자 분리 마스크로 상기 패드 절연막과 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
    (a-3) 상기 트렌치를 매립하는 소자 분리 구조를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 패드 절연막은 산화막, 폴리실리콘층 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5항에 있어서,
    상기 (b) 단계는
    (b-1) 전체 표면 상부에 감광막을 형성하는 단계;
    (b-2) 아일랜드 형(Island-type) 리세스 마스크로 상기 감광막을 노광 및 현상하여 리세스 영역의 소자 분리 구조와 패드 절연막을 노출하는 감광막 패턴을 형성하는 단계;
    (b-3) 상기 감광막 패턴을 식각 마스크로 노출된 소자 분리 구조를 소정 두께 식각하여 리세스를 형성하는 단계; 및
    (b-4) 상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 아일랜드 형 리세스 마스크의 선 폭은 상기 활성 영역의 길이 방향에서 상기 게이트 영역의 선 폭보다 2D만큼 작으며, 상기 게이트 영역의 길이 방향에서 상기 활성 영역의 단축보다 2E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, 0≤D≤(1/3)F, 0≤E≤F, F는 게이트 영역들 사이의 거리).
  10. 제 8항에 있어서,
    상기 리세스의 깊이는 상기 반도체 기판의 상부 표면으로부터 150Å내지 3000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 5항에 있어서,
    상기 (c) 단계는
    (c-1) 전체 구조물의 표면에 식각 장벽층을 형성하는 단계;
    (c-2) 상기 식각 장벽층을 식각하여 상기 리세스 하부에 상기 소자 분리 구조를 노출하는 단계;
    (c-3) 상기 리세스 하부에 노출된 상기 소자 분리 구조를 소정 두께 식각하여 상기 반도체 기판의 측벽을 노출하는 단계; 및
    (c-4) 상기 리세스 하부에 노출된 상기 반도체 기판의 측벽을 식각하여 상부 와 하부의 상기 반도체 기판을 분리하는 상기 반도체 기판이 제거된 언더-컷 형태의 공간을 형성하되, 상기 언더-컷 형태의 공간 상부에는 하부 반도체 기판과 소정 거리 분리된 브리지 형(Bridge-type) 채널 영역을 함께 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 식각 장벽층은 컨포멀한 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 소자 분리 구조에 대한 식각 공정은 건식 식각 방법, 습식 식각 방법 또는 이들의 조합으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 11항에 있어서,
    상기 반도체 기판에 대한 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 11항에 있어서,
    상기 언더-컷 형태의 공간의 깊이는 상기 브리지 형 채널 영역 하부로부터 500Å 내지 2500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 5항에 있어서,
    상기 (d) 단계는
    (d-1) 상기 식각 장벽층을 제거하는 단계; 및
    (d-2) 상기 패드 절연막을 제거하여 상기 브리지 형 채널 영역을 포함한 상기 반도체 기판을 노출하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 노출된 반도체 기판의 표면에 H2 분위기 하에서 열처리하거나 라디컬 식각을 수행하여 노출된 브리지 형 채널 영역의 모서리를 둥글게 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 5항에 있어서,
    상기 (f) 단계는
    (f-1) 상기 리세스와 상기 언더-컷 형태의 공간을 매립하여 상기 브리지 형 채널 영역을 감싸는 하부 게이트 도전층을 형성하는 단계;
    (f-2) 상기 하부 게이트 도전층 상부에 상부 게이트 도전층과 게이트 하드 마스크층을 형성하는 단계; 및
    (f-3) 게이트 마스크로 상기 게이트 하드 마스크층, 상기 상부 게이트 도전층 및 상기 하부 게이트 도전층을 패터닝하여 상기 브리지 형 채널 영역을 감싸는 동축 형(Coaxial-type) 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트 구조물을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18항에 있어서,
    상기 하부 게이트 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 복수 개의 분리된 활성 영역과 이를 연결하는 핀 형(Fin-type) 활성 영역을 정의하며, 반도체 기판에 형성된 소자 분리 구조;
    상기 핀 형 활성 영역에 형성되되, 하측의 상기 반도체 기판과 소정 거리 분리된 브리지 형(Bridge-type) 채널 영역;
    게이트 영역의 상기 브리지 형 채널 영역을 감싸는 동축 형(Coaxial-type) 게이트 전극; 및
    상기 소자 분리 구조 상부로 돌출된 복수 개의 상기 분리된 활성 영역에 형성에 형성되는 소스/드레인 영역
    을 포함하는 것을 특징으로 반도체 소자.
  21. 제 20항에 있어서,
    상기 브리지 형 채널 영역의 두께는 상기 반도체 기판의 상부 표면으로부터 150Å 내지 3000Å인 것을 특징으로 하는 반도체 소자.
  22. 제 20항에 있어서,
    상기 브리지 형 채널 영역과 그 하측의 상기 반도체 기판 사이에서 분리된 소정 거리는 500Å 내지 2500Å인 것을 특징으로 하는 반도체 소자.
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