KR20160116868A - 섬유 일체형 탑 게이트 구조의 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법에 관한 것으로서, 섬유로 이루어진 기판의 상부에 평탄화 층을 형성하는 단계와, 상기 평탄화 층 위에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 반도체 층을 형성하는 단계와, 상기 반도체 층의 상부에 게이트 절연체 층을 형성하는 단계와, 상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이에 따라, 연속 코팅을 통해 평탄화 층, 반도체 층 및 게이트 절연체 층이 적층 형성됨으로써, 저전압, 빠른 동작 속도 및 고신뢰성의 특성을 보이는 섬유 일체형 박막트랜지스터의 제조 및 이를 기반으로 한 직조형 전자회로를 구현하는 효과가 있다.
이에 따라, 연속 코팅을 통해 평탄화 층, 반도체 층 및 게이트 절연체 층이 적층 형성됨으로써, 저전압, 빠른 동작 속도 및 고신뢰성의 특성을 보이는 섬유 일체형 박막트랜지스터의 제조 및 이를 기반으로 한 직조형 전자회로를 구현하는 효과가 있다.
Description
본 발명은 섬유로 이루어진 기판 위에 평탄화 층, 반도체 층 및 게이트 절연체 층이 적층 형성되고, 상기 평탄화 층 위에 복수의 전극이 형성되며, 상기 게이트 절연체 층 위에 게이트 전극이 형성된 섬유 일체형 탑 게이트(Top-Gate) 구조의 박막 트랜지스터 및 그 제조방법에 관한 것이다.
섬유는 일상생활 어디에나 존재하는 옷, 수건, 침대, 이불, 실내장식 등에 포함되는 친숙한 소재이다. 이러한 섬유제품은 가볍고 유연하고 신축성이 있으며, 착용시 편안하고 안락한 기분을 느낄 수 있어 인간중심적 가치 실현에 적합하고, 저렴하면서 넓은 표면에 보온, 안전, 표현과 같은 다양한 기능성을 부여할 수 있다는 장점이 있다. 이에 따라, 최근 모바일 통신, 스마트 단말기기, 반도체, 디스플레이 등의 기술 발전과 더불어 스마트 전자 섬유와 의류 개발에 대한 요구가 증대되고 있다.
최근 IT와 섬유기술의 융합이 가속화되면서 전기신호를 전달할 수 있는 전기전도성이 뛰어난 섬유소재들과 기존 섬유를 금속 정도의 전도도와 섬유의 유연성을 동시에 가질 수 있도록 하는 전자섬유들이 개발 중이며, 특히 전자섬유 기반 트랜지스터 및 집적회로 개발이 가능해지고 있다. 트랜지스터는 전자소자 구현을 위한 핵심 요소기술로서, 섬유 의류 일체형 웨어러블 디바이스를 구현하기 위해서는 반드시 고성능 섬유 일체형 트랜지스터의 개발이 필요하다.
그러나 종래 섬유형 트랜지스터 기술은 바텀 게이트(Bottom-Gate) 구조로 섬유 위에 단위 소자를 구현하는 수준이며, 낮은 반도체 전하 이동도와 높은 구동전압, 반복 굽힘에 대한 신뢰성 저하 등의 문제로 인해 기초 연구단계에 머물러 있다. 또한, 섬유나 직물의 평탄도 문제와 얇은 박막을 균질하게 형성하기 어려움에 따라, 낮은 구동전압의 전계효과 트랜지스터 구현을 위해 주로 이온성 액체나 전해질을 게이트 절연층을 주로 사용하나, 이는 느린 스위칭 속도와 액상으로 인한 누출위험, 반복적 굽힘 등에 의한 전자소자 신뢰성 저하 문제가 있다. 따라서 안정된 전기적 특성과 높은 인장강도, 구부림과 휘어짐에 대한 물리적 내구성, 화학적 안정성을 가지는 섬유 일체형 구조의 고성능 박막트랜지스터 개발이 요구된다.
본 발명의 목적은 상기 과제를 해결하기 위한 것으로, 연속 코팅 방법을 통해 평탄화 층, 반도체 층 및 게이트 절연체 층이 적층 형성된 탑 게이트 구조의 섬유 일체형 고성능 박막 트랜지스터 및 상보성 전자회로를 제공하는 것을 목적으로 한다.
본 발명의 일면에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법은, 섬유로 이루어진 기판의 상부에 평탄화 층을 형성하는 단계와, 상기 평탄화 층 위에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 반도체 층을 형성하는 단계와, 상기 반도체 층의 상부에 게이트 절연체 층을 형성하는 단계와, 상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일면에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는, 섬유로 이루어진 기판과, 상기 기판의 상부에 형성된 평탄화 층과, 상기 평탄화 층 위에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 형성된 반도체 층과, 상기 반도체 층의 상부에 형성된 게이트 절연체 층과, 상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 일면에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는, 섬유로 이루어진 기판과, 상기 기판의 상부에 형성된 평탄화 층과, 상기 평탄화 층 위에 각각 이격되어 형성된 제1전극, 제2전극 및 제3전극과, 일단은 상기 제1전극에 접하고 타단은 상기 제2전극에 접하도록 상기 평탄화 층 위에 형성된 P형 반도체 층과, 일단은 상기 제2전극에 접하고 타단은 상기 제3전극에 접하도록 상기 평탄화 층 위에 형성된 N형 반도체 층과, 상기 P형 반도체 층과 상기 N형 반도체 층이 형성된 상기 평탄화 층의 상부에 형성된 게이트 절연체 층과, 상기 제1전극과 상기 제2전극 사이의 영역과 상기 제2전극과 상기 제3전극 사이의 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 연속 코팅을 통해 평탄화 층, 반도체 층 및 게이트 절연체 층이 적층 형성됨으로써, 저전압, 빠른 동작 속도 및 고신뢰성의 특성을 보이는 섬유 일체형 박막트랜지스터의 제조 및 이를 기반으로 한 직조형 전자회로를 구현하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법을 나타내는 순서도이고,
도 2a 및 도 2b는 도 1의 평탄화 층이 형성되기 전과 후를 비교하기 위한 사진이고,
도 3은 소스 전극 및 드레인 전극을 형성하는 방법을 설명하기 위한 도면이고,
도 4는 도 3의 소스 전극 및 드레인 전극 사이에 형성되는 채널을 나타내는 사진이고,
도 5는 도 1의 평탄화 층, 반도체 층 및 게이트 절연체 층의 연속 코팅에 사용되는 딥-코팅 공정을 나타내는 사진이고,
도 6은 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 단면도이고,
도 7a 및 도 7b는 도 6에 도시된 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 전달 특성과 출력 특성을 나타내는 그래프이고,
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자의 단면도이고,
도 10a 및 도 10b는 도 8 및 도 9에 도시된 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자의 전압 전달 특성과 인버터 이득을 나타내는 그래프이고,
도 11은 본 발명에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터를 이용한 직물형 링-오실레이터 회로의 구성도이다.
도 2a 및 도 2b는 도 1의 평탄화 층이 형성되기 전과 후를 비교하기 위한 사진이고,
도 3은 소스 전극 및 드레인 전극을 형성하는 방법을 설명하기 위한 도면이고,
도 4는 도 3의 소스 전극 및 드레인 전극 사이에 형성되는 채널을 나타내는 사진이고,
도 5는 도 1의 평탄화 층, 반도체 층 및 게이트 절연체 층의 연속 코팅에 사용되는 딥-코팅 공정을 나타내는 사진이고,
도 6은 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 단면도이고,
도 7a 및 도 7b는 도 6에 도시된 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 전달 특성과 출력 특성을 나타내는 그래프이고,
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자의 단면도이고,
도 10a 및 도 10b는 도 8 및 도 9에 도시된 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자의 전압 전달 특성과 인버터 이득을 나타내는 그래프이고,
도 11은 본 발명에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터를 이용한 직물형 링-오실레이터 회로의 구성도이다.
이상과 같은 본 발명에 대한 해결하려는 과제, 과제의 해결수단, 발명의 효과를 포함한 구체적인 사항들은 다음에 기재할 실시예 및 도면에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법을 나타내는 순서도이고, 도 2a 및 도 2b는 도 1의 평탄화 층이 형성되기 전과 후를 비교하기 위한 사진이고, 도 3은 소스 전극 및 드레인 전극을 형성하는 방법을 설명하기 위한 도면이고, 도 4는 도 3의 소스 전극 및 드레인 전극 사이에 형성되는 채널을 나타내는 사진이고, 도 5는 도 1의 평탄화 층, 반도체 층 및 게이트 절연체 층의 연속 코팅에 사용되는 딥 코팅 공정을 나타내는 사진이다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법을 구체적으로 설명하면 다음과 같다.
먼저, 섬유로 이루어진 기판의 상부에 평탄화 층을 형성한다(S100). 구체적으로, 상기 평탄화 층은 경화성 고분자 수지, 열가소성 수지 또는 이들의 혼합물을 상기 기판의 상부에 도포하여 형성될 수 있다.
여기서, 상기 경화성 고분자 수지는 열이나 빛에 의해 가교 결합이 일어나는 SU-8과 같은 에폭시 수지, BCB(Benzocyclobutene), 폴리이미드(polyimide)로부터 생성된 것일 수 있다. 또한, 상기 열가소성 수지는 PMMA(polymethyl methacrylate)와 같은 아크릴계 공중합체, 폴리아미드계(polyamide) 섬유, 폴리우레탄계(polyurethane) 섬유, 폴리올레핀계(polyolefine) 섬유, 비닐계 섬유, 폴리에스테르계(polyester) 섬유 및 이를 포함하는 고분자로부터 생성된 것일 수 있다.
예컨대, 도 2a 및 도 2b에 도시된 바와 같이, 나일론 섬유로 이루어진 기판에 에폭시 수지를 도포하여 평탄화 층을 형성하게 되는 경우, 상기 평탄화 층 형성 전보다 기판 표면의 거친 정도가 감소하여 평탄한 형태를 보이게 된다.
다음으로, 상기 평탄화 층 위에 소스 전극 및 드레인 전극을 형성한다(S200).
여기서, 상기 소스 전극 및 드레인 전극은, 가는 실이나 금속 마스크를 이용한 열 증착, 스퍼터(sputter), 원자층증착(ALD)과 같은 진공증착 패턴 형성방법과 전기화학적 반응에 의한 표면 도포법 중 적어도 어느 하나의 방법에 의해 형성되거나, 화학적기상증착법(CVD)에 의한 이동 및 에칭(etching) 방법과 나노카본 잉크나 페이스트 제조를 통한 인쇄 및 코팅 방법 중 적어도 어느 하나의 방법에 의해 형성되거나, 딥 코팅(dip-coating), 스프레이(spray) 또는 스크린인쇄(screen printing)와 같은 인쇄 방법과 섬유 위에 직접 고분자 중합 반응을 하여 형성하는 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
예컨대, 도 3을 참조하여 가는 실을 이용한 열 증착을 통해 소스 전극 및 드레인 전극을 형성하는 방법을 설명하면 다음과 같다. 먼저, 평탄화 층이 형성된 복수의 섬유 기판을 준비한 후, 상기 복수의 섬유 기판에서 소스 전극 또는 드레인 전극이 형성되고자 하는 위치가 평행한 위치에 오도록 나란히 배치한다. 다음으로, 각각의 섬유 기판의 상기 소스 전극 또는 드레인 전극이 형성되고자 하는 위치에 가는 실을 이용한 열 증착을 수행하여 소스 전극 및 드레인 전극을 형성하게 된다.
한편, 상기 소스 전극 및 드레인 전극 사이에는 채널이 형성된다. 예컨대, 도 4에 도시된 바와 같이, 상기 소스 전극 및 드레인 전극의 사이에는 약 25㎛의 길이를 가지는 채널이 형성될 수 있다. 이때 채널의 길이는 사용되는 실의 두께를 통해 조절이 가능하며, 채널의 넓이는 나일론과 같은 섬유기판의 두께 조절 또는 가는 실을 섬유 기판 주위에 감는 각도와 횟수에 따라 변경될 수 있다.
다음으로, 상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 반도체 층을 형성한다(S300).
구체적으로, 상기 반도체 층은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 평탄화 층의 상부에 도포하여 형성될 수 있다. 이때 상기 고분자 또는 단분자 기반의 유기물 반도체는 단일 성분으로 이루어진 반도체 층 또는 두 개 이상의 반도체가 혼합된 다성분계 반도체 층으로 이루어진 반도체 채널을 포함할 수 있다.
여기서, 상기 유기물 반도체 층은 열 증착(thermal evaporation) 방법을 포함하는 기상증착(vapor-deposition) 방법 또는 딥-코팅(dip-coating), 잉크젯(inkjet), 스프레이(spray), 슬롯다이(slot-die), 스크린(screen) 인쇄와 같은 용액 공정법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 금속산화물 반도체 층은 스퍼터(sputter), 원자층증착(ALD; Atomic Layer Deposition)을 포함하는 물리적 증착방법, 화학적기상증착(CVD; Chemical Vapor Deposition) 방법 또는 전구체(precursor)로부터 열이나 빛을 이용해 소성 가능한 용액 공정법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 탄소나노소재 반도체 층은 단일벽(single-walled) 탄소나노튜브, 그래핀 나노리본(nanoribbon), 산화그래핀(graphene oxide), 또는 환원된 산화그래핀으로 이루어진 반도체 채널을 포함할 수 있다. 상기 탄소나노소재 반도체 층은 화학적 기상증착(CVD) 방법 또는 딥-코팅(dip-coating), 잉크젯(inkjet), 스프레이(spray) 인쇄와 같은 용액 공정법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
다음으로, 상기 반도체 층의 상부에 게이트 절연체 층을 형성한다(S400).
여기서, 상기 게이트 절연체 층은 고분자 절연체, 금속산화물 또는 이들의 혼합물을 상기 반도체 층의 상부에 도포하여 형성될 수 있다.
또한, 상기 게이트 절연체 층은 하부에 위치하는 반도체 층의 손상을 방지하며 상기 반도체 층 위에 도포될 수 있도록 직교성(orthogonal) 용매를 포함할 수 있다.
한편, 전술한 상기 평탄화 층, 상기 반도체 층 및 상기 게이트 절연체 층은 도 5에 도시된 바와 같은 딥 코팅(dip-coating) 공정에 의해 연속적으로 코팅될 수 있다.
다음으로, 상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 게이트 전극을 형성한다(S500).
여기서, 상기 게이트 전극은 쉐도우 마스크(shadow mask)를 이용한 진공 증착 방법, 선택적 영역의 전기화학적 증착 방법 또는 인쇄 코팅 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는, 섬유로 이루어진 기판(100)의 상부에 평탄화 층(110)이 형성되고, 상기 평탄화 층(110) 위에 소스 전극(122) 및 드레인 전극(124)이 형성되고, 상기 소스 전극(122) 및 드레인 전극(124)이 형성된 상기 평탄화 층(110)의 상부에 반도체 층(130)이 형성되고, 상기 반도체 층(130)의 상부에 게이트 절연체 층(140)이 형성되고, 상기 소스 전극(122) 및 드레인 전극(124) 사이의 채널 영역에 대응되는 상기 게이트 절연체 층(140) 위의 위치에 게이트 전극(152)이 형성되는 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 따른 섬유 일체형 박막 트랜지스터의 구성을 구체적으로 설명하면 다음과 같다.
먼저, 섬유로 이루어진 기판(100)은 천연 섬유, 화학 섬유, 유리 섬유, 금속 섬유 또는 이들의 혼합물로 형성된다. 이때 상기 기판(100)은 가요성, 평활성, 내수성, 인장강도 및 접이성이 우수한 것이 바람직하다.
여기서, 상기 천연 섬유는 목재 펄프, 마, 라미, 삼베 또는 모로부터 생성된 것일 수 있고, 상기 화학 섬유는 폴리아미드계(polyamide) 섬유, 폴리에스테르계(polyester) 섬유, 비닐계 섬유, 아크릴계 섬유, 폴리올레핀계(polyolefine) 섬유, 폴리우레탄계(polyurethane) 탄성 섬유 또는 탄소 섬유로부터 생성된 것일 수 있다.
또한, 상기 기판(100)은 단일 섬유로 형성되고, 그 단면은 원형, 타원형, 사각형을 포함하는 다각형 등 다양한 형태를 지닌 것일 수 있다.
다음으로, 평탄화 층(110)은 경화성 고분자 수지, 열가소성 수지 또는 이들의 혼합물을 상기 기판(100)의 상부에 도포하여 형성된다.
여기서, 상기 경화성 고분자 수지는 열이나 빛에 의해 가교 결합이 일어나는 SU-8과 같은 에폭시 수지, BCB(Benzocyclobutene), 폴리이미드(polyimide)로부터 생성된 것일 수 있다.
여기서, 상기 열가소성 수지는 PMMA(polymethyl methacrylate)와 같은 아크릴계 공중합체, 폴리아미드계(polyamide) 섬유, 폴리우레탄계(polyurethane) 섬유, 폴리올레핀계(polyolefine) 섬유, 비닐계 섬유, 폴리에스테르계(polyester) 섬유 및 이를 포함하는 고분자로부터 생성된 것일 수 있다.
다음으로, 소스 전극(122) 및 드레인 전극(124)은 금속, 탄소나노소재 또는 전도성 고분자 중 어느 하나로부터 선택되어 상기 평탄화 층(110) 위에 형성된다.
여기서, 상기 금속은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 아연(Zn), 인듐(In) 또는 이들의 합금 등을 포함할 수 있다. 이 경우, 상기 소스 전극(122) 및 드레인 전극(124)은 가는 실이나 금속 마스크를 이용한 열증착, 스퍼터(sputter), 원자층증착(ALD)과 같은 진공증착 패턴 형성방법과 전기화학적 반응에 의한 표면 도포법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 탄소나노소재는 탄소나노튜브(CNT), 그래핀 또는 이들의 혼합물로 형성된 것을 포함할 수 있다. 이 경우, 상기 소스 전극(122) 및 드레인 전극(124)은 화학적기상증착법(CVD)에 의한 이동 및 에칭(etching) 방법과 나노카본 잉크나 페이스트 제조를 통한 인쇄 및 코팅 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 전도성 고분자는 PEDOT:PSS(poly(3,4-ethylenedioxythiophene) polystyrene sulfonate), PANI(polyaniline) 또는 이들의 혼합물로 형성된 것을 포함할 수 있다. 이 경우, 상기 소스 전극(122) 및 드레인 전극(124)은 딥 코팅(dip-coating), 스프레이(spray) 또는 스크린인쇄(screen printing)와 같은 인쇄 방법과 섬유 위에 직접 고분자 중합 반응을 하여 형성하는 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
다음으로, 반도체 층(130)은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 소스 전극(122) 및 드레인 전극(124)이 형성된 상기 평탄화 층(110)의 상부에 도포하여 형성된다. 이때 상기 고분자 또는 단분자 기반의 유기물 반도체는 단일 성분으로 이루어진 반도체 층 또는 두 개 이상의 반도체가 혼합된 다성분계 반도체 층으로 이루어진 반도체 채널을 포함할 수 있다.
여기서, 상기 단분자 기반의 유기물 반도체는 펜타센(Pentacene), 테트라센(Tetracene), 루브렌(Rubrene), PCBM, TIPS-Pentacene, TES-ADT 또는 PDI8-CN2를 포함할 수 있다.
여기서, 상기 고분자 기반의 유기물 반도체는 폴리티오펜(polythiophene), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌(polyphenylene), 폴리티에닐 비닐리덴(polythienyl vinylidene), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아닐린(polyaniline), 폴리파라페닐렌비닐렌(polyparaphenylene vinylene), 폴리파라페닐렌(polyparaphenylene), 폴리플루로렌(polyfluorene), 폴리다이케토피롤로피롤(poly diketopyrrolopyrrole), 폴리피리딘(polypyridine), 폴리인디고(polyindigo), 폴리티오펜비닐렌(polythiovinylene) 또는 이들의 혼합물로 구성된 것을 포함할 수 있다.
여기서, 상기 금속산화물 반도체는 아연산화물(ZnOx), 아연주석산화물(ZTO), 인듐산화물(InOx), 인듐갈륨산화물(IGO), 인듐갈륨아연산화물(IGZO), 인듐주석산화물(ITO) 또는 이들의 혼합물로 형성된 것을 포함할 수 있다. 이 경우, 상기 반도체 층(130)은 스퍼터(sputter), 원자층증착(ALD; Atomic Layer Deposition)을 포함하는 물리적 증착방법 또는 전구체(precursor)로부터 열이나 빛을 이용해 소성 가능한 용액 공정법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 탄소나노소재 반도체는 반도체성 단일벽(single-walled) 탄소나노튜브(CNT), 그래핀(graphene), 그래핀 나노리본, 산화 그래핀(graphene oxide) 또는 환원된 산화그래핀(reduced graphene oxide)을 포함할 수 있다.
다음으로, 게이트 절연체 층(140)은 고분자 절연체, 금속산화물 또는 이들의 혼합물을 상기 반도체 층(130)의 상부에 도포하여 형성된다.
여기서, 상기 고분자 절연체는 폴리비닐리덴플루오라이드(PVDF; polyvinylidene fluoride) 및 이의 공중합체(예컨대, P(VDF-TrFE), P(VDF-TrFE-CFE)), 폴리아크릴계 고분자(예컨대, PMMA(poly methyl methacrylate)), 폴리비닐계 고분자(예컨대, PVP(poly vinyl phenol)), 폴리스티렌계고분자(예컨대, PS(polystyrene)), BCB(benzocyclobutene) 또는 이들의 혼합물로 형성된 것을 포함할 수 있다.
또한, 상기 게이트 절연체 층(140)은 하부에 위치하는 반도체 층(130)의 손상을 방지하며 상기 반도체 층(130) 위에 도포될 수 있도록 직교성 용매를 포함할 수 있다.
다음으로, 게이트 전극(152)은 금속, 전도성 고분자, 탄소나노소재 또는 이들의 혼합물 중 어느 하나로부터 선택되어, 상기 소스 전극(122) 및 드레인 전극(124) 사이의 채널 영역에 대응되는 상기 게이트 절연체 층(140) 위의 위치에 형성된다.
구체적으로, 상기 게이트 전극(152)은 쉐도우 마스크(shadow mask)를 이용한 진공 증착 방법, 선택적 영역의 전기화학적 증착 방법 또는 인쇄 코팅 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 금속은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 아연(Zn), 인듐(In) 또는 이들의 합금 등을 포함할 수 있다.
여기서, 상기 전도성 고분자는 PEDOT:PSS(poly(3,4-ethylenedioxythiophene) polystyrene sulfonate), PANI(polyaniline) 또는 이들의 혼합물로 형성된 것을 포함할 수 있다.
여기서, 상기 탄소나노소재는 탄소나노튜브(CNT), 그래핀 또는 이들의 혼합물로 형성된 것을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는 상기 게이트 절연체 층(140) 위에 형성된 소스 접점(미도시) 및 드레인 접점(미도시)을 더 포함할 수 있다.
구체적으로, 소스 접점(미도시)은 상기 평탄화 층(110) 위에 형성된 상기 소스 전극(122)에 연결되고, 드레인 접점(미도시)은 상기 평탄화 층(110) 위에 형성된 상기 드레인 전극(124)에 연결될 수 있다.
예컨대, 도 11에 도시된 바와 같이, 복수의 박막 트랜지스터를 포함하는 여러 가닥의 섬유 일체형 트랜지스터를 수평 방향으로 나란히 배치한 후, 하나의 금속선은 소스 접점만을 접하도록 하여 소스 전극만을 따로 전기적으로 연결하고, 다른 하나의 금속선은 드레인 접점만을 접하도록 하여 드레인 전극만을 따로 전기적으로 연결하고, 또 다른 하나의 금속선은 노출된 상태의 게이트 전극만을 접하도록 하여 상기 게이트 전극만을 따로 전기적으로 연결한 직물형 링-오실레이터 회로 구성을 설계할 수 있게 된다.
즉, 여러 개의 P형 및 N형 트랜지스터의 각 전극을 2차원 혹은 3차원 직조/편직 기술을 통해 전극별로 연결하여 고집적 직물형 전자회로로 구현할 수 있으므로, 본 발명에 따른 섬유 일체형 박막 트랜지스터는, 향후 의류 일체형 웨어러블 스마트 디바이스 구현을 위한 핵심 요소로 이용될 가능성이 높다고 판단할 수 있다.
도 7a 및 도 7b는 도 6에 도시된 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 전달 특성과 출력 특성을 나타내는 그래프이다. 구체적으로, 도 7a는 전달 특성에 관한 그래프로서, 게이트 전압이 -80 내지 20V 범위일 때의 드레인 전류의 크기를 나타내고, 도 7b는 출력 특성에 관한 그래프로서, 드레인 전압이 0 내지 -60V 범위일 때의 드레인 전류의 크기를 나타낸다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는 종래의 박막 트랜지스터가 나타내는 일반적인 전달 특성 및 출력 특성을 나타내는 것을 확인할 수 있다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성(complementary) 인버터 소자 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 인버터 소자는, 섬유로 이루어진 기판(200,300)의 상부에 평탄화 층(210,310)이 형성되고, 상기 평탄화 층(210,310) 위에 제1전극(222,322), 제2전극(224,324) 및 제3전극(226,326)이 각각 이격되어 형성되고, 일단은 상기 제1전극(222,322)에 접하고 타단은 상기 제2전극(224,324)에 접하도록 상기 평탄화 층(210,310) 위에 P형 반도체 층(232,332)이 형성되고, 일단은 상기 제2전극(224,324)에 접하고 타단은 상기 제3전극(226,326)에 접하도록 상기 평탄화 층(210,310) 위에 N형 반도체 층(234,334)이 형성되고, 상기 P형 반도체 층(232,332)과 상기 N형 반도체 층(234,334)이 형성된 상기 평탄화 층(210,310)의 상부에 게이트 절연체 층(240,340)이 형성되고, 상기 제1전극(222,322)과 상기 제2전극(224,324) 사이의 영역과 상기 제2전극(224,324)과 상기 제3전극(226,326) 사이의 영역에 대응되는 상기 게이트 절연체 층(240,340) 위의 위치에 게이트 전극(252,352)이 형성되는 것을 특징으로 한다.
이하, 본 발명의 다른 일 실시예에 따른 섬유 일체형 박막 트랜지스터에 기반한 상보성 인버터 소자의 구성을 구체적으로 설명하면 다음과 같다.
먼저, 섬유로 이루어진 기판(200,300)은 천연 섬유, 화학 섬유, 유리 섬유, 금속 섬유 또는 이들의 혼합물로 형성된다. 이때 상기 기판(200,300)은 가요성, 평활성, 내수성, 인장강도 및 접이성이 우수한 것이 바람직하다. 또한, 상기 기판(200,300)은 단일 섬유로 형성되고, 그 단면은 원형, 타원형, 사각형을 포함하는 다각형 등 다양한 형태를 지닌 것일 수 있다.
여기서, 상기 천연 섬유 및 화학 섬유에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
다음으로, 평탄화 층(210,310)은 경화성 고분자 수지, 열가소성 수지 또는 이들의 혼합물을 상기 기판(200,300)의 상부에 도포하여 형성된다.
여기서, 상기 경화성 고분자 수지 및 상기 열가소성 수지에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
다음으로, 제1전극(222,322), 제2전극(224,324) 및 제3전극(226,326)은 금속, 탄소나노소재 또는 전도성 고분자 중 어느 하나로부터 선택되어 상기 평탄화 층(210,310) 위에 각각 이격되어 형성된다. 이 경우, 상기 제3전극(226,326)에 전원(VDD)이 인가되고, 상기 제1전극(222)이 접지(GND)될 때, 상기 게이트 전극(252)에 입력전압(VIN)이 입력되면, 상기 제2전극(224)에서 출력전압(VOUT)이 출력되는 상보성 인버터 회로로 동작하게 된다.
여기서, 상기 금속, 상기 탄소나노소재 및 상기 전도성 고분자에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
다음으로, P형 반도체 층(232,332)은 일단은 상기 제1전극(222,322)에 접하고 타단은 상기 제2전극(224,324)에 접하도록 상기 평탄화 층(210,310) 위에 형성된다.
구체적으로, 상기 P형 반도체 층(232,332)은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 평탄화 층(210,310) 위의 상기 제1전극(222,322)과 상기 제2전극(224,324) 사이의 영역에 대응되는 위치에 도포하여 형성된다.
다음으로, N형 반도체 층(232,332)은 일단은 상기 제2전극(224,324)에 접하고 타단은 상기 제3전극(226,326)에 접하도록 상기 평탄화 층(210,310) 위에 형성된다.
구체적으로, 상기 N형 반도체 층(232,332)은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 평탄화 층(210,310) 위의 상기 제2전극(224,324)과 상기 제3전극(226,326) 사이의 영역에 대응되는 위치에 도포하여 형성된다.
여기서, 상기 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체 및 탄소나노소재 반도체에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
다음으로, 게이트 절연체 층(240,340)은 고분자 절연체, 금속산화물 또는 이들의 혼합물을 상기 P형 반도체 층(232,332) 및 상기 N형 반도체 층(234,334)이 형성된 상기 평탄화 층(210,310)의 상부에 도포하여 형성된다.
여기서, 상기 게이트 절연체 층(240,340)은 하부에 위치하는 P형 반도체 층(232,332) 또는 N형 반도체 층(234,334)의 손상을 방지하며 P형 반도체 층(232,332) 또는 N형 반도체 층(234,334) 위에 도포될 수 있도록 직교성 용매를 포함할 수 있다.
여기서, 상기 고분자 절연체에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
다음으로, 게이트 전극(252,352)은 금속, 전도성 고분자, 탄소나노소재 또는 이들의 혼합물 중 어느 하나로부터 선택되어, 상기 제1전극(222,322)과 상기 제2전극(224,324) 사이의 영역과 상기 제2전극(224,324)과 상기 제3전극(226,326) 사이의 영역에 대응되는 상기 게이트 절연체 층(240,340) 위의 위치에 형성된다.
구체적으로, 상기 게이트 전극(252,352)은 쉐도우 마스크를 이용한 진공 증착 방법, 선택적 영역의 전기화학적 증착 방법 또는 인쇄 코팅 방법 중 적어도 어느 하나의 방법에 의해 형성될 수 있다.
여기서, 상기 금속, 상기 전도성 고분자 및 상기 탄소나노소재에 관한 구체적인 설명은 전술한 바와 같으므로 생략할 수 있다.
한편, 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는 상기 게이트 절연체 층(240,340) 위에 형성된 제1접점(미도시), 제2접점(미도시) 및 제3접점(미도시)을 더 포함할 수 있다.
구체적으로, 제1접점(미도시)은 상기 평탄화 층(210,310) 위에 형성된 상기 제1전극(222,322)에 연결되고, 제2접점(미도시)은 상기 평탄화 층(210,310) 위에 형성된 상기 제2전극(224,324)에 연결되고, 제3접점(미도시)은 상기 평탄화 층(210,310) 위에 형성된 상기 제3전극(226,326)에 연결될 수 있다.
예컨대, 도 11에 도시된 바와 같이, 복수의 박막 트랜지스터를 포함하는 여러 가닥의 섬유 일체형 트랜지스터를 수평 방향으로 나란히 배치한 후, 하나의 금속선은 제1접점만을 접하도록 하여 제1전극만을 따로 전기적으로 연결하고, 다른 하나의 금속선은 제2접점만을 접하도록 하여 제2전극만을 따로 전기적으로 연결하고, 또 다른 하나의 금속선은 제3접점만을 접하도록 하여 제3전극만을 따로 전기적으로 연결하고, 또 다른 하나의 금속선은 노출된 상태의 게이트 전극만을 접하도록 하여 상기 게이트 전극만을 따로 전기적으로 연결한 직물형 링-오실레이터 회로 구성을 설계할 수 있게 된다.
즉, 여러 개의 P형 및 N형 트랜지스터의 각 전극을 2차원 혹은 3차원 직조/편직 기술을 통해 전극별로 연결하여 고집적 직물형 전자회로로 구현할 수 있으므로, 본 발명에 따른 섬유 일체형 박막 트랜지스터는, 향후 의류 일체형 웨어러블 스마트 디바이스 구현을 위한 핵심 요소로 이용될 가능성이 높다고 판단할 수 있다.
도 10a 및 도 10b는 도 8 및 도 9에 도시된 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자의 전압 전달 특성과 인버터 이득을 나타내는 그래프이다. 구체적으로, 도 10a는 전압 전달 특성에 관한 그래프로서, 입력 전압이 0 내지 100V 범위일 때의 출력 전압의 크기를 나타내고, 도 10b는 인버터 이득에 관한 그래프로서, 입력 전압이 0 내지 100V일 때의 인버터 이득값을 나타낸다.
도 10a 및 도 10b를 참조하면, 본 발명의 다른 일 실시예에 따른 섬유 일체형 탑 게이트 구조의 박막 트랜지스터에 기반한 상보성 인버터 소자는 종래의 박막 인버터 회로가 나타내는 일반적인 전압 전달 특성과 인버터 이득을 나타내는 것을 확인할 수 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.
100,200,300: 기판
110,210,310: 평탄화 층
122: 소스 전극 124: 드레인 전극
126: 채널 222,322: 제1전극
224,324: 제2전극 226,326: 제3전극
130: 반도체 층 232,332: P형 반도체 층
234,334: N형 반도체 층 140,240,340: 게이트 절연체 층
152,252,352: 게이트 전극
122: 소스 전극 124: 드레인 전극
126: 채널 222,322: 제1전극
224,324: 제2전극 226,326: 제3전극
130: 반도체 층 232,332: P형 반도체 층
234,334: N형 반도체 층 140,240,340: 게이트 절연체 층
152,252,352: 게이트 전극
Claims (19)
- 섬유로 이루어진 기판의 상부에 평탄화 층을 형성하는 단계;
상기 평탄화 층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 반도체 층을 형성하는 단계;
상기 반도체 층의 상부에 게이트 절연체 층을 형성하는 단계; 및
상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 게이트 전극을 형성하는 단계를 포함하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
진공증착패턴 형성방법과 전기화학적 반응에 의한 표면 도포법 중 적어도 어느 하나의 방법에 의해 상기 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
화학적기상증착법(CVD)에 의한 이동 및 에칭 방법과 잉크나 페이스트 제조를 통한 인쇄 및 코팅 방법 중 적어도 어느 하나의 방법에 의해 상기 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법. - 제1항에 있어서,
상기 반도체 층을 형성하는 단계는,
물리적 증착방법과 전구체로부터 열이나 빛을 이용해 소성 가능한 용액 공정법, 반도체 잉크 제조를 통한 인쇄 또는 코팅 방법 중 적어도 어느 하나의 방법에 의해 상기 반도체 층을 형성하는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법. - 제1항에 있어서,
상기 게이트 전극을 형성하는 단계는,
쉐도우 마스크를 이용한 진공증착방법, 선택적 영역의 전기화학적 증착방법 또는 인쇄 코팅 방법 중 적어도 어느 하나의 방법에 의해 상기 게이트 전극을 형성하는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터의 제조방법. - 섬유로 이루어진 기판;
상기 기판의 상부에 형성된 평탄화 층;
상기 평탄화 층 위에 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 형성된 반도체 층;
상기 반도체 층의 상부에 형성된 게이트 절연체 층;
상기 소스 전극 및 드레인 전극 사이의 채널 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 형성된 게이트 전극을 포함하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제6항에 있어서,
상기 반도체 층은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 소스 전극 및 드레인 전극이 형성된 상기 평탄화 층의 상부에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제6항에 있어서,
상기 평탄화 층은 경화성 고분자 수지, 열가소성 수지 또는 이들의 혼합물을 상기 기판의 상부에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제6항에 있어서,
상기 게이트 절연체 층은 고분자 절연체, 금속산화물 또는 이들의 혼합물을 상기 반도체 층의 상부에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제6항에 있어서,
상기 게이트 절연체 층은 직교성 용매를 포함하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제6항에 있어서,
상기 게이트 절연체 층을 통과하여 소스 전극 및 드레인 전극 위에 형성된 소스 접점 및 드레인 접점을 더 포함하며,
상기 소스 접점은 상기 평탄화 층 위에 형성된 상기 소스 전극에 연결되고, 상기 드레인 접점은 상기 평탄화 층 위에 형성된 상기 드레인 전극에 연결되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 섬유로 이루어진 기판;
상기 기판의 상부에 형성된 평탄화 층;
상기 평탄화 층 위에 각각 이격되어 형성된 제1전극, 제2전극 및 제3전극;
일단은 상기 제1전극에 접하고 타단은 상기 제2전극에 접하도록 상기 평탄화 층 위에 형성된 P형 반도체 층;
일단은 상기 제2전극에 접하고 타단은 상기 제3전극에 접하도록 상기 평탄화 층 위에 형성된 N형 반도체 층;
상기 P형 반도체 층과 상기 N형 반도체 층이 형성된 상기 평탄화 층의 상부에 형성된 게이트 절연체 층;
상기 제1전극과 상기 제2전극 사이의 영역과 상기 제2전극과 상기 제3전극 사이의 영역에 대응되는 상기 게이트 절연체 층 위의 위치에 형성된 게이트 전극을 포함하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 섬유 일체형 탑 게이트 구조의 박막 트랜지스터는,
상기 제3전극에 전원이 인가되고, 상기 제1전극이 접지될 때, 상기 게이트 전극에 입력전압이 입력되면, 상기 제2전극에서 출력전압이 출력되는 상보성 인버터 회로로 동작하는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 P형 반도체 층은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 평탄화 층 위의 상기 제1전극과 상기 제2전극 사이의 영역에 대응되는 위치에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 N형 반도체 층은 고분자 또는 단분자 기반의 유기물 반도체, 금속산화물 반도체, 탄소나노소재 반도체 또는 이들의 혼합물을 상기 평탄화 층 위의 상기 제2 전극과 상기 제3 전극 사이의 영역에 대응되는 위치에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 평탄화 층은 경화성 고분자 수지, 열가소성 수지 또는 이들의 혼합물을 상기 기판의 상부에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 게이트 절연체 층은 고분자 절연체, 금속산화물 또는 이들의 혼합물을 상기 반도체 층의 상부에 도포하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 게이트 절연체 층은 직교성 용매를 포함하여 형성되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터. - 제12항에 있어서,
상기 게이트 절연체 층 위에 형성된 제1접점, 제2접점 및 제3접점을 더 포함하며,
상기 제1접점은 상기 평탄화 층 위에 형성된 상기 제1전극에 연결되고, 상기 제2접점은 상기 평탄화 층 위에 형성된 상기 제2전극에 연결되고, 상기 제3접점은 상기 평탄화 층 위에 형성된 상기 제3전극에 연결되는 것을 특징으로 하는 섬유 일체형 탑 게이트 구조의 박막 트랜지스터.
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2015
- 2015-03-31 KR KR1020150045212A patent/KR20160116868A/ko unknown
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