JP5557304B1

JP5557304B1 - 有機半導体素子及びそれを備えたｃｍｉｓ半導体装置

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Publication number: JP5557304B1
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Inventors: 忠弘大見
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Abstract

本発明の課題の一つは、有機半導体素子のn型動作特性の改善を図ることにある。本発明の課題の中の別な課題は、ペンタセンのn型動作特性の改善を図り、ペンタセンを使用するp型動作電子素子と同等以上のn型動作特性を有する有機半導体素子並びにその素子を構成電子素子として備えたCMIS回路構成、特にCMOS回路構成を有する半導体装置を提供することである。
本発明の課題解決手段の一つは、ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記ソース電極部が多層構造を有し、前記活性層領域に接する最下層領域から最表層領域に亘って、前記活性層領域を構成する材料の仕事関数に近い仕事関数を有する材料で順に各層が構成されている有機半導体素子にある。

Description

本発明は、有機半導体素子及びそれを備えたCMIS半導体装置に関するものである。

有機半導体は、一般にシリコン単結晶半導体に比べ、キャリア移動度の点を除けば、可撓性、軽量性、耐衝撃性、薄型性、低コスト性、大面積性に於いて優位性を有している。特に、面積コストにおいては、面積が大きくなればなるほどその優位性は顕著になる。その為、自発光表示装置、太陽電池などの大面積エレクトロニクスデバイスに向くので産業界の期待は大きい。

しかし、一方、有機半導体には、それなりのホール移動度を有するものもあるが、大概は単結晶のものであり、有機半導体の特徴である大面積化（大面積に亘って多数の薄膜トランジスタ（以後「Thin Film Transistor：TFT」と記すこともある）を活かしきれない状況にある。

しかも、有機半導体の場合は、n型半導体・p型半導体という材料ではなく其の殆どが真正（i型）半導体若しくはそれに近いものである。即ち、有機半導体の場合は、シリコン（Si）のような一般的な無機半導体のように不純物を添加（ドーピング）して半導体そのものをn型・p型にしてn型半導体動作・p型半導体動作をさせるものではなく、電極／有機半導体の界面及び絶縁体／有機半導体の界面を制御することによりn型動作・p型動作をさせるようにしているのが実情である。その理由は、無機半導体のように効率よくドーピングして実用に耐えるn型・p型の有機半導体がまだ実現されていないことにある。

有機半導体をn型動作・p型動作させるには、次のようなことが考えられ研究レベルでは一部実現している。即ち、p型動作させるためには、選択した有機半導体材料のHOMO（Highest Occupied Molecular Orbital）と出来るだけ整合するように仕事関数の大きな材料で電極を構成し、該有機半導体材料のHOMOへの正孔注入をしやすくする。n型動作させるためには、選択した有機半導体材料のLUMO（Lowest Unoccupied Molecular Orbital）と出来るだけ整合するように仕事関数の小さな材料で電極を構成し、該有機半導体材料のLUMOへの電子注入をしやすくする。

しかし、大面積化に向く薄膜状（非晶質若しくは多結晶、微結晶）のものとなると、一般に、伝導特性がp型動作のものに比べ、n型動作のものには実用に十分供される移動度（移動度そのものを大きくするのではなく、電極より注入されるキャリア濃度を十分とすることで、キャリア蓄積層にキャリアを十分に蓄積することで、移動度を見掛け上大きくする）を安定的に有するものがないのが実情である。況してや、電子移動度とホール移動度が実用に供される値を有する両極性の材料となると皆無である。そのため、CMOS回路構成に代表されるCMIS回路構成の半導体装置を作成するとなると、p型とn型で材料を別々に選択しなければならず、製造プロセスの煩雑さに加え工数増を招き生産の効率低下とコスト向上という不都合が生ずる。

その中でも、両極性有機半導体材料の一つであるペンタセンは、有望視されている材料の一つである。しかし、そのキャリア移動度が、ホールの場合は、アモルファスシリコン（以後「A-Si」と略記することもある）並みの0.1〜1cm²/Vsec程度が得られているのに対し、電子の場合は、精々0.05cm²/Vsec程度と極めて小さい。そのために、消費電力の点で優れているCMOS半導体装置へ適用しようとすると、pMOSトランジスタ（以後「pMOSTr」と記すこともある）とnMOSトランジスタ（以後「nMOSTr」と記すこともある）との間で特性上の極端な不整合性が生じ、有機半導体の優位性を十分活かしきれていない。

この課題を解決するために、ペンタセンからなる活性層領域とゲート絶縁膜の界面に、電子供給層としてCa（カルシウム）(2.8eV)などの仕事関数の小さい金属層を導入して見掛け上の電子の移動度を向上させる（実際は、活性領域をソース側からドレイン側に流れる電流を増大させる）ことで、ペンタセンのn型動作特性の改善を図るという報告がある（非特許文献１）。

Japanese Journal of Applied Physics 51 (2012) 04DK01.

しかし、Caなどの金属は酸化しやすく、デバイス動作特性及びデバイス製造の生産効率・量産性に課題が存在している。特にカルシウム（Ca）は、空気中で放置すると酸素・水・二酸化炭素と反応して腐食する、殊に水とは激しく反応して水素を発生する、また、ハロゲンとは気相中で直接反応し、ハロゲン化物を生成する、など化学反応性に富むため生産ラインでの取り扱いも煩雑になる傾向にある。

本発明は上記点に鑑み鋭意研究することによりなされたものであって、その目的は、有機半導体素子のn型動作特性の改善を図ることにある。

本発明のもう一つの目的は、ペンタセンのn型動作特性の改善を図り、ペンタセンを使用するp型動作電子素子と同等以上のn型動作特性を有する有機半導体素子並びにその素子を構成電子素子として備えたCMIS回路構成、特にCMOS回路構成を有する半導体装置を提供することである。

本発明の一つの側面は、ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記ソース電極部が多層構造を有し、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されており、前記最下層領域が硼化ランタン（LaB ₆ ）で構成されており、前記最下層領域が窒素を含むことを特徴とする有機半導体素子にある（第一の発明）。

本発明のもう一つ別な側面は、ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記有機半導体はペンタセンであり、前記活性層領域に接して前記ゲート絶縁膜側に硼化ランタン（以後「LaB₆」と記すこともある）を含む層領域（A）を有し、前記ソース電極部が多層構造であって、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されていることを特徴とする有機半導体素子にある（第二の発明）。

本発明の更にもう一つの側面は、上記第二の発明に於いて、前記最下層領域が窒素を含むことを特徴とする有機半導体素子にある（第三の発明）。

本発明の更にもう一つ別な側面は、上記第一乃至第三の発明に於いて、前記有機半導体素子がn型動作特性を示す有機半導体素子であることを特徴とする有機半導体素子にある（第四の発明）。

本発明の更に別なもう一つの側面は、CMIS回路構成を備えたCMIS半導体装置において、前記CMIS回路を構成するn型動作の電子素子が、前記第四の発明の有機半導体素子であることを特徴とするCMIS半導体装置にある（第五の発明）。

本発明の更に別なもう一つの側面は、ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記ソース電極部が多層構造を有し、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されており、前記最下層領域が硼化ランタン（LaB ₆ ）で構成されており、前記硼化ランタン（LaB ₆ ）には窒素が添加されていることを特徴とするp型動作特性を示す有機半導体素子にある（第六の発明）。

本発明によれば、デバイス動作特性が高く動作安定性に優れ、デバイス製造の生産効率が高く量産に向いた有機半導体素子及びCMIS半導体装置が得られる。又、本発明によれば、高速で低電圧駆動できる有機半導体素子及びCMIS半導体装置が得られる。

本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。

添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
図１は、本発明の好適な実施態様例の一つであるnMOSTrの構造を説明するための模式的構造説明図である。図２は、本発明の好適な実施態様例の一つであるCMOS回路構造を備えた半導体装置の構造を説明するための模式的構造説明図である。図３は、図２の半導体装置の回路図である。

図１は、本発明の好適な実施態様例の一つであるnMOSTrの構造を説明するための模式的構造説明図である。

図１のnMOSTr１００は、n型伝導特性を示し、基体１０１上に、ゲート電極１０２、ゲート絶縁膜１０３、有機半導体（好ましくはペンタセン）の活性層領域１０４、ソース電極領域１０５、ドレイン電極領域１０６が、この順で重畳された積層構造を有する。そして、その特徴は、前記活性層領域１０４に接して該活性層領域１０４とゲート絶縁膜１０３に挟持され、硼化ランタン（以後「LaB₆」と記すこともある）を含む層領域（A）１０７が設けられた構造を有していることである。本発明においては、この層領域（A）１０７は、必要に応じて好ましい実施態様例として設けられるが、本発明の必須要件ではない。

前記層領域（A）１０７は、前記nMOSTr１００が動作する際、前記活性層領域１０４に電子を供給して前記活性層領域１０４の移動度を高める機能を有する。即ち、層領域（A）１０７は、電子供給層として機能する。硼化ランタン（LaB₆）は、それだけでも低仕事関数の材料であるが、前記活性層領域１０４の製造プロセス過程で窒素（N）を添加することで仕事関数をより小さくすることができる。

図１のnMOSTr１００は、上記の構造が基本構造であるが、更に必要であれば、その目的に応じて、ゲート絶縁膜１０３と層領域（A）１０７の間には、第一の界面制御層１０８が設けられる。更には、ソース電極部１０５・ドレイン電極部１０６には、活性層領域１０４側に、該活性層領域１０４に直接接して第二の界面制御層１０９が設けられる。界面制御層１０８は、ゲート絶縁膜１０３と活性層領域１０４との界面の特性向上（特に界面準位の発生抑制の向上）のために必要に応じて設けられる。

界面制御層１０８、１０９は、その後の製造プロセスにおけるプロセス温度を考慮して耐熱性の材料で構成するのが望ましい。その様な材料として、本発明に於いて好適に採用される材料には、ポリビニルフェノール（以後、「PVPh」と略記することもある）が挙げられる。

ゲート絶縁膜１０３と活性層領域１０４との界面の特性は、特にnMOSTr１００の閾値電圧の安定化に影響を及ぼすが、界面制御層１０８を設けることで閾値電圧の安定化を図ることが出来る。特に、界面制御層１０８を、PVPhの蒸着によって形成すれば、その層厚をピンホールなく極薄化することができ、閾値電圧の安定化と動作電圧の低減化を大幅に図ることが出来る。

また、界面制御層１０９は、ソース電極部１０５・ドレイン電極部１０６と活性層領域１０４との間の界面特性を改善するために必要に応じて設けられる。特に、界面制御層１０９を蒸着系のPVPhで構成することで、キャリアトラップの元になる界面準位を大いに低減させることが出来るので、本発明に於いては、PVPhの界面制御層１０９の設定は好ましい態様である。界面制御層１０９についても、界面制御層１０８と同様、その後の製造プロセスにおけるプロセス温度を考慮して耐熱性の材料で構成するのが望ましい。

基体１０１上に設けたゲート電極１０２の周囲には、ゲート電極１０２上にゲート絶縁膜１０３を設けるために、ゲート電極１０２の上面１１１と平坦にするために、樹脂などで平坦化領域１１０（１１０ａ、１１０ｂ）が設けられる。平坦化領域１１０を樹脂で構成する場合は、その後のプロセス工程で高温処理が適用され易くするために耐熱性樹脂を用いるのが望ましい。

本発明に於いて基体１０１としては、様々な材料を用いることが可能であるが、好ましく採用されるのは、耐熱プラスチック、ガラス、金属、セラミックスなどである。その様な材料としては、例えば、石英、青板ガラス、アルカリ金属レスガラス、シリコン（ケイ素）基板、アルミニウム、ステンレス等の金属基板、ガリウムヒ素（ＧａＡｓ）等の半導体基板、及び熱可塑性又は熱硬化性のプラスチック基板等が用いられる。また、耐熱性がそれ程要求されない（プロセス温度２００℃以下）のであれば、例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体やブレンド体、ポリマーアロイ等がプラスチック基板の材料として挙げられる。また、上記材料のうちの２種以上を積層した複合積層体とした基体も用いることができる。

ゲート電極１０２を構成する電極材料としては、半導体分野で通常に使用されている材料であれば、大概の材料が採用され得る。

図１に示すようなボトムゲートタイプの電界効果トランジスタ（以後「FET」と記す場合もある）の場合は、基体１０１はある程度以上の耐熱性を要求されるので、設計上の所望の耐熱性に従って材料の選択がなされる。

本発明に於いてゲート電極１０２を構成する電極材料として望ましくは、以下の導電体材料から選択されるのが好ましい。その導電体材料としては、例えば、Cr、Al、Ta、Mo、Nb、Cu、Ag、Au(4.9eV)、Pt、Pd、In、Ni、Nd、Ca、Ti、Ta、Ir、Ru、W、Mo、Ru-Mo合金などの金属及びこれら金属の合金が挙げられる。その他、InO₂、SnO₂、ITO等の導電性の酸化物、TiN、TaNなどの導電性窒化物、ポリアニリン、ポリピロール、ポリチオフェン、またはポリアセチレン等の導電性高分子、グラフェン、カーボンナノチューブ、電荷移動錯体などの分子性導体、それらの積層構造部材が挙げられる。また、上記導電性高分子に塩酸、硫酸、スルホン酸等の酸、PF₆、AsF₅、FeCl₃等のルイス酸、ヨウ素等のハロゲン原子、ナトリウムやカリウム等の金属原子等のドーパントを添加したものを用いてもよい。更に、カーボンブラックまたは金属粒子を分散した導電性の複合材料を用いてもよい。

ゲート電極１０２は、その上に形成される層（又は膜）の平坦性を考慮して電極機能が発揮され、ピンホールが発生しない範囲に於いて出来る限り薄く形成されるのが望ましい。具体的には、通常は１００ｎｍ以下、好ましくは、５０ｎｍ以下、より好ましくは、１０ｎｍ以下の厚さで形成されるのが望ましい。

平坦化領域１１０は、好ましくは、耐熱材料で構成するのが望ましいが、耐熱性がそれ程要求されない（プロセス温度２００℃以下）のであれば、平坦化領域１１０を構成する材料として好ましく選択される材料の選択範囲は、一段と拡大される。

平坦化領域１１０を構成する材料としては、好ましくは、塗膜性に優れた樹脂材料が望ましい。そのような樹脂としては、熱可塑性樹脂、熱硬化性樹脂、光硬化性樹脂の中で溶媒可溶性であれば大概の樹脂が使用できる。具体的には、ポリフェニレンスルフィド（PPS）、ポリアリレート（PAR）、ポリサルフォン又はポリスルホン（PSF）、ポリエーテルサルフォン（PES）、ポリエーテルイミド（PEI）、ポリアミドイミド（PAI）、ポリエーテルエーテルケトン（PEEK）、液晶ポリエステル（LCP）、ポリプロピレン（PP）、ポリ塩化ビニリデン（PVDC）、ポリエチレンテレフタレート（PET）、ポリカーボネート（PC）、フッ素樹脂（PTFE）、メラミン樹脂（MF）、フェノール樹脂（PF）、エポキシ樹脂（EP）、不飽和ポリエステル樹脂（UP）、ポリビニルフェノール（PVPh）等が挙げられる。これらの樹脂の中で、耐熱温度が150℃以上もあり、より高い耐熱性をもつ樹脂として、ポリアリレート（PAR）、ポリスルホン（PSF）、ポリフェニレンスルフィド（PPS）、ポリエーテルエーテルケトン（PEEK）、ポリイミド樹脂、フッ素樹脂などが好ましい。ポリアミドイミド（PAI）、ポリエーテルエーテルケトン（PEEK）などは、250℃以上の耐熱性があり、しかも長時間の使用も可能であるので、本発明に於いては、特に好ましい材料である。この他、ピンホールなく超極薄化膜の形成ができるポリビニルフェノール（PVPh）も、本発明に於いて特に好ましい材料である。平坦化領域１１０は樹脂で構成される他、酸化シリコン（SiO₂）、窒化シリコン（Si₃N₄）、酸窒化シリコン（SiNO）、炭窒化シリコン（SiCN）などの無機絶縁材料で構成しても良い。

ゲート絶縁膜１０３は、ゲート容量とリーク電流防止を担保できる材料と製造プロセスが選択されて形成される必要がある。また、ゲート絶縁膜１０３は、成膜後に適用されるプロセス工程で高温処理が出来るように望ましくは耐熱性の材料で構成するのが好ましい。その様なものとしては、例えば、酸化シリコン（SiO₂）、窒化シリコン（Si₃N₄）、酸窒化シリコン（SiNO）、炭窒化シリコン（SiCN）などの無機絶縁材料が挙げられる。

電子素子のより微細化・高性能化を実現するためには、ゲート絶縁膜１０３は、より高誘電率で隣接層との電気的整合性（低界面準位）に優れた材料を選択して適切な製造プロセスと製造条件で形成するのが望ましい。そのような材料としては、所謂、high-k材料として呼ばれている材料があり、その中から電子素子の設計上の所望に応じて選択して使用するのが望ましい。その様なhigh-k材料としては、リーク電流、移動度、耐熱性、膜中や界面に於ける欠陥、不純物拡散などの観点から、HfO₂やZrO₂などの遷移金属の酸化物、及びそれらのシリケート（HfSi_xO_y、ZrSi_xO_y）、Al₂O₃やそれらの複合酸化物（Hf_1-xAl_xO_y、Zr_1-xAl_xO_y）などが挙げられる。これらの他には、Si、Hf、Ti、Laの多種元素からなる混合酸化物、ルチル型TiO₂（比誘電率約８０）、（Ba、Sr）TiO₃（ペロブスカイト）、SrBi₄Ti₄O₁₅、SrBi₂Ta₂O₉、Ta₂O₃、La₂O₃、Dy₂O₃、La₂O₃をベースにした希土類酸化物、HfSiON、なども使用し得る。

また、これらの材料の中から複数を適宜選択して夫々を層状にして積層（スタック）した構造の積層構造部材でゲート絶縁膜１０３を構成しても良い。そのよう積層構造部材としては、例えば、HfSiON/SiO₂、HfO₂/Al₂O₃、TiO₂/La₂O₃、HfLaSiO/SiO₂、などの２層構造、HfO₂/Y₂O₃/Al₂O₃、TiO₂/HfSiO/SiO₂、などの３層構造のものが挙げられる。

上記に挙げた材料の大半は、EOT（Equivalent Oxide Thickness：酸化膜換算膜厚）1nm以下においてリーク電流を大幅に低減することができるので、本発明において、ゲート絶縁膜１０３を構成するのに好適な材料である。

本発明においては、その中でも、ゲート絶縁膜１０３としては、Hf系の材料で構成する膜が好ましい。Hf系high-k膜は、Laを添加してメタル電極の実効仕事関数を低エネルギー側にシフトさせることが出来る。この方法は、Laの添加量と膜厚方向の分布が重要であるので、膜設計においてはこの点を十分配慮して膜形成するのが望ましい。また、Laの添加量を多くするとLa系酸化物に近づき比誘電率が約２７と高くなるので有望となるが、La系酸化物は吸湿性がるため大気中の水分と反応するので、真空を破ることなく一貫生産を採用するなり、あるいは電子素子形成過程では、Ar、Heなどの希ガス雰囲気中に置くなどの配慮が必要である。

また、Laの添加には、HfTiターゲットとHfLaターゲットを使用してコスパッタ（Co-sputter）することで、ゲート絶縁膜１０３を形成するのが望ましい。その際のLaの添加量の調節は、HfLaターゲト中のLaの組成比を所望に従って変えれば良い。また、HfLaターゲットをプラズマから断続的に遮蔽したりして成膜することでゲート絶縁膜１０３中の、Laの添加量を調整することが出来る。

HfO₂は、イットリウム（Y）、シリコン（Si）を添加することで誘電率を大幅に改善できるので、ゲート絶縁膜１０３を形成するには好ましい材料である。

ゲート絶縁膜１０３に、自己組織化単分子膜（Self-Assembled Monolayer：SAM）を採用することも出来る。その場合、ゲート絶縁膜１０３をSAMそのもので構成しても良いし、SAMの多層構造としても良い。SAMの多層構造膜としては、例えば、Langmuir膜なども挙げられる。或いは、例えば、Al₂O₃薄膜とn−オクタデシルホスホン酸のSAMの複合積層構造の膜として採用することも出来る。

本発明において、ゲート電極１０２とゲート絶縁膜１０３を構成する好ましい材料の組み合わせは、前述した材料の中から適宜選択することが出来る。譬えば、Mo/HfSiON/SiO₂、Mo-O-Hf/HfSiON/SiO₂などのMetal/HfLaSiO/SiO₂の組合せ、TiN/HfSiONの組合せ、Metal/HfSiO/TiO₂の組合せ、TiN/TiO₂/HfSiOの組合せ、などが挙げられる。

ゲート電極１０２とゲート絶縁膜１０３の界面特性は、デバイス（半導体素子）特性に影響大である。従って、キャリアをトラップする界面準位の形成やエネルギー障壁の形成が抑制されるように、ゲート電極１０２とゲート絶縁膜１０３の形成には材料の選択以上の注意と工夫により製膜するのが好ましい。例えば、好ましくは、ゲート電極１０２とゲート絶縁膜１０３を真空一貫形成するのは望ましい。更に、例えば、TiN/HfSiOのような場合には、真空一貫界面固相反応法で形成するのも好ましい。真空一貫界面固相反応法は、物理蒸着（Physical Vapor Deposition）をベースとした界面固相反応（Solid Phase Interface Reaction：SPIR）法である（H.Watanabe et al., Appl. Phys. Lett. 85, 449, 2004.参照）。

層領域（A）１０７は、前述したように、硼化ランタン（LaB₆：六硼化ランタン）で構成されるが、好ましくは、窒素含有硼化ランタン（LaB₆(N)）で構成するのが望ましい。

本発明において、層領域（A）１０７に採用されるより好ましいLaB₆(N)膜は、結晶構造を有すると共に窒素原子を０．３〜０．５原子％含み、且つ、該膜中における全結晶中の１０〜２５０ｎｍの粒径範囲にある結晶の割合が２０〜９０％であって、該膜の結晶化度が２０％以上である膜である。更に好ましいのは、粒径が１０〜２５０ｎｍの範囲における結晶粒径分布のピークの最大が、１５〜１５０ｎｍの範囲にある膜である。

本発明者等が推測するには、上記の数値範囲とすることで、２．４ｅＶという低仕事関数のLaB₆膜とすることだけでなく、活性層領域１０４との界面親和性に優れるため界面特性が良好で、且つ密着性も良い膜になるものと思われる。そのため、デバイスの累積使用時間がかなり長時間になっても所期の密着性が維持され、膜の浮きや膜剥がれを起こさず経時変化対抗特性に優れたLaB₆膜が得られる。

膜中における全結晶中の１０〜２５０ｎｍの粒径範囲にある結晶の割合は、好ましくは、上記の数値範囲であるのが望ましいが、より好ましくは、５０〜９０％、更により好ましくは、８０〜９０％であるのが望ましい。より一層好ましくは、３０〜２００ｎｍの粒径範囲にある結晶の割合が５０〜９０％であるのが望ましい。更には、５０〜１５０ｎｍの粒径範囲にある結晶の割合が５０〜９０％であるのが格段に望ましいものである。

本発明において、より良好な窒素含有六硼化ランタン（LaB₆(N)）膜を得るには、膜の結晶化度も重要である。結晶化度としては、好ましくは、上記した様に２０％以上であるのが望ましいが、より好ましくは３０％以上、更により好ましくは、５０％以上であるのが望ましい。

結晶粒径分布のピーク位置も本発明のより好適なLaB₆(N)膜を得るには重要なパラメーターである。本発明に於いては、粒径が１０〜２５０ｎｍの範囲における結晶粒径分布のピークの最大が、１５〜１５０ｎｍ内にあるのが望ましく、より好ましくは、１５〜１２０ｎｍ、より一層好ましくは、２０〜１００ｎｍの範囲にあるのが望ましい。

ソース電極部１０５とドレイン電極部１０６は、活性層領域１０４とのコンタクトが電気的にスムーズになるように活性層領域１０４を構成する材料との関係において適宜選択される材料で構成されるのが望ましい。即ち、nMOSTr１００の場合、活性層領域１０４はn型動作特性とされるため、ソース電極部１０５は、少なくとも活性層領域１０４と直接コンタクトする層領域は、なるべく仕事関数の小さな材料で構成するのが好ましい。本発明においては、ソース電極部１０５は、nMOSTr１００の外部との電気的接点の機能も有するので、少なくても最表層領域を構成する材料の選択には、外部の電気的接点の材料との整合性も考慮される必要がある。

図１に示すnMOSTr１００の場合、ソース電極部１０５は、例えば、安価で取り扱い易い材料で構成した上部電極領域１０５ａと仕事関数の小さな材料で構成した下部電極領域１０５ｂとの積層構造とされている。本発明に於いては、上部電極領域１０５ａと活性層領域１０４とのコンタクトが電気的にスムーズになるようするために、下部電極領域１０５ｂは、多層構造を有し、活性層領域１０４に直接接する最下層領域（ＭＵＤＬ）から最表層領域（ＭＵＰＬ）に亘って、活性層領域１０４を構成する材料の仕事関数に近い仕事関数を有する材料で順に各層領域が構成される（以後、これらの層領域の積層構造体全体を指して「遷移層」と呼ぶ時もある）。

前記最下層領域（ＭＵＤＬ）は、例えば、活性層領域１０４をペンタセンで構成しn型動作特性とする場合は、ペンタセンのLUMO（Lowest Unoccupied Molecular Orbital）３．２ｅＶとできる限り整合性が取れるように材料の選択が適宜されるのが望ましい。その結果、ソース電極部１０５から活性層領域１０４を構成する材料のLUMOへの電子の注入をしやすくする。

具体的には、例えば、上部電極領域１０５ａは、Al、Cuなどの金属で、下部電極領域１０５ｂの最下層領域（ＭＵＤＬ）は、硼化ランタンなどの仕事関数の小さい材料で構成される。下部電極領域１０５ｂの最下層領域（ＭＵＤＬ）は、好ましくは、前述した特性のLaB₆(N)で構成するのが望ましい。特に、好ましくは、層領域（A）１０７を構成するLaB₆(N)として前述した材料と同等の材料で最下層領域（ＭＵＤＬ）を構成するのが望ましい。

本発明に於いて使用される低仕事関数の材料としては、３ｅＶ以下の低仕事関数の材料が選択されるのが望ましい。本発明に於いて使用される低仕事関数の材料として好ましいのは、具体的には、バリウム（Ba）、LaB₆、CeB₆、W-Cs、W-Ba、W-O-Cs、W-O-Ba、12CaO・7Al₂O₃（C12A7）エレクトライドなどが挙げられる。化学的安定性に優れることからも、特に、N（窒素）含有のLaB₆は好ましい材料である。より一層好ましいのは、０．４％程度窒素添加LaB₆(2.4eV)である。

下部電極領域１０５ｂを６層構造の遷移層とした場合の具体的例示を以下に記す。第一の例として、例えば、最下層領域（ＭＵＤＬ）をN（窒素）添加LaB₆（「LaB₆(N)」）(2.4eV)で構成し、上部電極領域１０５ａをアルミニウム（Al）(4.28eV)で構成する場合の好ましい一例には、以下の６層構造の遷移層が挙げられる。即ち、LaB₆(N)で構成される最下層領域（ＭＵＤＬ）（最下遷移層）側から順に、LaB₆(N)層（最下遷移層）、Sm or Pr(2.7eV)層（第一中間遷移層）、Er(3.1eV)層（第二中間遷移層）、La(3.5eV)層（第三中間遷移層）、Hf(3.8eV)層（第四中間遷移層）、Zr(4.1eV)層（最表遷移層）の６層構造である。

第二の例として、例えば、最下層領域（ＭＵＤＬ）をN（窒素）添加LaB₆（「LaB₆(N)」）(2.4eV)で構成し、上部電極領域１０５ａを銅（Cu）(4.6eV)で構成する場合はの好ましい一例には、以下の７層構造の遷移層が挙げられる。即ち、最下層領域（ＭＵＤＬ）（最下遷移層）側から順に、LaB₆(N)層（最下遷移層）、Sm or Pr(2.7eV)層（第一中間遷移層）、Er(3.1eV)層（第二中間遷移層）、La(3.5eV)層（第三中間遷移層）、Hf(3.8eV)層（第四中間遷移層）、Zr(4.1eV)層（第五中間遷移層）、Al(4.3eV)層（第六中間遷移層）、銅（Cu）(4.6eV)層（最表遷移層）の７層構造である。

ドレイン電極部１０６は、例えば、上部電極領域１０６ａをAlで、下部電極領域１０６ｂをNiで構成するのが好ましい。

後述するCMOS半導体装置の場合は、p型動作特性の有機半導体素子も使用されるので、その場合のソース電極部とドレイン電極部を構成する材料は以下の視点で適宜選択されるのが望ましい。即ち、活性層領域１０４を有機半導体材料で構成しp型動作特性とする場合は、該有機半導体材料のHOMO（Highest Occupied Molecular Orbital）（ペンタセンの場合は、5.0eV）とできる限りエネルギーレベルの整合性が取れるように材料の選択が適宜される。

本発明に於いて、有機材料で製膜する場合の製膜法には、形成する電子素子の特性や用途、採用する成膜材料に応じて種々の製膜法が採用される。本発明に於いて採用され得る製膜法には、塗布法、真空蒸着法、CVD（Chemical Vapor Deposition）、PCVD（Plasma Chemical Vapor Deposition）などが挙げられる。塗布法としては、スピンコート法、キャスト法、印刷法などが挙げられる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、グラビア印刷、スクリーン印刷、インクジェットプリント、マイクロコンタクトプリントなどが挙げられる。精細度において、１０μｍ以下の場合は、インクジェットプリント、マイクロコンタクトプリントを採用するのが好ましい。特に、有機ＴＦＴにおいては、ソース電極とドレイン電極の間隔（チャネル長：Ｌ）を小さくすることで、素子のスイッチング特性が良くなることが知られているので、好ましくは、サブμｍオーダーでの大面積パターニングも可能なマイクロコンタクトプリントの採用が望ましい。

図１では、ボトムゲートタイプのnMOSTrで説明したが、本発明はこれに限定されるものではなく、活性層領域に直接接して設けられた電子供給層が硼化ランタンであればすべての電子素子に適用される。例えば、トップゲートタイプのnMOSTrにも適用出来る。

図２には、本発明の好適な実施態様例の一つであるCMOS回路構造を備えた半導体装置の構造を説明するための模式的構造説明図が示される。図３は、図２の半導体装置の回路図である。

CMOS半導体装置２００は、nMOSTr２０１、pMOSTr２０２で構成されている。nMOSTr２０１は、図１に示すnMOSTr１００と同等の構成をしている。

CMOS半導体装置２００は、入力端子２０３ａ、２０３ｂ、出力端子２０４を有している。入力端子２０３ａ、２０３ｂは、図３に示す様に、入力上流側で結線されている。

図２に示すCMOS半導体装置２００は、「L」レベルの信号が入力されると、nMOSTr２０１が動作し、「H」レベルの信号が入力されるとpMOSTr２０２が動作する。

基体２０５上には、ゲート電極２０６ａ、２０６ｂ、ゲート絶縁膜２０８、第一の共通界面制御層２０９、電子供給層領域２１０、共通活性層領域２１１、第二の共通界面制御層２１２、ソース電極部２１３、２１５、共通ドレイン電極部２１４のそれぞれが重畳されている。第一の共通界面制御層２０９、第二の共通界面制御層２１２は、より好ましい実施態様例において設けられるもので、共通活性層領域２１１との界面が素子設計上の特性を十分備えているのであれば、必ずしも設けられるものではない。

電子供給層領域２１０は、図示のようにnMOSTr２０１側のみに設けられるもので、共通活性層領域２１１のnMOSTr２０１側に於ける部分の活性層領域に電子を供給する。電子供給層領域２１０は、層領域（A）１０７と同様のもので、層領域（A）１０７で説明したのと同様の材料、製法で作成される。

ゲート電極２０６ａ、２０６ｂの両サイドには、図１の場合と同じように平坦化領域２０７ａ、２０７ｂ、２０７ｃが設けてある。

ソース電極部２１３は、図１に示すソース電極部１０５と本質的に同じであり、上部電極領域２１７は上部電極領域１０５ａと、下部電極領域２１６は下部電極領域１０５ｂとそれぞれ本質的に同じである。ソース電極部２１５は、図１に示すドレイン電極部１０６と本質的に同じであり、上部電極領域２２３は上部電極領域１０６ａと、下部電極領域２２２は下部電極領域１０６ｂとそれぞれ本質的に同じである。

ドレイン電極部２１４には、nMOSTr２０１のドレイン電極部とpMOSTr２０２のドレイン電極部とを構造的に一部分離した構造が設けられている。即ち、nMOSTr２０１のドレイン電極部の下部電極領域２１８とpMOSTr２０２のドレイン電極部の下部電極領域２１９は、分離領域２２０で電気的空間的に分離されている。

下部電極領域２１８は、下部電極領域１０６ｂと同様、例えば、Niで構成される。下部電極領域２１９は、下部電極領域１０５ｂと同様、低仕事関数の材料、例えば、硼化ランタンで構成される。特に、好ましくは、前述した特性のLaB₆(N)で構成するのが望ましい。上部電極領域２２１は、上部電極領域１０６ａと同様に、例えば、Alなどの金属で構成される。共通活性層領域２１１は、活性層領域１０４と同様のもので、活性層領域１０４で説明したのと同様の材料、製法で作成される。

基体２０５は、基体１０１と同様のものである。また、ゲート絶縁膜２０８は、ゲート絶縁膜１０３と同様のものである。また、ゲート電極２０６ａ、２０６ｂはゲート電極１０２と同様のものである。さらに、第一の共通界面制御層２０９及び第二の共通界面制御層２１２はそれぞれ、第一の界面制御層１０８及び第二の界面制御層１０９と同様のものである。

本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。

１００ nMOSTr
１０１、２０５基体
１０２、２０６ゲート電極
１０３、２０８ゲート絶縁膜
１０４活性層領域
１０５、２１３、２１５ソ−ス電極部
１０６、２１４ドレイン電極部
１０７、２１０電子供給層領域
１０８、１０９、２０９、２１２界面制御層
１１０、２０７平坦化領域
２００ CMOS半導体装置
２０１ nMOSTr
２０２ pMOSTr
２０３入力端子
２０４出力端子
２１１共通活性層領域
２１６、２１８、２１９、２２２下部電極領域
２１７、２２１、２２３上部電極領域
２２０分離領域

Claims

ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記ソース電極部が多層構造を有し、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されており、
前記最下層領域が硼化ランタン（LaB ₆ ）で構成されており、前記最下層領域が窒素を含むことを特徴とする有機半導体素子。
ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記有機半導体はペンタセンであり、前記活性層領域に接して前記ゲート絶縁膜側に硼化ランタン（LaB₆）を含む層領域（A）を有し、前記ソース電極部が多層構造であって、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されていることを特徴とする有機半導体素子。
前記最下層領域が窒素を含む請求項２に記載の有機半導体素子。
前記有機半導体素子がn型動作特性を示す請求項１乃至３の何れか１項に記載の有機半導体素子。
CMIS回路構成を備えたCMIS半導体装置において、前記CMIS回路を構成するn型動作の電子素子が、請求項４に記載の有機半導体素子であることを特徴とするCMIS半導体装置。
ソース電極部、ドレイン電極部、有機半導体の活性層領域、ゲート絶縁膜、ゲート電極部、を備えた有機半導体素子に於いて、前記ソース電極部が多層構造を有し、前記活性層領域に接する最下層領域から最表層領域に亘って、前記最表層領域を構成する材料の仕事関数よりも前記最下層領域を構成する材料の仕事関数の方が前記活性層領域を構成する材料の仕事関数に近くなるように、仕事関数の順に各層が配列されており、
前記最下層領域が硼化ランタン（LaB ₆ ）で構成されており、前記硼化ランタン（LaB ₆ ）には窒素が添加されていることを特徴とするp型動作特性を示す有機半導体素子。