KR20220107577A - 기판 상에 이차원 물질층을 패터닝하는 방법 및 반도체 소자의 제조 방법 - Google Patents

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KR20220107577A
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Abstract

이차원 물질층의 패터닝 방법이 개시된다. 기판의 표면에 이차원 물질과의 접착력이 강한 제1물질층이 형성된 제1영역과 상기 제1물질층이 형성되지 않은 제2영역을 형성하고, 상기 제1영역과 상기 제2영역에 이차원 물질층을 형성한다. 물리적 제거법을 이용하여 상기 제2영역의 이차원 물질층을 제거하고 상기 제1영역의 2차원 물질층을 남긴다.

Description

기판 상에 이차원 물질층을 패터닝하는 방법 및 반도체 소자의 제조 방법{Method of patterning two-dimensional material layer on substrate, and fabricating methof of semiconductor device}
기판 상에 이차원 물질층을 패터닝하는 방법 및 반도체 소자의 제조 방법이 개시된다.
반도체 장치의 집적도가 높아지면서 반도체 장치에 포함된 반도체 소자의 크기는 더욱 작아진다. 반도체 소자의 동작 속도를 증가시키기 위하여, 반도체 소자들 사이의 접촉저항뿐 아니라 반도체 소자(예, 트랜지스터)를 이루는 부재들 혹은 층들 사이의 접촉저항을 줄이기 위한 시도가 이루어지고 있다. 그 일환으로서, 이차원 물질이 채용된다. 이차원 물질은 종래에 사용되던 삼차원 물질에 비하여 높은 전자 이동도(electron mobility)를 가진다. 예를 들어, 이차원 물질을 채널로 채용한 트랜지스터는 삼차원 물질을 채널로 이용하는 트랜지스터에 비하여 높은 동작 속도를 보인다.
기판 상의 소정 영역에 이차원 물질층을 형성하기 위하여, 포토 리소그래피(photorithography) 공정과 반응성 이온 식각(RIE: reactive ion etching) 공정이 이용된다.
균일한 품질의 이차원 물질층을 형성할 수 있는 패터닝 방법을 제공한다.
효율적이고 이차원 물질층의 오염을 줄일 수 있는 패터닝 방법을 제공한다.
수율을 높일 수 있는 반도체 소자의 제조 방법을 제공한다.
일 측면에 따른 이차원 물질층의 패터닝 방법은, 기판의 표면에 이차원 물질과의 접착력이 강한 제1물질층이 형성된 제1영역과, 상기 제1물질층이 형성되지 않은 제2영역을 형성하는 단계; 상기 제1영역과 상기 제2영역에 이차원 물질층을 형성하는 단계; 물리적 제거법을 이용하여 상기 제2영역의 이차원 물질층을 제거하고 상기 제1영역의 2차원 물질층을 남기는 단계;를 포함한다.
상기 제1물질층은 금속층을 포함할 수 있다. 상기 금속층은 구리, 니켈, 금, 백금 중 적어도 하나를 포함할 수 있다.
상기 제1물질층은 금속 산화물층을 포함할 수 있다. 상기 금속 산화물층은 TiO2, HfO2 중 적어도 하나를 포함할 수 있다.
상기 제1물질층은 자기조립 단분자막을 포함할 수 있다. 상기 자기조립 단분자막은 -NH2 기능기, -SH2 기능기 중 적어도 하나를 가질 수 있다.
상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함할 수 있다.
상기 제1영역과 상기 제2영역을 형성하는 단계는, 상기 제2영역에 상기 이차원 물질과의 접착력이 약한 제2물질층을 형성하는 단계를 포함할 수 있다. 상기 제2물질층은 Si, SiO2, Al2O3 중 적어도 하나를 포함할 수 있다. 상기 제2물질층은 -CF3 기능기와 -CH3 기능기 중 적어도 하나를 갖는 자기조립 단분자막을 포함할 수 있다.
상기 물리적 제거법은, 초음파 처리법과 기계적 제거법 중 선택된 하나일 수 있다.
일 측면에 따른 반도체 소자의 제조 방법은, 기판의 표면에 이차원 물질과의 접착력이 강한 제1물질층이 형성된 제1영역과, 상기 제1물질층이 형성되지 않은 제2영역을 형성하는 단계; 상기 제1영역과 상기 제2영역에 이차원 물질의 층상 구조를 갖는 이차원 물질층을 형성하는 단계; 물리적 제거법을 이용하여 상기 제2영역의 이차원 물질층을 제거하고 상기 제1영역의 2차원 물질층을 남겨 채널층을 형성하는 단계; 상기 채널층과 접하며 서로 이격된 제1전극과 제2전극을 형성하는 단계; 상기 채널층과 대향된 제3전극을 형성하는 단계;를 포함한다.
상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함할 수 있다. 상기 제1물질층은 구리, 니켈, 금, 백금 중 적어도 하나를 포함하는 금속층과, TiO2, HfO2 중 적어도 하나를 포함하는 금속 산화물층과, -NH2 기능기, -SH2 기능기 중 적어도 하나를 포함하는 자기조립 단분자막 중 하나일 수 있다.
상기 제1영역과 상기 제2영역을 형성하는 단계는, 상기 제2영역에 상기 이차원 물질과의 접착력이 약한 제2물질층을 형성하는 단계를 포함할 수 있다. 상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함할 수 있다. 상기 제2물질층은 Si, SiO2, Al2O3 중 적어도 하나를 포함할 수 있다. 상기 제2물질층은 -CF3 기능기와 -CH3 기능기 중 적어도 하나를 갖는 자기조립 단분자막을 포함할 수 있다.
상기 물리적 제거법은, 초음파 처리법과 기계적 제거법 중 선택된 하나일 수 있다.
이차원 물질과 강하게 접착되는 물질을 이용하므로 기판 상의 소정 영역에 균일한 품질의 이차원 물질층을 형성할 수 있다. 이차원 물질층을 패터닝하는 과정에서 포토리소그래피 공정이 적용되지 않으므로, 효율적이고 이차원 물질층의 오염을 줄일 수 있다. 제조 과정에서 이차원 물질층의 박리를 감소 내지 방지할 수 있어 반도체 소자의 제조 수율을 향상시킬 수 있다. 높은 캐리어 이동도를 갖는 우수한 성능 및 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
도 1a 내지 도 1c는 일 실시예에 따른 이차원 물질층을 패터닝하는 방법을 보여주는 도면들이다.
도 2a 내지 도 2c는 일 실시예에 따른 이차원 물질층을 패터닝하는 방법을 보여주는 도면들이다.
도 3a 내지 도 3c는 반도체 소자의 제조 방법의 일 실시예를 보여준다.
도 4a 내지 도 4c는 반도체 소자의 제조 방법의 일 실시예를 보여준다.
이하, 첨부된 도면을 참조하여 이차원 물질층의 패터닝 방법 및 반도체 소자의 제조 방법의 실시예들을 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1c는 일 실시예에 따른 이차원 물질층을 패터닝하는 방법을 보여주는 도면들이다. 도 1a 내지 도 1c를 참조하면, 이차원 물질층을 패터닝하는 방법의 일 실시예는, 기판(10)의 표면(11)에 이차원 물질과의 접착력이 강한 제1물질층(21)이 형성된 제1영역(31)과 제1물질층(21)이 형성되지 않은 제2영역(32)을 형성하는 단계와, 제1영역(31)과 제2영역(32)에 이차원 물질층(40)을 형성하는 단계와, 물리적 제거법(비-포토리소그래피 공정)을 이용하여 제2영역(32)의 이차원 물질층(42)을 제거하고 제1영역(31)의 2차원 물질층(41)을 남기는 단계를 포함할 수 있다.
먼저, 도 1a를 참조하면, 기판(10)을 준비한다. 기판(10)은 반도체 기판, 절연성 기판, 표면(11)에 절연층이 형성된 반도체 기판일 수 있으며, 이에 한정되지 않는다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화물이 형성된 실리콘 기판일 수 있다.
기판(10)의 제1영역(31)에 제1물질층(21)을 형성한다. 제2영역(32)은 기판(10)의 표면(11) 중에서 제1물질층(21)이 형성되지 않은 영역이다. 제1물질층(21)은 이차원 물질에 대하여 접착성을 갖는다. 예를 들어, 제1물질층(21)과 이차원 물질과의 접착력은 이차원 물질과 기판(10)의 표면(11)과의 접착력보다 크다.
일 실시예로서, 제1물질층(21)은 금속층을 포함할 수 있다. 금속층은 기판(10)의 표면(11)에 금속을 증착하여 형성될 수 있다. 금속으로서, 이차원 물질과의 접착력이 이차원 물질과 기판(10)의 절연성 표면(11)과의 접착력보다 큰 금속이 사용된다. 예를 들어, 금속은 구리(Cu), 니켈(Ni), 금(Au), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 제1물질층(21)은 단일 금속 박막일 수 있으며, 둘 이상의 금속을 포함하는 박막일 수 있으며, 서로 다른 금속을 포함하는 다층 금속 박막일 수도 있다.
일 실시예로서, 제1물질층(21)은 절연성을 갖는 금속 산화물로 형성될 수 있다. 금속 산화물로서, 이차원 물질과의 접착력이 이차원 물질과 기판(10)의 절연성 표면(11)과의 접착력보다 큰 금속 산화물이 사용될 수 있다. 금속 산화물은 고유전율의 물질인, high-k 유전 물질일 수 있다. 예를 들어, 금속 산화물은 TiO2, HfO2 중 적어도 하나를 포함할 수 있다. 제1물질층(21)은 단일의 금속 산화물을 포함하는 층일 수 있으며, 둘 이상의 금속 산화물을 포함하는 층일 수 있으며, 서로 다른 금속 산화물을 포함하는 다층 구조일 수도 있다. 제1물질층(21)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어 제1물질층(21)은 스퍼티링법, 원자층 증착법(ALD: atomic layer deposition) 등에 의하여 형성될 수 있다.
일 실시예로서, 제1물질층(21)은 자기조립 단분자막(SAMs: self-assembled monolayers)을 포함할 수 있다. 자기조립 단분자막은 고체 표면에 자발적으로 형성되는 유기 단분자막을 말한다. 자기조립 단분자막은 헤드 그룹(head group), 하이드로카본 체인(hydrocarbon chain), 및 터미널 그룹(terminal group)을 포함한다. 헤드 그룹은 고체 표면에 화학적으로 흡착되어 단분자막을 형성하는 역할을 한다. 하이드로카본 체인은 반데르바알스 상호작용에 의하여 분자막이 정렬되도록 한다. 터미널 그룹은 작용기를 포함한다. 작용기는 자기조립 단분자막의 응용을 가능하게 하는 부분으로서, 본 실시예에서는 이차원 물질에 대한 접착력을 갖는 기능기를 갖는 자기조립 단분자막을 채용한다. 예를 들어, 절연 물질층으로서 -NH2 기능기와 SH2 기능기 중 적어도 하나를 가진 자기조립 단분자막이 채용될 수 있다. 기판(10)의 표면(11)과의 사이이 이온 결합만이 존재하는 경우에는 튼튼한 분자막이 형성되기 어렵지만, 자기조립 단분자막의 경우, 기판(10)의 표면(11)과 단분자막을 이루는 헤드 그룹의 분자 사이에 화학적 결합이 형성되므로, 매우 튼튼한 분자막, 즉 접착층(20)이 형성될 수 있다. 또한, 단분자막의 기능기와 이차원 물질이 강한 접착력을 가지고 결합될 수 있다. 따라서, 결과적으로 자기조립 단분자막은 기판(10)의 표면(11) 및 이차원 물질층과 강하게 결합되어 이차원 물질층의 접착력이 강화될 수 있다.
다음으로, 도 1b를 참조하면, 제1영역(31)과 제2영역(32)에 이차원 물질층(40)을 형성한다. 이차원 물질층(40)은 제1영역(31)과 제2영역(32)을 포함하여 기판(10)의 표면(11) 전체에 형성될 수 있다. 도 1b에서는 이차원 물질층(40)이 제2영역(22)에서 기판(10)의 표면(11)으로부터 이격되게 도시되어 있으나, 이차원 물질층(40)은 제2영역(22)에서 기판(10)의 표면(11)에 형성될 수 있다. 또한, 제1영역(31)의 이차원 물질층(41)의 두께와 제2영역(32)의 이차원 물질층(42)의 두께는 동일할 수 있다. 제1영역(31)의 이차원 물질층(41)의 두께와 제2영역(32)의 이차원 물질층(42)의 두께는 서로 다를 수도 있다. 예를 들어, 제2영역(32)의 이차원 물질층(42)이 제1영역(31)의 이차원 물질층(41)보다 두꺼울 수도 있다.
이차원 물질은 이차원 결정 구조를 가지는 반도체 물질을 의미한다. 이차원 물질은 단층(monolayer) 또는 복층(multilayer)의 층상 구조를 가질 수 있다. 이차원 물질을 구성하는 각각의 층은 원자 수준(atomic level)의 두께를 가질 수 있다. 이차원 물질은 예를 들면, 그래핀(graphene), 흑린(black phosphorous), 전이 금속 디칼코게나이드(TMD: Transition Metal Dichalcogenide) 중 적어도 하나를 포함할 수 있다. 그래핀은 탄소 원자들이 이차원적으로 결합되어 육각형 벌집(hexagonal honeycomb) 구조를 가지는 물질로서 실리콘(Si)에 비해 높은 전기 이동도 및 우수한 열특성을 가지며, 화학적으로 안정하고, 표면적이 넓다는 장점을 가지고 있다. 그리고, 흑린은 검은색의 인(phosphorous) 원자들이 2차원적으로 결합되어 있는 물질이다.
TMD는 예를 들면, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. TMD는 예컨대, MX2 로 표현될 수 있으며, 여기서, M은 전이금속을 나타내고, X는 칼코겐 원소를 나타낸다. 예를 들면, M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등이 될 수 있고, X는 S, Se, Te 등이 될 수 있다. 따라서, 예를 들면 TMD는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등을 포함할 수 있다. 대체적으로(alternatively), TMD는 MX2 로 표현되지 않을 수도 있다. 이 경우 예를 들면, TMD는 전이금속인 Cu와 칼코겐 원소인 S의 화합물인 CuS을 포함할 수 있다. 한편, TMD는 비전이금속(non-transition metal)을 포함하는 칼코게나이드 물질일 수도 있다. 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등을 포함할 수 있다. 이 경우, TMD는 Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물을 포함할 수 있다. 예를 들면, TMD는 SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등을 포함할 수 있다.
이상과 같이, TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 그러나, 이상에서 언급된 물질들은 단지 예시적인 것이고, 그 밖에 다른 물질들이 TMD 물질로 사용될 수도 있다.
이차원 물질은 이동도(mobility)를 조절하기 위해 p형 도펀트(p-type dopant) 또는 n형 도펀트(n-type dopant)로 도핑될 수 있다. 여기서, p형 도펀트 및 n형 도펀트로는 예컨대, 그래핀이나 탄소나노튜브(CNT, carbon nanotube) 등에 사용되는 p형 도펀트 및 n형 도펀트가 사용될 수 있다. 상기 p형 도펀트나 n형 도펀트는 이온주입(ion implantation), 화학적 도핑(chemical doping), 치환형 도핑(substitutional doping) 등의 방식으로 도핑될 수 있다. 치환형 도핑은 TMD의 이종 금속이 일부 도펀트로 치환되는 것을 말한다. 이러한 형태로 도핑된 TMD는 예를 들어 nb-doped MoS2, Re-doped MoS2, V-doped MoS2 등이 있다.
이차원 물질층(40)은 이차원 물질의 층간에 삽입된 인터칼레이션 물질을 더 포함할 수 있는데, 여기서, 인터칼레이션 물질은, 예컨대, 리튬(Li)이나 칼륨(K) 등을 포함할 수 있다. 예를 들어, 인터칼레이션 물질은 Li 원자들을 포함하거나, K 원자들을 포함하거나, Li 원자들과 K 원자들을 모두 포함할 수도 있다. 인터칼레이션 물질에 의해 이차원 물질층(40)의 두께 방향으로의 캐리어 이동도(ex, 전자 이동도)가 증가할 수 있으며, 이에 의하여 반도체 소자의 성능 및 동작 특성이 향상될 수 있다. 이차원 물질을 이용한 수직형 구조의 반도체소자는 수평형 구조의 반도체소자와 비교하여 낮은 입력 전압에서도 비교적 높은 전류 밀도를 나타낼 수 있기 때문에 저전력 소자로써 활용될 가능성이 있다. 또한, 이차원 물질은 얇은 두께를 가질 수 있고, 수직형 소자에서는 수십 nm 이하의 짧은 채널을 용이하게 구현할 수 있기 때문에, 제조공정이 용이할 뿐 아니라, 작은 소자 사이즈로 인해 고밀도 집적 회로의 구현에 유리할 수 있다.
이차원 물질층(40)은 예를 들어, 성장법, 전사법 등에 의하여 형성될 수 있다. 일 예로서, 전사법에 의하여 이차원 물질층(40)을 형성하는 과정을 간략하게 설명한다.
먼저, 성장 기판 상에 이차원 물질층을 성장시킨다. 성장은 예를 들어, 유기금속 화학기상증착(MOCVD; Metal Organic CVD), 원자층 증착(ALD) 등의 공정에 의하여 수행될 수 있다. 필요에 따라서 이차원 물질층을 p형 도펀트(p-type dopant) 또는 n형 도펀트(n-type dopant)로 도핑하는 공정이 수행될 수 있다. 여기서, p형 도펀트 및 n형 도펀트로는 예컨대, 그래핀이나 탄소나노튜브(CNT, carbon nanotube) 등에 사용되는 p형 도펀트 및 n형 도펀트가 사용될 수 있다. 상기 p형 도펀트나 n형 도펀트는 이온주입(ion implantation), 화학적 도핑(chemical doping), 치환형 도핑(substitutional doping) 등의 방식으로 도핑될 수 있다. p형 도펀트의 소스(source)는 예를 들면, NO2BF4, NOBF4, NO2SbF6 등의 이온성 액체(ionic liquid), HCl, H2PO4, CH3COOH, H2SO4, HNO3 등의 산류 화합물(acidic compound), 디클로로디시아노퀴논(dichlorodicyanoquinone)(DDQ), 옥손(oxone), 디미리스토일포스파티딜이노시톨 (dimyristoylphosphatidylinositol) (DMPI), 트리플루오로메탄술폰이미드(trifluoromethanesulfoneimide) 등의 유기 화합물(organic compound) 등을 포함할 수 있다. 또는, p형 도펀트의 소스로 HPtCl4, AuCl3, HAuCl4, AgOTf(silver trifluoromethaesulfonate), AgNO3, H2PdCl6, Pd(OAc)2, Cu(CN)2 등을 포함할 수도 있다. n형 도펀트의 소스는 예를 들면, 치환 또는 비치환된 니코틴아미드의 환원물(a reduction product of a substituted or unsubstituted nicotinamide); 치환 또는 비치환된 니코틴아미드와 화학적으로 결합된 화합물의 환원물(a reduction product of a compound which is chemically bound to a substituted or unsubstituted nicotinamide); 및 두 개 이상의 피리디늄 유도체를 포함하고 하나 이상의 피리디늄 유도체의 질소가 환원된 화합물(a compound comprising at least two pyridinium moieties in which a nitrogen atom of at least one of the pyridinium moieties is reduced)을 포함할 수 있다. 예컨대, n형 도펀트의 소스는 NMNH(nicotinamide mononucleotide-H), NADH(nicotinamide adenine dinucleotide-H), NADPH(nicotinamide adenine dinucleotide phosphate-H)를 포함하거나, 비올로겐(viologen)을 포함할 수 있다. 또는, 상기 n형 도펀트의 소스는 PEI(polyethylenimine) 등의 폴리머를 포함할 수 있다. 또는, n형 도펀트는 K, Li 등의 알칼리 금속을 포함할 수 있다. 한편, 이상에서 언급된 p형 도펀트와 n형 도펀트 물질은 예시적인 것으로, 이외에도 다른 다양한 물질이 도펀트로 사용될 수 있다.
그런 다음, 이차원 물질층의 상면에 캐리어 폴리머층을 형성하고, 캐리어 폴리머층과 이차원 물질층을 성장 기판으로부터 분리한다. 캐리어 폴리머층과 이차원 물질층을 기판(10)의 제1영역(31)과 제2영역(32)에 부착하고, 캐리어 폴리머층을 제거한다.
이에 의하여, 도 1b에 도시된 바와 같이 제1영역(31)과 제2영역(32)에 이차원 물질층(40)이 형성될 수 있다. 제1영역(31)에서, 이차원 물질층(41)은 제1물질층(21) 상에 형성된다. 제1물질층(21)은 이차원 물질층(41)과 강한 접착력을 가진다. 따라서, 캐리어 폴리머층을 제거하는 과정에서 이차원 물질층(41)이 제1물질층(21)으로부터 박리(peel-off)되지 않고 유지될 수 있다. 따라서, 안정적인 품질의 이차원 물질층(41)이 형성될 수 있다.
다음으로, 물리적 제거법을 이용하여 제2영역(32)의 이차원 물질층(42)을 제거하고 제1영역(31)의 2차원 물질층(41)을 남긴다. 물리적 제거법은 예를 들어 초음파 처리(sonication), 기계적 제거(mechanical detachment), 등 비-포토리소그래피 공정을 포함할 수 있다. 예를 들어 초음파 처리는 아세톤(acetone) 내에서 수행될 수 있다.
전술한 바와 같이, 제1물질층(21)은 그 표면에 형성된 이차원 물질층(41)과 강하게 접착된다. 제1물질층(21)과 이차원 물질층(41)과의 접착력은 제2영역(32)에서 기판(10)과 이차원 물질층(42)과의 잡착력보다 크다. 따라서, 물리적 제거 공정에서 제1영역(31)의 이차원 물질층(41)은 제1물질층(21)으로부터 분리되지 않으며, 제2영역(32)의 이차원 물질층(42)은 기판(10)으로부터 박리되어 제거된다. 따라서, 도 1c에 도시된 바와 같이, 기판(10)의 제1영역(31)에 제1물질층(21)과 이차원 물질층(41)이 순차로 적층된 형태의 패터닝된 이차원 물질층(41)을 얻을 수 있다.
이차원 물질층(40)을 기판(10)의 표면(11) 전체에 형성하고 포토리소그래피 공정에 의하여 이차원 물질층(42)을 패터닝하는 종래의 공정에 따르면, 공정 시간이 오래 걸릴 수 있으며, 잔류 포토레지스트(residual photoresist)에 의한 이차원 물질층(42)의 오염이 유발될 수 있다. 또한, 반응성 이온 식각 공정에는 예를 들어 SF6 등의 독성 물질이 사용될 수 있다.
본 실시예의 패터닝 방법에 따르면, 이차원 물질층(40)과 제1물질층(21) 사이의 접착력과 이차원 물질층(40)과 기판(10) 사이의 접착력의 차이를 이용하여 이차원 물질층(40)을 패터닝하므로, 포토리소그래피 공정보다 공정 시간이 적게 걸리며 패터닝 후의 이차원 물질층(41)의 오염이 저감 내지 방지될 수 있다. 또한, 반응성 이온 식각 공정이 아닌 물리적 제거법에 의하여 제2영역(32)의 이차원 물질층(42)을 제거하므로, 독성 물질의 사용하는 공정을 저감 내지 제거할 수 있다. 또한, 제1영역(31)의 이차원 물질층(41)이 제1물질층(21)과 강하게 접착되므로, 균일한 품질의 이차원 물질층이 형성될 수 있으며, 공정 수율이 향상될 수 있다.
도 2a 내지 도 2c는 일 실시예에 따른 이차원 물질층을 패터닝하는 방법을 보여주는 도면들이다. 도 2a 내지 도 2c를 참조하면, 본 실시예의 이차원 물질층을 패터닝하는 방법은, 제2영역(32)에 이차원 물질과의 접착력이 약한 제2물질층(22)을 형성하는 단계를 포함하는 점에서 도 1a 내지 도 1c에 도시된 방법과 차이가 있다. 이하에서는 차이점을 위주로 설명하며, 중복되는 설명은 생략한다.
먼저, 도 2a를 참조하면, 기판(10)의 표면(11)의 제1영역(31)에 제1물질층(21)을 형성하고, 제2영역(32)에 제2물질층(22)을 형성한다. 제2물질층(22)과 이차원 물질과의 잡착력은 이차원 물질과 제1물질층(21)과의 접착력보다 작다. 제2물질층(22)과 이차원 물질과의 잡착력은 이차원 물질과 기판(10)의 표면(11)과의 접착력보다 작을 수 있다. 제2물질층(22)은 이차원 물질과의 접착력이 작은 물질로 형성된다.
일 실시예로서, 제2물질층(22)은 Si, SiO2, Al2O3 중 적어도 하나를 포함할 수 있다. 제2물질층(22)은 Si, SiO2, Al2O3 중 하나를 포함하는 층일 수 있으며, Si, SiO2, Al2O3 중 둘 이상을 포함하는 층일 수 있다. 제2물질층(22)은 Si, SiO2, Al2O3 중 서로 다른 물질을 포함하는 다층 구조일 수도 있다.
일 실시예로서, 제2물질층(22)은 이차원 물질과의 결합력이 약한 기능기를 갖는 자기조립 단분자막을 포함할 수 있다. 예를 들어, 제2물질층(22)은 -CF3 기능기와 -CH3 기능기 중 적어도 하나를 갖는 자기조립 단분자막을 포함할 수 있다.
다음으로, 도 2b에 도시된 바와 같이 기판(10) 상에 이차원 물질층(40)을 형성한다. 이차원 물질층(40)은 전술한 바와 같이 성장법, 전사법 등에 의하여 형성될 수 있다. 이차원 물질층(40)은 제1물질층(21) 상의 이차원 물질층(41)과 제2물질층(42) 상의 이차원 물질층(42)을 포함한다.
다음으로, 물리적 제거법을 이용하여 제2물질층(22) 상의 이차원 물질층(42)을 제거하고 제1물질층(21) 상의 2차원 물질층(41)을 남긴다. 전술한 바와 같이, 이차원 물질층(41)은 제1물질층(21)과 강하게 접착된다. 이에 대하여, 이차원 물질층(42)과 제2물질층(42)과의 접착력은 상대적으로 약하다. 따라서, 물리적 제거 공정에서 제1영역(31)의 이차원 물질층(41)은 제1물질층(21)으로부터 분리되지 않으며, 제2영역(32)의 이차원 물질층(42)은 제2물질층(22)으로부터 박리되어 제거된다. 따라서, 도 2c에 도시된 바와 같이, 기판(10)의 제1영역(31)에 제1물질층(21)과 이차원 물질층(41)이 순차로 적층된 형태의 패터닝된 이차원 물질층(41)을 얻을 수 있다. 제2물질층(22)은 남길 수 있으며, 필요에 따라서 제거될 수도 있다.
전술한 이차원 물질층을 패터닝하는 방법은 반도체 소자, 예를 들어 다양한 형태의 전계 효과 트랜지스터의 제조 방법으로서 응용될 수 있다. 도 3a 내지 도 3c는 반도체 소자의 제조 방법의 일 실시예를 보여준다.
먼저, 도 3a를 참조하면, 기판(10) 상에 이차원 물질의 층상 구조를 갖는 채널층(50)을 형성한다. 채널층(50)은 전술한 도 1a 내지 도 1c에 도시된 방법 또는 도 2a 내지 도 2c에 도시된 방법에 의하여 형성될 수 있다. 예를 들어, 도 1a 내지 도 1c에 도시된 방법 또는 도 2a 내지 도 2c에 도시된 방법에 의하여 기판(10) 상에 제1물질층(21)과 이차원 물질층(41)이 순차로 적층된 패터닝된 이차원 물질층(41)을 형성한다. 이차원 물질층(41)이 채널층(50)이 된다. 도 2a 내지 도 2c에 도시된 방법에 의하면, 도 3a에 점선으로 도시된 바와 같이 제2물질층(22)이 기판(10) 상에 남을 수 있다. 기판(10)은 절연성 기판, 표면(11)에 절연층이 형성된 반도체 기판일 수 있으며, 이에 한정되지 않는다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화물이 형성된 실리콘 기판일 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 제1전극(61)과 제2전극(62)를 형성한다. 제1전극(61)과 제2전극(62)은 채널층(50)과 접하며 서로 이격되게 형성될 수 있다. 제1전극(61)과 제2전극(62)은 각각 소오스 전극과 드레인 전극이다. 일 예로서, 제1전극(61)과 제2전극(62)은 채널층(50) 상에 형성될 수 있다. 본 실시예에서 제1전극(61)과 제2전극(62)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 제1전극(61)과 제2전극(62)은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au), 비스무스(Bi) 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다.
다음으로 도 3c를 참조하면, 절연층(71)을 사이에 두고 채널층(50)과 대향되는 제3전극(70)을 형성한다. 제3전극(70)은 게이트 전극이다. 본 실시예에서, 제3전극(70)은 채널층(50) 상에 형성된다. 먼저, 채널층(50) 상에 절연층(71)을 형성한다. 절연층(71)은 채널층(50)과 제3전극(70) 사이를 절연하여 누설 전류를 차단하는 게이트 절연막이다. 절연층(71)은 또한 제3전극(70)과 제1전극(61) 사이 및 제3전극(70)과 제2전극(62) 사이를 절연한다. 다음으로, 절연층(71) 상에 제3전극(70)을 형성한다.
절연층(71)은 고유전율의 물질인, high-k 유전 물질을 포함할 수 있다. 절연층(71)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물, 란타늄 산화물 등을 포함할 수 있다. 다만, 이에 한정되지는 않는다. 제3전극(70)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 도전성 산화물은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 포함할 수 있다. 제3전극(70)은 제1전극(61), 제2전극(62)과 동일한 재질로 이루어질 수 있다.
전술한 반도체 소자의 제조 방법에 따르면, 제1물질층(21)이 그 표면에 형성된 이차원 물질층(41)과 강하게 접착된다. 제1물질층(21)과 이차원 물질층(41)과의 접착력이 크므로, 이차원 물질층(40)을 전사하는 과정에서 이차원 물질층(40)의 박리가 방지될 수 있다. 제1물질층(21)과 이차원 물질층(41)과의 접착력은 제2영역(32)에서 기판(10)과 이차원 물질층(42)과의 접착력 또는 제2영역(32)에서 제2물질층(22)과 이차원 물질층(42)과의 접착력보다 크다. 물리적 제거 공정에서 제1영역(31)의 이차원 물질층(41)은 제1물질층(21)으로부터 분리되지 않으며, 제2영역(32)의 이차원 물질층(42)은 기판(10)으로부터 박리되어 제거된다. 따라서, 기판(10)의 제1영역(31)에 제1물질층(21)과 이차원 물질층(41)이 순차로 적층된 형태의, 균일한 품질의 채널층(50)을 얻을 수 있으며, 또한, 반도체 소자의 공정 수율이 향상될 수 있다.
또한, 종래의 포토리소그래피 공정보다 공정 시간이 적게 걸리며 패터닝 후의 채널층(50)의 오염이 저감 내지 방지될 수 있다. 또한, 반응성 이온 식각 공정이 아닌 물리적 제거법이 사용되므로, 독성 물질의 사용하는 공정을 저감 내지 제거할 수 있다.
또한, 이차원 물질을 포함하는 채널층(50)에 의하면, 반도체 소자의 성능 및 동작 특성이 향상될 수 있다. 이차원 물질을 이용한 수직형 구조의 반도체소자는 수평형 구조의 반도체소자와 비교하여 낮은 입력 전압에서도 비교적 높은 전류 밀도를 나타낼 수 있기 때문에 저전력 소자로써 활용될 가능성이 있다. 또한, 이차원 물질은 얇은 두께를 가질 수 있고, 수직형 소자에서는 수십 nm 이하의 짧은 채널을 용이하게 구현할 수 있기 때문에, 제조공정이 용이할 뿐 아니라, 작은 소자 사이즈로 인해 고밀도 집적 회로의 구현에 유리할 수 있다.
도 4a 내지 도 4c는 반도체 소자의 제조 방법의 일 실시예를 보여준다. 먼저, 도 4a를 참조하면, 제3전극(게이트 전극)(70)이 마련된 기판(10)을 준비한다. 기판(10)은 절연성 기판, 표면(11)에 절연층이 형성된 반도체 기판일 수 있으며, 이에 한정되지 않는다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화물이 형성된 실리콘 기판일 수 있다. 제3전극(70)은 기판(10)의 의 표면(11)의 반대쪽면인 이면(12)으로부터 내측으로 몰입되고 이면(12)을 통하여 노출되도록 형성될 수도 있다. 제3전극(70)은 기판(10)의 이면(12)에 형성될 수도 있다.
다음으로 도 4b에 도시된 바와 같이 채널층(50)을 형성한다. 채널층(50)은 제3전극(70)과 대향되게 형성된다. 채널층(50)은 전술한 도 1a 내지 도 1c에 도시된 방법 또는 도 2a 내지 도 2c에 도시된 방법에 의하여 형성될 수 있다. 이 경우, 제3전극(70)과 두께 방향으로 대향된 기판(10)의 영역이 채널층(50)이 형성될 제1영역(31)이 된다. 도 1a 내지 도 1c에 도시된 방법 또는 도 2a 내지 도 2c에 도시된 방법에 의하여 기판(10) 상에 제1물질층(21)과 이차원 물질층(41)이 순차로 적층된 패터닝된 이차원 물질층(41)을 형성한다. 이차원 물질층(41)이 채널층(50)이 된다. 도 2a 내지 도 2c에 도시된 방법에 의하면, 도 4b에 점선으로 도시된 바와 같이 제2물질층(22)이 기판(10) 상에 남을 수 있다. 기판(10)의 절연성 표면(11)은 채널층(50)과 제3전극(70) 사이를 절연하여 누설 전류를 억제하는 게이트 절연막으로서 기능할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 제1전극(61)과 제2전극(62)를 형성한다. 제1전극(61)과 제2전극(62)은 채널층(50)과 접하며 서로 이격되게 형성될 수 있다. 제1전극(61)과 제2전극(62)은 각각 소오스 전극과 드레인 전극이다. 일 예로서, 제1전극(61)과 제2전극(62)은 채널층(30) 상에 형성될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 하며, 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10...기판
21...제1물질층
22...제2물질층
31...제1영역
32...제2영역
40, 41, 42...이차원 물질층
50...채널층
61...제1전극(소오스 전극)
62...제2전극(드레인 전극)
70...게이트 전극
71...절연층

Claims (20)

  1. 기판의 표면에 이차원 물질과의 접착력이 강한 제1물질층이 형성된 제1영역과, 상기 제1물질층이 형성되지 않은 제2영역을 형성하는 단계;
    상기 제1영역과 상기 제2영역에 이차원 물질층을 형성하는 단계;
    물리적 제거법을 이용하여 상기 제2영역의 이차원 물질층을 제거하고 상기 제1영역의 2차원 물질층을 남기는 단계;를 포함하는 이차원 물질층의 패터닝 방법.
  2. 제1항에 있어서,
    상기 제1물질층은 금속층을 포함하는 이차원 물질층의 패터닝 방법.
  3. 제2항에 있어서,
    상기 금속층은 구리, 니켈, 금, 백금 중 적어도 하나를 포함하는 이차원 물질층의 패터닝 방법.
  4. 제1항에 있어서,
    상기 제1물질층은 금속 산화물층을 포함하는 이차원 물질층의 패터닝 방법.
  5. 제4항에 있어서,
    상기 금속 산화물층은 TiO2, HfO2 중 적어도 하나를 포함하는 이차원 물질층의 패터닝 방법.
  6. 제1항에 있어서,
    상기 제1물질층은 자기조립 단분자막을 포함하는 이차원 물질층의 패터닝 방법.
  7. 제6항에 있어서,
    상기 자기조립 단분자막은 -NH2 기능기, -SH2 기능기 중 적어도 하나를 갖는 이차원 물질층의 패터닝 방법.
  8. 제1항에 있어서,
    상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함하는 이차원 물질층의 패터닝 방법.
  9. 제1항에 있어서,
    상기 제1영역과 상기 제2영역을 형성하는 단계는, 상기 제2영역에 상기 이차원 물질과의 접착력이 약한 제2물질층을 형성하는 단계를 포함하는 이차원 물질층의 패터닝 방법.
  10. 제9항에 있어서,
    상기 제2물질층은 Si, SiO2, Al2O3 중 적어도 하나를 포함하는 이차원 물질층의 패터닝 방법.
  11. 제9항에 있어서,
    상기 제2물질층은 -CF3 기능기와 -CH3 기능기 중 적어도 하나를 갖는 자기조립 단분자막을 포함하는 이차원 물질의 패터닝 방법.
  12. 제1항에 있어서,
    상기 물리적 제거법은, 초음파 처리법과 기계적 제거법 중 선택된 하나인 이차원 물질의 패터닝 방법.
  13. 기판의 표면에 이차원 물질과의 접착력이 강한 제1물질층이 형성된 제1영역과, 상기 제1물질층이 형성되지 않은 제2영역을 형성하는 단계;
    상기 제1영역과 상기 제2영역에 이차원 물질의 층상 구조를 갖는 이차원 물질층을 형성하는 단계;
    물리적 제거법을 이용하여 상기 제2영역의 이차원 물질층을 제거하고 상기 제1영역의 2차원 물질층을 남겨 채널층을 형성하는 단계;
    상기 채널층과 접하며 서로 이격된 제1전극과 제2전극을 형성하는 단계;
    상기 채널층과 대향된 제3전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 접착층은 구리, 니켈, 금, 백금 중 적어도 하나를 포함하는 금속층과, TiO2, HfO2 중 적어도 하나를 포함하는 금속 산화물층과, -NH2 기능기, -SH2 기능기 중 적어도 하나를 포함하는 자기조립 단분자막 중 하나인 반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 제1영역과 상기 제2영역을 형성하는 단계는, 상기 제2영역에 상기 이차원 물질과의 접착력이 약한 제2물질층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 이차원 물질은 그래핀, 흑린, 전이 금속 디칼코게나이드 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제2물질층은 Si, SiO2, Al2O3 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제2물질층은 -CF3 기능기와 -CH3 기능기 중 적어도 하나를 갖는 자기조립 단분자막을 포함하는 반도체 소자의 제조 방법.
  20. 제13항에 있어서,
    상기 물리적 제거법은, 초음파 처리법과 기계적 제거법 중 선택된 하나인 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220102495A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Transistors including two-dimensional materials
CN117116772A (zh) * 2023-10-19 2023-11-24 江苏集创原子团簇科技研究院有限公司 一种基于团簇离子注入的二维材料掺杂方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159971A (ja) 2006-12-26 2008-07-10 Konica Minolta Holdings Inc 導電パターン形成方法、有機薄膜トランジスタ製造方法、及び該製造方法により作製した有機薄膜トランジスタ
JP4527194B1 (ja) * 2009-12-11 2010-08-18 エンパイア テクノロジー ディベロップメント エルエルシー グラフェン構造体、グラフェン構造体の製造方法、及び電子デバイス
KR101364593B1 (ko) 2012-05-14 2014-02-21 중앙대학교 산학협력단 그래핀 필름의 패터닝 방법
WO2015044980A1 (ja) * 2013-09-26 2015-04-02 国立大学法人東北大学 有機半導体素子及びそれを備えたcmis半導体装置
US9276092B1 (en) * 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
US9490430B1 (en) * 2015-06-26 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
KR102334380B1 (ko) 2017-09-04 2021-12-02 삼성전자 주식회사 2차원 물질을 포함하는 소자의 제조 방법
KR102143058B1 (ko) 2018-04-19 2020-08-11 서울대학교산학협력단 2차원 물질의 패턴이 형성된 유연소자 및 그 제조 방법
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