KR20210094330A - 2차원 반도체 물질을 포함하는 반도체 소자 - Google Patents

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KR20210094330A
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gate electrode
substrate
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이민현
설민수
조연주
신현진
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Abstract

2차원 반도체 물질을 채널층으로 이용하는 반도체 소자가 개시된다. 개시된 반도체 소자는 기판에 마련되는 게이트 전극과, 상기 게이트 전극에 마련되는 게이트 절연층과, 상기 절연층에 마련되는 채널층과, 상기 채널층과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함한다. 여기서, 게이트 전극은 폭보다 높이가 큰 핀 형상을 가지며, 채널층은 2차원 반도체 물질을 포함한다.

Description

2차원 반도체 물질을 포함하는 반도체 소자{Semiconductor device including two dimensional semiconductor material}
본 개시는 반도체 소자에 관한 것으로, 상세하게는 2차원 반도체 물질을 채널층으로 이용하는 반도체 소자에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC 등과 같은 다양한 반도체 제품에 사용되고 있다. 반도체 소자의 크기가 줄어들게 되면 하나의 웨이퍼에서 얻을 수 있는 반도체 소자의 개수가 늘어나게 되고 반도체 소자의 구동 속도도 빨라지기 때문에 반도체 소자의 크기를 줄이기 위한 연구가 활발하게 진행되고 있다.
트랜지스터의 경우에는 플랫한 구조의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로는 그 크기를 줄이는데 한계가 있으므로, 최근에는 미세 소자의 구현을 위해 입체 구조의 FinFET(Fin Field Effect Transistor)에 대한 연구가 각광을 받고 있다.
예시적인 실시예는 2차원 반도체 물질을 채널층으로 이용한 반도체 소자를 제공한다.
일 측면에 있어서,
기판에 마련되는 것으로 폭보다 높이가 큰 형상을 가지는 게이트 전극;
상기 게이트 전극에 마련되는 게이트 절연층;
상기 절연층에 마련되는 것으로 2차원 반도체 물질을 포함하는 채널층; 및
상기 채널층과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하는 반도체 소자가 제공된다.
상기 기판은 절연 물질을 포함할 수 있다. 상기 기판은 반도체 물질을 더 포함할 수 있다.
상기 게이트 전극은 폭에 대한 높이의 비가 1보다 크고 20보다 작을 수 있다. 상기 게이트 전극은 직사각형 또는 사다리꼴 형상의 단면을 가질 수 있다.
상기 게이트 전극은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 상기 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극은 도전층 및 상기 도전층의 내부에 마련되는 유전체를 포함할 수 있다.
상기 게이트 절연층은 high-k 유전 물질 및 강유전 물질(ferroelectric material) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연층은 전하 구속 물질(charge trapping material)을 포함할 수 있다.
상기 2차원 반도체 물질은 예를 들면, 그래핀(graphene), 흑린(black phosphorous) 및 TMD(Transition Metal Dichalcogenide) 중 적어도 하나를 포함할 수 있다.
상기 TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
상기 2차원 반도체 물질은 도핑되어 있거나 또는 도핑되어 있지 않을 수 있다.
상기 채널층은 대략 10nm 이하의 두께를 가질 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩되도록 마련될 수 있다.
상기 게이트 전극의 양단부에는 제1 및 제2 유전체가 연장되어 마련되어 있으며, 상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 제2 유전체와 중첩되도록 마련될 수 있다.
상기 반도체 소자는 상기 기판의 내부에 마련되어 상기 게이트 전극과 전기적으로 연결되는 인터커넥트(interconnect)를 더 포함할 수 있다.
상기 반도체 소자는 상기 게이트 전극의 상부에 마련되어 상기 게이트 전극과 전기적으로 연결되는 인터커넥트를 더 포함할 수 있다.
다른 측면에 있어서,
기판에 마련되는 것으로 폭보다 높이가 큰 형상을 가지는 복수의 게이트 전극;
상기 기판에 마련되어 복수의 게이트 전극을 연결하는 연결 전극;
상기 복수의 게이트 전극에 마련되는 복수의 게이트 절연층;
상기 복수의 절연층에 마련되는 것으로 2차원 반도체 물질을 포함하는 복수의 채널층; 및
상기 복수의 채널층과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하는 반도체 소자가 제공된다.
상기 복수의 게이트 전극은 서로 나란하게 배열될 수 있다.
상기 연결 전극은 상기 복수의 게이트 전극과 일체로 형성될 수 있다.
상기 반도체 소자는 상기 연결 전극과 전기적으로 연결되는 인터커넥트를 더 포함할 수 있다. 상기 인터커넥트는 상기 복수의 채널층 사이의 상기 연결 전극과 접촉하도록 마련될 수 있다.
상기 2차원 반도체 물질은 예를 들면, 그래핀, 흑린 및 TMD 중 적어도 하나를 포함할 수 있다.
실리콘 기반(Si- based) FinFET의 경우에는 실리콘의 두께가 수 nm 이하로 줄어들게 되면 실리콘 내부의 캐리어들(carriers)의 수가 줄어들게 되고 이에 따라 전자 이동도(electron mobility)가 낮아지는 문제가 있다. 예시적인 실시예에 따른 반도체 소자에서는 채널층을 2차원 반도체 물질로 형성함으로써 채널층의 두께가 수 nm 이하로 줄어들게 되더라도 높은 전자 이동도를 유지할 수 있다. 따라서, 우수한 성능을 가진 미세한 크기의 반도체 소자, 예를 들면, 10nm 이하의 미세한 채널 폭을 갖는 FinFET을 구현할 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 2는 도 1의 A-A' 선을 따라 본 단면도이다.
도 3은 도 1의 B-B'선을 따라 본 단면도이다.
도 4는 도 1에 도시된 반도체 소자에 채용될 수 있는 게이트 전극의 변형예를 도시한 것이다.
도 5는 도 1에 도시된 반도체 소자에 채용될 수 있는 게이트 전극의 다른 변형예를 도시한 것이다.
도 6은 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 7은 또 다른 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 9는 도 8의 C-C'선을 따라 본 단면도이다.
도 10은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 11은 도 10의 D-D'선을 따라 본 단면도이다.
도 12는 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 13은 도 12의 E-E'선을 따라 본 단면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다. 도 2는 도 1의 A-A' 선을 따라 본 단면도이고, 도 3은 도 1의 B-B'선을 따라 본 단면도이다. 도 1 내지 도 3에 도시된 반도체 소자(100)는 FinFET(Fin Field Effect Transistor)을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는 게이트 전극(130), 게이트 절연층(120), 채널층(140), 소스 전극(150) 및 드레인 전극(160)을 포함한다. 게이트 전극(130)은 기판(110)에 마련될 수 있다. 기판(110)은 예를 들면, 절연성 기판을 포함할 수 있다. 또한, 기판(110)은 표면에 절연층이 형성된 반도체 기판(미도시)을 포함할 수도 있다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 구체적인 예로서, 예를 들어, 기판(110)은 표면에 실리콘 산화물이 형성된 실리콘 기판을 포함할 수 있다.
게이트 전극(130)은 기판의 상면에 마련되어 있다. 게이트 전극(130)은 핀(fin) 형상을 가지도록 마련될 수 있다. 게이트 전극(130)은 폭(W), 높이(H) 및 길이를 가질 수 있으며, 도 1에는 게이트 전극(130)이 x축 방향을 따라 정의되는 폭(W), z축 방향을 따라 정의되는 높이(H) 및 y 축 방향을 따라 정의되는 길이가 도시되어 있다.
게이트 전극(130)은 높이(H)가 폭(W)보다 큰 형상을 가지고 있다. 즉, 게이트 전극(130)은 폭(W)에 대한 높이(H)의 비, 즉 종횡비(aspect ratio)가 1 보다 클 수 있다. 그리고, 게이트 전극(130)은 폭(W)에 대한 높이(H)의 비가 대략 20 보다 작을 수 있지만, 반드시 이에 한정되지는 않는다.
게이트 전극(130)은 예를 들면, 직사각형의 단면을 가질 수 있다. 이 경우, 게이트 전극(130)은 기판(110)의 표면에 대해 실질적으로 수직으로 배치될 수 있다. 여기서,'실질적으로 수직으로'라 함은 정확히 수직이거나 또는 거의 수직에 가까운 것을 의미한다.
게이트 전극(130)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그리고, 도전성 산화물은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다.
게이트 전극(130)에는 게이트 절연층(120)이 마련되어 있다. 게이트 절연층(120)은 게이트 전극(130)의 표면을 덮도록 기판의 상면에 마련될 수 있다. 게이트 절연층(120)은 예를 들면, 화학기상증착(CVD; Chemical Vapor Deposition), 원자층 증착(ALD; Atomic Layer Deposition), 물리기상증착(PVD: Physical Vapor Deposition) 등을 이용하여 기판(110)의 상면에 게이트 전극(130)을 덮도록 소정의 절연 물질을 증착함으로써 형성될 수 있다.
게이트 절연층(120)은 예를 들면, high-k 유전 물질을 포함할 수 있다. 구체적인 예로서, 게이트 절연층(120)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물, 란타늄 산화물 등을 포함할 수 있지만, 이에 한정되지는 않는다.
게이트 절연층(120)은 강유전 물질(ferroelectric material)을 포함할 수 있다. 강유전 물질은 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 따라서, 강유전 물질은 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 또한, 외부 전기장에 의해 분극의 방향이 도메인 단위로 바뀔(switching) 수 있다. 이러한 강유전 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있지만, 이는 예시적인 것이다. 또한, 필요에 따라 강유전 물질은 도펀트를 더 포함할 수도 있다.
게이트 절연층(120)이 강유전 물질을 포함하는 반도체 소자(100)는 예를 들면, 로직 소자 또는 메모리 소자 등에 적용될 수 있다. 이와 같이, 게이트 절연층(120)이 강유전 물질을 포함하는 경우에는 negative capacitance 효과에 의해 서브문턱 스윙(SS; subthreshold swing)을 낮출 수 있으므로 반도체 소자(100)의 성능을 향상시킬 수 있으며, 반도체 소자(100)의 사이즈도 줄일 수 있다.
게이트 절연층(120)은 high-k 물질 및 강유전 물질을 포함하는 복층 구조를 가질 수도 있다. 게이트 절연층(120)은 실리콘 질화물 등과 같은 전하 구속 물질(charge trapping layer)를 포함함으로써 메모리 특성을 가지는 반도체 소자(100)를 구현할 수도 있다.
게이트 절연층(120)에는 채널층(140)이 마련되어 있다. 여기서, 채널층(140)은 게이트 전극(130)을 덮고 있는 게이트 절연층(120)에 마련되어 있다. 채널층(140)은 2차원 반도체 물질을 포함할 수 있다. '2차원 반도체 물질' 이라 함은 2차원 형상의 결정 구조를 가지는 반도체 물질을 의미하며, 단층(monolayer) 또는 복층(multilayer) 구조를 가질 수 있다. 이러한 2차원 반도체 물질을 구성하는 각각의 층은 원자 수준(atomic level)의 두께를 가질 수 있다. 본 실시예에서 채널층을 구성하는 2차원 반도체 물질은 대략 10nm 이하의 두께를 가질 수 있다. 하지만, 이에 한정되는 것은 안다.
2차원 반도체 물질은 전기적 성질이 우수하며, 두께가 나노 스케일로 얇아지는 경우에도 그 특성이 크게 변하지 않고 높은 이동도(mobility)를 유지하기 때문에 다양한 소자에 응용될 수 있는 물질이다.
2차원 반도체 물질은 예를 들면, 그래핀(graphene), 흑린(black phosphorous) 및 TMD(Transition Metal Dichalcogenide) 중 적어도 하나를 포함할 수 있다. 그래핀은 탄소 원자들이 2차원적으로 결합되어 육각형 벌집(hexagonal honeycomb) 구조를 가지는 물질로서 실리콘(Si)에 비해 높은 전기 이동도 및 우수한 열특성을 가지며, 화학적으로 안정하고, 표면적이 넓다는 장점을 가지고 있다. 그리고, 흑린은 검은색의 인(phosphorous) 원자들이 2차원적으로 결합되어 있는 물질이다.
TMD는 예를 들면, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. TMD는 예컨대, MX2 로 표현될 수 있으며, 여기서, M은 전이금속을 나타내고, X는 칼코겐 원소를 나타낸다. 예를 들면, M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등이 될 수 있고, X는 S, Se, Te 등이 될 수 있다. 따라서, 예를 들면 TDM는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등을 포함할 수 있다. 대체적으로(alternatively), TMD는 MX2 로 표현되지 않을 수도 있다. 이 경우 예를 들면, TMD는 전이금속인 Cu와 칼코겐 원소인 S의 화합물인 CuS을 포함할 수 있다. 한편, TMD는 비전이금속(non-transition metal)을 포함하는 칼코게나이드 물질일 수도 있다. 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등을 포함할 수 있다. 이 경우, TMD는 Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물을 포함할 수 있다. 예를 들면, TMD는 SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등을 포함할 수 있다.
이상과 같이, TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 그러나, 이상에서 언급된 물질들은 단지 예시적인 것이고, 그 밖에 다른 물질들이 TMD 물질로 사용될 수도 있다.
2차원 반도체 물질은 이동도(mobility)를 조절하기 위해 p형 도펀트(p-type dopant) 또는 n형 도펀트(n-type dopant)로 도핑될 수 있다. 여기서, p형 도펀트 및 n형 도펀트로는 예컨대, 그래핀이나 탄소나노튜브(CNT, carbon nanotube) 등에 사용되는 p형 도펀트 및 n형 도펀트가 사용될 수 있다. 상기 p형 도펀트나 n형 도펀트는 이온주입(ion implantation)이나 화학적 도핑(chemical doping) 방식으로 도핑될 수 있다.
p형 도펀트의 소스(source)는 예를 들면, NO2BF4, NOBF4, NO2SbF6 등의 이온성 액체(ionic liquid), HCl, H2PO4, CH3COOH, H2SO4, HNO3 등의 산류 화합물(acidic compound), 디클로로디시아노퀴논(dichlorodicyanoquinone)(DDQ), 옥손(oxone), 디미리스토일포스파티딜이노시톨 (dimyristoylphosphatidylinositol) (DMPI), 트리플루오로메탄술폰이미드(trifluoromethanesulfoneimide) 등의 유기 화합물(organic compound) 등을 포함할 수 있다. 또는, p형 도펀트의 소스로 HPtCl4, AuCl3, HAuCl4, AgOTf(silver trifluoromethanesulfonate), AgNO3, H2PdCl6, Pd(OAc)2, Cu(CN)2 등을 포함할 수도 있다.
n형 도펀트의 소스는 예를 들면, 치환 또는 비치환된 니코틴아미드의 환원물(a reduction product of a substituted or unsubstituted nicotinamide); 치환 또는 비치환된 니코틴아미드와 화학적으로 결합된 화합물의 환원물(a reduction product of a compound which is chemically bound to a substituted or unsubstituted nicotinamide); 및 두 개 이상의 피리디늄 유도체를 포함하고 하나 이상의 피리디늄 유도체의 질소가 환원된 화합물(a compound comprising at least two pyridinium moieties in which a nitrogen atom of at least one of the pyridinium moieties is reduced)을 포함할 수 있다. 예컨대, n형 도펀트의 소스는 NMNH(nicotinamide mononucleotide-H), NADH(nicotinamide adenine dinucleotide-H), NADPH(nicotinamide adenine dinucleotide phosphate-H)를 포함하거나, 비올로겐(viologen)을 포함할 수 있다. 또는, 상기 n형 도펀트의 소스는 PEI(polyethylenimine) 등의 폴리머를 포함할 수 있다. 또는, n형 도펀트는 K, Li 등의 알칼리 금속을 포함할 수 있다. 한편, 이상에서 언급된 p형 도펀트와 n형 도펀트 물질은 예시적인 것으로, 이외에도 다른 다양한 물질이 도펀트로 사용될 수 있다.
채널층(140)은 예를 들면, 유기금속 화학기상증착(MOCVD; Metal Organic CVD), 원자층 증착(ALD) 등을 이용하여 절연층(120)에 소정의 2차원 반도체 물질을 증착한 다음, 이를 패터닝함으로써 형성될 수 있다.
채널층(140)의 양측에는 각각 소스 전극(150) 및 드레인 전극(160)이 마련되어 있다. 여기서, 소스 전극(150) 및 드레인 전극(160)은 채널층(140)과 접촉하여 채널층(140)과 전기적으로 연결되도록 마련되어 있다. 이 경우, 소스 전극(150) 및 드레인 전극(!60)은 게이트 전극(130)과 중첩하도록 마련될 수 있다. 소스 전극(150) 및 드레인 전극(160)은 예를 들면, Ag, Au, Pt 또는 Cu 등과 같은 전기 전도성이 우수한 금속 물질 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
실리콘 기반(Si- based) FinFET의 경우에는 실리콘의 두께가 수 nm 이하로 줄어들게 되면 실리콘 내부의 캐리어들(carriers)의 수가 줄어들게 되고 이에 따라 전자 이동도(electron mobility)가 낮아지는 문제가 있다. 본 실시예에서는, 채널층(140)을 2차원 반도체 물질로 형성함으로써 채널층(140)의 두께가 수 nm 이하로 줄어들게 되더라도 높은 전자 이동도를 유지할 수 있다. 따라서, 우수한 성능을 가진 미세한 크기의 반도체 소자, 예를 들면, 10nm 이하의 미세한 채널 폭을 갖는 FinFET을 구현할 수 있다.
2차원 반도체 물질을 포함하는 채널층(140)과 소스 전극(150) 및 드레인 전극(160) 사이에는 높은 쇼트키 베리어(Schottky Barrier)가 형성됨으로써 컨택 저항(contact resistance)이 증가할 수 있다. 본 실시에에서는 핀 형상의 게이트 전극(130)이 소스 전극(150) 및 드레인 전극(160)과 중첩되도록 마련됨으로써 게이팅(gating) 효과에 의해 2차원 반도체 물질을 포함하는 채널층(140)과 소스 전극(150) 및 드레인 전극(160) 사이에 형성되는 쇼트키 베리어를 낮출 수 있으며, 이에 따라 On Current를 증가시킬 수 있다.
도 4는 도 1에 도시된 반도체 소자에 채용될 수 있는 게이트 전극의 변형예를 도시한 것이다.
도 4를 참조하면, 게이트 전극(131)은 사다리꼴 형상의 단면을 가질 수 있다. 이 경우, 게이트 전극(131)은 높이가 최대폭보다 큰 형상을 가지고 있다. 즉, 게이트 전극(131)은 최대폭에 대한 높이의 비가 1 보다 클 수 있다. 게이트 전극(131)은 기판(110)의 표면에 대해 실질적으로 수직으로 배치될 수 있다. 구체적으로, 게이트 전극(131)의 외벽면(131')과 기판(110)의 표면 사이의 각도는 예를 들면 대략 60도 보다 크고 90도 보다 작을 수 있다.
도 5는 도 1에 도시된 반도체 소자에 채용될 수 있는 게이트 전극의 다른 변형예를 도시한 것이다.
도 5를 참조하면, 게이트 전극(132)은 도전층(132b)과 도전층(132b) 내부에 마련되는 유전체(132a)를 포함할 수 있다. 여기서, 도전층(132b)은 유전체(132a)의 표면을 덮도록 마련될 수 있다. 도전층(132b)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있으며, 도전성 산화물은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 포함할 수 있다. 그리고, 유전체는 다양한 절연 물질을 포함할 수 있다.
도 6은 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 6을 참조하면, 반도체 소자(200)에서는 기판(110)의 상면에 핀 형상의 게이트 전극(230)이 마련되어 있으며, 이 게이트 전극(230)의 양단부에 제1 및 제2 유전체(235,236)가 마련되어 있다. 기판(110) 및 게이트 전극(230)에 대해서는 전술하였으므로, 이에 대한 설명을 생략한다.
반도체 소자(200)의 길이 방향(예를 들면, y축 방향)을 기준으로, 제1 유전체(235)는 게이트 전극(230)의 일단부에 연장되어 마련되어 있으며, 제2 유전체(236)는 게이트 전극(230)의 타단부에 연장되어 마련되어 있다. 여기서, 제1 및 제2 유전체(235,236)는 다양한 절연 물질을 포함할 수 있다.
게이트 전극(230)과, 제1 및 제2 유전체(235,236)에는 게이트 절연층(220)이 마련되어 있다. 여기서, 게이트 절연층(220)은 게이트 전극(230)의 표면과 제1 및 제2 유전체(235,236)의 표면을 덮도록 기판(110)의 상면에 마련될 수 있다. 그리고, 게이트 절연층(220)에는 2차원 반도체 물질을 포함하는 채널층(240)이 마련되어 있다. 게이트 절연층(220) 및 채널층(240)에 대해서는 전술하였으므로, 이에 대한 설명은 생략한다.
채널층(240)의 양측에는 각각 소스 전극(150) 및 드레인 전극(160)이 채널층(240)과 전기적으로 연결되록 마련되어 있다. 여기서, 소스 전극(150)은 제1 유전체(235)와 중첩하도록 마련되고, 드레인 전극(160)은 제2 유전체(236)와 중첩하도록 마련될 수 있다. 이에 따라, 소스 전극(150) 및 드레인 전극(160)은 게이트 전극(230)과 중첩하지 않도록 마련될 수 있다.
도 7은 또 다른 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 7에 도시된 반도체 소자(300)는 기판(310)의 내부에 인터커넥트(interconnect, 345)가 마련되어 있는 점을 제외하면 도 1에 도시된 반도체 소자(100)와 동일하다.
도 7을 참조하면, 기판(310)의 상면에 핀 형상의 게이트 전극(330)이 마련되어 있으며, 이 게이트 전극(330)을 덮도록 게이트 절연층(320)이 마련되어 있다. 그리고, 게이트 절연층(320)에는 2차원 반도체 물질을 포함하는 채널층(340)이 마련되어 있다. 한편, 도면에는 도시되어 있지 않으나, 채널층(340)의 양측에는 각각 소스 전극 및 드레인 전극이 마련되어 있다.
소스 전극 및 드레인 전극은 게이트 전극(330)과 중첩되도록 마련될 수 있다. 소스 전극 및 드레인 전극은 게이트 전극(330)과 중첩되지 않도록 마련될 수도 있다. 이 경우, 게이트 전극(330)의 양단부에는 제1 및 제2 유전체(미도시)가 연장되도록 마련되며, 소스 전극 및 드레인 전극은 제1 및 제2 유전체와 중첩되도록 마련될 수 있다.
기판(310)의 내부에는 게이트 전극(330)에 전기적인 신호를 인가하기 위해 게이트 전극(330)과 전기적으로 연결되도록 마련될 수 있다. 구체적으로, 인터커넥트(345)는 게이트 전극(330)의 하면에 접촉하도록 기판(310)의 내부에 마련될 수 있다. 이러한 인터커넥트(345)는 기판(310)에 형성된 관통공에 도전성 물질을 형성함으로써 형성될 수 있다. 인터커넥트(345)는 예를 들면, 코발트(Co), 텅스텐(W) 등과 같은 도전성 물질을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니며, 이외에도 다른 다양한 도전성 물질을 포함할 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다. 그리고, 도 9는 도 8의 C-C'선을 따라 본 단면도이다.
도 8 및 도 9를 참조하면, 반도체 소자(400)에서 기판(410)의 상면에 핀 형상의 게이트 전극(430)이 마련되어 있으며, 게이트 전극(430)을 덮도록 게이트 절연층(420)이 마련되어 있다. 그리고, 게이트 절연층(420)에는 2차원 반도체 물질을 포함하는 채널층(440)이 마련되어 있다. 여기서, 기판(410), 게이트 전극(430), 게이트 절연층(420) 및 채널층(440)에 대해서는 전술하였으므로, 이에 대한 상세한 설명은 생략한다.
채널층(440)에는 소스 전극(450) 및 드레인 전극(460)이 서로 이격되게 마련되어 있다. 여기서, 소스 전극(450) 및 드레인 전극(460)은 채널층(440)과 전기적으로 연결되도록 마련되어 있다. 소스 전극(450) 및 드레인 전극(460)은 게이트 전극(430)과 중첩하도록 마련될 수 있다. 그리고, 게이트 전극(430)의 상부에는 게이트 전극(430)에 전기적인 신호를 인가하기 위한 인터커넥트(445)가 마련되어 있다.
인터커넥트(445)는 드레인 전극(460)의 바깥쪽에 위치하는 게이트 전극(430)의 상부에 마련되어 있다. 여기서, 인터커넥트(445)는 채널층(440) 및 게이트 절연층(420)을 통해 게이트 전극(430)의 상면에 접촉하도록 마련될 수 있다. 인터커텍트(445)와 채널층(440) 사이에는 전기적인 절연을 위해 게이트 절연층(420)이 연장되어 마련될 수 있다.
이상에서는 인터커넥트(445)가 드레인 전극(460)의 바깥쪽에 위치하는 게이트 전극(430)의 상부에 마련되어 있는 경우가 설명되었다. 그러나, 이에 한정되지 않고, 인터커넥트(445)는 소스 전극(450)의 바깥쪽에 위치하는 게이트 전극(430)의 상부에 마련될 수도 있다.
도 10은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다. 그리고, 도 11은 도 10의 D-D'선을 따라 본 단면도이다.
도 10 및 도 11을 참조하면, 반도체 소자(500)에서 기판(510)의 상면에 핀 형상의 게이트 전극(530)이 마련되어 있으며, 게이트 전극(530)을 덮도록 게이트 절연층(520)이 마련되어 있다. 그리고, 게이트 절연층(520)에는 2차원 반도체 물질을 포함하는 채널층(540)이 마련되어 있다.
채널층(540)의 양측에는 각각 소스 전극(550) 및 드레인 전극(560)이 마련되어 있다. 소스 전극(550) 및 드레인 전극(560)은 채널층(540)과 전기적으로 연결되도록 마련되어 있다. 소스 전극(550) 및 드레인 전극(560)은 게이트 전극(530)과 중첩하도록 마련될 수 있다.
소스 전극(550) 및 드레인 전극(560)은 게이트 전극(530)과 중첩되지 않도록 마련될 수도 있다. 이 경우, 게이트 전극(530)의 양단부에는 제1 및 제2 유전체(미도시)가 연장되도록 마련되며, 소스 전극(550) 및 드레인 전극(560)은 제1 및 제2 유전체와 중첩되도록 마련될 수 있다.
게이트 전극(530)의 상부에는 게이트 전극(530)에 전기적인 신호를 인가하기 위한 인터커넥트(545)가 마련되어 있다. 인터커넥트(545)는 소스 전극(550)과 드레인 전극(560)의 사이에 위치하는 게이트 전극(540)의 상부에 마련되어 있다. 여기서, 인터커넥트(545)는 채널층(540) 및 게이트 절연층(520)을 통해 게이트 전극(530)의 상면에 접촉하도록 마련될 수 있다.
도 12는 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다. 그리고, 도 13은 도 12의 E-E'선을 따라 본 단면도이다.
도 12 및 도 13을 참조하면, 반도체 소자(600)는 제1 및 제2 게이트 전극(631,632), 연결 전극(635), 제1 및 제2 게이트 절연층(621,622), 제1 및 제2 채널층(641,642), 소스 전극(650) 및 드레인 전극(660)을 포함한다.
제1 및 제2 게이트 전극(631,632)은 기판(610)에 서로 이격되어 마련될 수 있다. 여기서, 제1 및 제2 게이트 전극(631,632)은 서로 나란하게 배치될 수 있다. 하지만, 이에 한정되는 것은 아니다. 기판(610)은 예를 들면, 절연성 기판을 포함할 수 있다. 또한, 기판(610)은 표면에 절연층이 형성된 반도체 기판(미도시)을 포함할 수도 있다.
제1 및 제2 게이트 전극(631,632)은 각각 폭, 높이 및 길이를 가지는 핀 형상을 가질 수 있다. 여기서, 제1 및 제2 게이트 전극(631,632)은 각각 높이가 폭보다 큰 형상을 가질 수 있다. 예를 들면, 제1 및 제2 게이트 전극(631,632)은 각각 폭에 대한 높이의 비, 즉 종횡비가 1 보다 크고 대략 20 보다 작을 수 있다.
제1 및 제2 게이트 전극(631,632)은 각각 예를 들면, 직사각형의 단면을 가질 수 있다. 이 경우, 제1 및 제2 게이트 전극(631,632)은 각각 기판(610)의 표면에 대해 실질적으로 수직으로 배치될 수 있다. 한편, 제1 및 제2 게이트 전극(631,632)은 예를 들면, 사다리꼴 형상의 단면을 가질 수도 있다.
제1 및 제2 게이트 전극(631,632)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있으며, 도전성 산화물은 예를 들면, ITO, IZO 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다.
기판(610)에는 제1 및 제2 게이트 전극(631,632)을 연결하는 연결 전극(635)이 마련될 수 있다. 여기서, 연결 전극(635)은 제1 게이트 전극(631)과 제2 게이트 전극(632)을 전기적으로 연결하는 역할을 한다. 이러한 연결 전극(635)은 제1 및 제2 게이트 전극(631,632)과 일체로 형성될 수 있다. 이 경우, 연결 전극(635)은 제1 및 제2 게이트 전극(631,632)과 동일한 물질을 포함할 수 있다. 한편, 연결 전극(635)은 제1 및 제2 게이트 전극(631,632)과 일체로 형성되지 않을 수도 있다.
제1 및 제2 게이트 전극(631,632)에는 각각 제1 및 제2 게이트 절연층(621,622)이 마련되어 있다. 제1 게이트 절연층(621)은 제1 게이트 전극(631)을 덮도록 마련될 수 있으며, 제2 게이트 절연층(622)은 제2 게이트 전극(632)을 덮도록 마련될 수 있다. 이 경우, 제1 및 제2 게이트 전극(631,632)의 연결 전극(635)은 적어도 일부가 제1 및 제2 게이트 절연층(621,622)을 통해 오픈되어 있다.
제1 및 제2 게이트 절연층(621,622)은 예를 들면, high-k 유전 물질을 포함할 수 있다. 제1 및 제2 게이트 절연층(621,622)은 강유전 물질을 포함할 수 있으며, 필요에 따라 강유전 물질은 도펀트를 더 포함할 수도 있다. 또한, 제1 및 제2 게이트 절연층(621.622)은 high-k 물질 및 강유전 물질을 포함하는 복층 구조를 가질 수도 있다. 그리고, 제1 및 제2 게이트 절연층(621,622)은 전하 구속 물질을 포함함으로써 메모리 특성을 가지는 반도체 소자(600)를 구현할 수도 있다.
제1 게이트 절연층(621)에는 제1 채널층(641)이 마련되어 있으며, 제2 게이트 절연층(622)에는 제2 채널층(642)이 마련되어 있다. 제1 채널층(641)은 제1 게이트 전극(631)을 덮고 있는 제1 게이트 절연층(621)에 마련되어 있으며, 제2 채널층(642)은 제2 게이트 전극(632)을 덮고 있는 제2 게이트 절연층(622)에 마련되어 있다.
제1 및 제2 채널층(641,642)은 2차원 반도체 물질을 포함할 수 있다. 여기서, 2차원 반도체 물질은 단층(monolayer) 또는 복층(multilayer) 구조를 가질 수 있다. 제1 및 제2 채널층을 구성하는 2차원 반도체 물질은 대략 10nm 이하의 두께를 가질 수 있지만, 이에 한정되는 것은 안다.
2차원 반도체 물질은 예를 들면, 그래핀, 흑린 및 TMD 중 적어도 하나를 포함할 수 있다. 여기서, TMD는 예를 들면 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 예를 들면 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 2차원 반도체 물질은 이동도를 조절하기 위해 p형 도펀트 또는 n형 도펀트로 도핑될 수도 있다.
제1 및 제2 채널층(641,642)의 양측에는 각각 소스 전극(650) 및 드레인 전극(660)이 마련되어 있다. 여기서, 소스 전극(650)은 제1 및 제2 채널층(641,642)의 일측에 마련되며, 드레인 전극(660)은 제1 및 제2 채널층(641,642)의 타측에 마련될 수 있다. 이러한 소스 전극(650) 및 드레인 전극(660)은 전기 전도성이 우수한 금속 물질 등을 포함할 수 있다.
소스 전극(650) 및 드레인 전극(660)은 제1 및 제2 게이트 전극(631,632)과 중첩하도록 마련될 수 있다. 한편, 소스 전극(650) 및 드레인 전극(660)은 제1 및 제2 게이트 전극(631,632)과 중첩되지 않도록 마련될 수도 있다. 이 경우, 제1 및 제2 게이트 전극(631,632) 각각의 양단부에는 제1 및 제2 유전체(미도시)가 연장되도록 마련될 수 있으며, 소스 전극(650) 및 드레인 전극(660)이 제1 및 제2 유전체와 중첩되도록 마련될 수 있다.
연결 전극(635)의 상부에는 연결 전극(635)과 전기적으로 연결되는 인터커넥트(645)가 마련될 수 있다. 이 인터커넥트(645)는 연결 전극(635)을 통해 제1 및 제2 게이트 전극(631,632)에 전기적인 신호를 인가할 수 있다. 인터커넥트(645)는 제1 및 제2 게이트 절연층(621,622)을 통해 오픈된 연결 전극(635)의 상면과 접촉하도록 마련될 수 있다. 여기서, 인터커넥트(645)는 소스 전극(650)과 드레인 전극(660) 사이에 위치할 수 있다.
기판(610)에는 반도체 소자(600)를 매립하도록 절연층(670)이 더 마련될 수 있다. 여기서, 절연층(670)은 예를 들면, low-k 유전 물질을 포함할 수 있지만 이에 한정되지는 않는다. 이상에서는 인터커넥트(645)가 소스 전극(650) 및 드레인 전극(660) 사이에 위치하는 경우가 설명되었다. 그러나, 이에 한정되지 않고, 인터커텍트(645)는 소스 전극(650)의 바깥쪽에 위치하거나 또는 드레인 전극(660)의 바깥쪽에 위치할 수도 있다.
이상에서는 기판(610)에 핀 형상의 게이트 전극(631,632)이 2개가 마련되는 경우가 설명되었으나, 이에 한정되지 않고 기판(610)에 3개 이상의 게이트 전극이 마련될 수도 있다. 이 경우, 게이트 전극들 사이에 각각 연결 전극이 마련되어 있으며, 이 연결 전극에는 인터커넥트가 전기적으로 연결되도록 마련될 수 있다.
또한, 이상에서 설명된 반도체 소자가 복수개로 마련되어 수평 또는 수직으로 배치될 수도 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600.. 반도체 소자
110,310,410,510,610.. 기판
120,220,320,420,520.. 게이트 절연층
130,131,132,230,330,430,530.. 게이트 전극
132a.. 유전체
132b.. 도전층
140,240,340,440,540.. 채널층
150,450,550.. 소스 전극
160,460,560.. 드레인 전극
235.. 제1 유전체
236.. 제2 유전체
345,445,545,645.. 인터커넥트
621.. 제1 게이트 절연층
622.. 제2 게이트 절연층
631.. 제1 게이트 전극
632.. 제2 게이트 전극
641,, 제1 채널층
642.. 제2 채널층

Claims (24)

  1. 기판에 마련되는 것으로 폭보다 높이가 큰 형상을 가지는 게이트 전극;
    상기 게이트 전극에 마련되는 게이트 절연층;
    상기 절연층에 마련되는 것으로 2차원 반도체 물질을 포함하는 채널층; 및
    상기 채널층과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 기판은 절연 물질을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 기판은 반도체 물질을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 폭에 대한 높이의 비가 1보다 크고 20보다 작은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 직사각형 또는 사다리꼴 형상의 단면을 가지는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 금속 물질 또는 도전성 산화물을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 금속 물질은 Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 게이트 전극은 도전층 및 상기 도전층의 내부에 마련되는 유전체를 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트 절연층은 high-k 유전 물질 및 강유전 물질(ferroelectric material) 중 적어도 하나를 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 절연층은 전하 구속 물질(charge trapping material)을 포함하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 2차원 반도체 물질은 그래핀(graphene), 흑린(black phosphorous) 및 TMD(Transition Metal Dichalcogenide) 중 적어도 하나를 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 2차원 반도체 물질은 도핑되어 있거나(doped) 또는 도핑되어 있지 않은(undoped) 반도체 소자.
  14. 제 1 항에 있어서,
    상기 채널층은 10nm 이하의 두께를 가지는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩되도록 마련되는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 게이트 전극의 양단부에는 제1 및 제2 유전체가 연장되어 마련되어 있으며, 상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 제2 유전체와 중첩되도록 마련되는 반도체 소자.
  17. 제 1 항에 있어서,
    상기 반도체 소자는 상기 기판의 내부에 마련되어 상기 게이트 전극과 전기적으로 연결되는 인터커넥트(interconnect)를 더 포함하는 반도체 소자.
  18. 제 1 항에 있어서,
    상기 반도체 소자는 상기 게이트 전극의 상부에 마련되어 상기 게이트 전극과 전기적으로 연결되는 인터커넥트를 더 포함하는 반도체 소자.
  19. 기판에 마련되는 것으로 폭보다 높이가 큰 형상을 가지는 복수의 게이트 전극;
    상기 기판에 마련되어 복수의 게이트 전극을 연결하는 연결 전극;
    상기 복수의 게이트 전극에 마련되는 복수의 게이트 절연층;
    상기 복수의 절연층에 마련되는 것으로 2차원 반도체 물질을 포함하는 복수의 채널층; 및
    상기 복수의 채널층과 전기적으로 연결되는 소스 전극 및 드레인 전극;을 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 복수의 게이트 전극은 서로 나란하게 배열되는 반도체 소자.
  21. 제 19 항에 있어서,
    상기 연결 전극은 상기 복수의 게이트 전극과 일체로 형성되는 반도체 소자.
  22. 제 19 항에 있어서,
    상기 반도체 소자는 상기 연결 전극과 전기적으로 연결되는 인터커넥트를 더 포함하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 인터커넥트는 상기 복수의 채널층 사이의 상기 연결 전극과 접촉하도록 마련되는 반도체 소자.
  24. 제 19 항에 있어서,
    상기 2차원 반도체 물질은 그래핀, 흑린 및 TMD 중 적어도 하나를 포함하는 반도체 소자.

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