KR20190032150A - 반도체 장치 제조 방법 및 반도체 장치 - Google Patents

반도체 장치 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20190032150A
KR20190032150A KR1020170165324A KR20170165324A KR20190032150A KR 20190032150 A KR20190032150 A KR 20190032150A KR 1020170165324 A KR1020170165324 A KR 1020170165324A KR 20170165324 A KR20170165324 A KR 20170165324A KR 20190032150 A KR20190032150 A KR 20190032150A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
source
semiconductor layer
forming
Prior art date
Application number
KR1020170165324A
Other languages
English (en)
Other versions
KR102072029B1 (ko
Inventor
달 마크 반
거번 두른보스
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190032150A publication Critical patent/KR20190032150A/ko
Application granted granted Critical
Publication of KR102072029B1 publication Critical patent/KR102072029B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

핀(fin)은 바닥 부분, 바닥 부분 위에 배치된 제1 희생층, 제1 희생층 위에 배치된 제1 반도체 층, 제1 반도체 층 위에 배치된 제2 희생층 및 제2 희생층 위에 배치된 제2 반도체 층을 포함한다. 제2 반도체 층은 제1 절연층으로부터 돌출된다. 더미 게이트는 제2 반도체 층 위에 형성된다. 더미 게이트의 측면 상에는 측벽 스페이서 층이 형성된다. 제1 유전체 층은 더미 게이트 및 측벽 스페이서 층 위에 형성된다. 더미 게이트는 제거되며, 그에 따라 게이트 공간을 형성한다. 제1 절연 층은 게이트 공간 내에 에칭되며, 그에 따라 제1 반도체 층 그리고 제1 및 제2 희생층을 노출시킨다. 제1 및 제2 희생층이 제거된다. 게이트 유전체 층 및 게이트 전극 층이 형성된다.

Description

반도체 장치 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 개시는 반도체 집적 회로의 제조 방법에 관한 것으로서, 더 구체적으로 수직으로 적층된 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 및/또는 게이트-올-라운드(gate-all-around) FET를 포함하는 반도체 장치 제조 방법 및 반도체 장치에 관한 것이다.
반도체 산업이 더 높은 장치 밀도, 더 높은 성능, 및 더 낮은 비용을 위하여 나노미터 기술 공정 노드로 발전함에 따라 제조 공정 및 설계 문제로부터의 도전은 핀 전계 효과 트랜지스터(FinFET) 및 게이트-올-어라운드(GAA) FET를 포함하는, 멀티-게이트 전계 효과 트랜지스터(FET)와 같은 3차원적 설계의 개발을 야기하고 있다. FinFET에서, 게이트 전극은 게이트 유전체 층을 사이에 두고 채널 영역의 3개의 측면에 인접한다. 게이트 구조체가 3개의 표면에서 핀을 둘러싸기(감싸기) 때문에 트랜지스터는 본질적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 3개의 게이트를 갖는다. 유감스럽게도, 제4 측부, 채널의 바닥 부분은 게이트 전극으로부터 떨어져 있으며, 따라서 근접 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서, 채널 영역의 모든 측면은 게이트 전극으로 둘러싸여 있으며, 이는 채널 영역에서의 더 완전한 공핍을 허용하며 그리고 더 급격한 서브-임계 전류 스윙(SS) 및 더 작은, 드레인 전압에 의한 에너지 장벽 저하(DIBL)로 인하여 더 적은 단채널 효과를 초래한다. 트랜지스터 크기가 10 내지 15nm 기술 노드 아래로 지속적으로 축소됨에 따라 GAA FET의 추가 개선이 요구된다.
본 개시는 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부가 일정한 비유로 도시되지 않으며, 예시적인 용도로만 이용된다는 점이 강조된다. 사실상, 다양한 특징부의 치수는 설명의 명확함을 위하여 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 2a, 도 2b, 도 2c 및 도 2d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 3a, 도 3b, 도 3c 및 도 3d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 5a, 도 5b, 도 5c 및 도 5d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 7a, 도 7b, 도 7c 및 도 7d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 8a, 도 8b, 도 8c 및 도 8d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 10a, 도 10b, 도 10c 및 도 10d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 11a, 도 11b, 도 11c 및 도 11d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 12a, 도 12b, 도 12c 및 도 12d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 13a, 도 13b, 도 13c 및 도 13d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 14a, 도 14b, 도 14c 및 도 14d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 15a, 도 15b, 도 15c 및 도 15d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 16a, 도 16b, 도 16c 및 도 16d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 17a, 도 17b, 도 17c 및 도 17d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 18a, 도 18b, 도 18c 및 도 18d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 19a, 도 19b, 도 19c 및 도 19d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 20a, 도 20b, 도 20c 및 도 20d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 21a, 도 21b, 도 21c 및 도 21d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 22a, 도 22b, 도 22c 및 도 22d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 23a, 도 23b, 도 23c 및 도 23d는 본 발명의 실시예에 따른 반도체 FET 장치 제조의 다양한 단계들 중 한 단계를 도시한다.
도 24a는 수직적으로 배열된 상보형 FET(CFET)의 개념도이다.
도 24b 및 도 24c는 반도체 정적 랜덤 액세스 메모리(SRAM)의 패턴 레이아웃을 도시한다.
도 25a, 도 25b, 도 25c 및 도 25d는 CFET를 이용한 SRAM의 다양한 도면이다.
도 26a, 도 26b, 도 26c, 도 26d, 도 26e 및 도 26f는 본 발명의 실시예에 따른 다양한 채널 배치를 도시한다.
도 27a, 도 27b, 도 27c, 도 27d, 도 27e, 도 27f 및 도 27g는 본 발명의 실시예에 따른 다양한 채널 배치를 도시한다.
하기의 개시는 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 것을 이해하여야 한다. 구성 요소 및 배열의 특정 실시예 또는 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 제한되지 않으며, 공정 조건 및/또는 장치의 요구되는 특성에 좌우될 수 있다. 또한, 이어지는 설명에서 제2 특징부 위에서의 또는 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있으며, 부가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 다양한 특징부는 간략함 및 명확성을 위해 상이한 비율로 임의로 도시될 수 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어는 도면에서 도시된 방향에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 다르게 향할 (90도 또는 다른 방향에서 회전될) 수 있으며, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 동일하게 해석될 수 있다. 또한, 용어 "제조되는"은 "포함하는" 또는 "이루어진"을 의미할 수 있다.
본 발명에서, 도 24a에 도시된 바와 같이 상보형 전계 효과 트랜지스터(CFET) 및 그 제조 방법이 개시된다. CFET에서, 제1 게이트-올-어라운드 전계 효과 트랜지스터(110; GAA FET)는 기판 위에 배치되며, 제2 GAA FET(120)는 제1 GAA FET(110) 위에 배치된다. 제1 GAA FET(110)는 제1 소스(110S) 및 제1 드레인(110D)을 포함하며, 제2 GAA FET(120)는 제2 소스(120S) 및 제2 드레인(120D)을 포함한다. 일부 실시예에서, 제1 GAA FET의 소스/드레인은 제2 GAA FET의 소스/드레인과 전기적으로 분리되어 있다. 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 구조체(100G)는 일반적으로 제1 및 제2 GAA FET의 채널 영역 주위에 형성된다. 일부 실시예에서, 제1 GAA FET는 제1 도전형 (예를 들어, n-형) FET이며, 제2 GAA FET는 제1 도전형과 상이한 제2 도전형 (예를 들어, p-형)이다. 다른 실시예에서, 제1 GAA FET와 제2 GAA FET는 동일한 도전형을 갖는다.
또한, 도 1a 내지 도 23d는 본 발명의 실시예에 따른 반도체 FET 장치에 대한 제조 동작의 다양한 단계들을 도시한다. 또한, 도 1a 내지 도 23d에서, "a" 도 (도 1a, 도 2a, ...)는 사시도이며, "b" 도 (도 1b, 도 2b, ...)는 도 1a의 선 Y1-Y1(게이트 영역)에 대응하는 단면도이고, "c" 도 (도 1c, 도 2c, ...)는 도 1a의 선 X1-X1(게이트 영역)에 대응하는 단면도이며, 그리고 "d" 도 (도 1d, 도 2d, ...)는 도 1a의 선 Y2-Y2(소스/드레인 영역)에 대응하는 단면도이다. 추가적인 동작은 도 1a 내지 도 23d에 도시된 처리 전, 처리 중 및 처리 후에 제공될 수 있다는 점이 이해되며, 방법의 부가적인 실시예를 위하여 아래에 설명된 동작 중 일부는 대체되거나 제거될 수 있다. 동작/공정의 순서는 서로 바뀔 수 있다.
도 1a 내지 도 1d에 도시된 바와 같이, 제1 반도체 층과 제2 반도체 층의 적층 구조가 기판(10) 위에 형성된다. 일부 실시예에서, 기판(10)은 적어도 그 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 물질을 포함할 수 있으나, 이에 제한되지 않는다. 특정 실시예에서, 기판(10)은 결정성 Si로 제조된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(도시되지 않음)을 포함할 수 있다. 버퍼층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 격자 상수를 점진적으로 변화시키는 역할을 할 수 있다. 버퍼층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질로 형성될 수 있으나, 이에 제한되지 않는다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄 (SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하층 버퍼층에 대한 30원자% 게르마늄에서 최고층 버퍼층에 대한 70원자% 게르마늄으로 증가할 수 있다.
도 1a 내지 도 1d에 도시된 바와 같이, 제1 반도체 층(20; 20-1, 20-2 및 20-3) 및 제2 반도체 층(25; 25-1 및 25-2)은 에피택셜 성장법에 의하여 기판(10) 위에 교대로 형성된다. 일부 실시예에서, 제1 반도체 층(20)은 SixGe1 -x로 이루어지며, 여기서 0.1<x<0.9이다 (이하, SiGe로 지칭될 수 있다). 제1 반도체 층(20)의 두께는 일부 실시예에서 약 5nm 내지 약 30nm 범위이고, 다른 실시예에서는 약 10nm 내지 약 20nm 범위이다. 일부 실시예에서, 제1 반도체 층(20-1)의 두께는 제1 반도체 층(20-2)과 동일하거나 더 크며, 제1 반도체 층(20-3)의 두께는 제1 반도체 층(20-1 및 20-2)의 두께보다 작다. 제1 반도체 층(20)은 후에 제거될 희생층이다.
제2 반도체 층(25)은 제1 반도체 층(20)과 다른 반도체 물질을 포함한다. 일부 실시예에서, 제2 반도체 층(25)은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장 단결정 반도체 물질로 이루어지나, 이에 제한되지는 않는다. 일부 실시예에서, 제2 반도체 층은 SiyGe1 -y (여기서, x<y)로 만들어진다. 특정 실시예에서, 제2 반도체 층은 Si로 만들어진다. 제2 반도체 층의 두께는 일부 실시예에서 약 10nm 내지 약 50nm의 범위에 있으며, 다른 실시예에서는 약 15nm 내지 약 30nm의 범위이다. 일부 실시예에서, 제2 반도체 층(25-1)의 두께는 제2 반도체 층(25-2)의 두께와 동일하거나 다르다.
다음의 실시예에서, 하부 제2 반도체 층(25-1)은 p-형 GAA FET를 위한 것이며, 상부 제2 반도체 층(25-2)은 n-형 GAA FET를 위한 것이다.
그 후, 도 2a 내지 도 2d에 도시된 바와 같이, 핀 구조체(30)가 형성된다. 핀 구조체(30)는 하나 이상의 포토리소그래피 및 에칭 작용에 의하여 형성된다. 핀 구조체(30)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조체는 이중-패터닝 또는 다중-패터닝 공정을 포함하는, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 공정은 포토리소그래피 공정과 자기-정렬 공정을 결합하며, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들어, 일 실시예에서, 더미 층은 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여, 패터닝된 더미 층과 함께 형성된다. 더미 층은 그 후 제거되며, 나머지 스페이서는 그 후 핀을 패터닝하는데 사용될 수 있다.
다른 실시예에서, 핀 구조체(30)는 에칭 마스크로서 하드 마스크 패턴(15)을 사용함으로써 패터닝될 수 있다. 일부 실시예에서, 하드 마스크 패턴(15)은 제1 마스크 층(15A) 및 제1 마스크 층(15A) 상에 배치된 제2 마스크 층(15B)을 포함한다. 일부 실시예에서, 제1 마스크 층(15A)은 열 산화에 의하여 형성될 수 있는 실리콘 산화물로 이루어진 패드 산화물층이며, 제2 마스크 층(15B)은 저압 CVD(LPCVD)와 플라즈마 강화 CVD(PECVD)를 포함하는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD) 또는 다른 적절한 공정에 의하여 형성된 실리콘 질화물(SiN)로 이루어진다. 퇴적된 하드 마스크 층은 포토-리소그래피 및 에칭을 포함하는 패터닝 동작을 사용함으로써 하드 마스크 패턴(15)으로 패터닝된다. 그 후, 제2 반도체 층(25), 제1 반도체 층(20) 그리고 기판(10)이 에칭 마스크로서 하드 마스크 패턴(15)을 이용함으로써 X 방향으로 연장되는 핀 구조체(30)로 패터닝된다. 도 2a 내지 도 2d에 도시된 바와 같이, 4개의 핀 구조체(30)가 Y 방향으로 배열된다. 핀 구조체의 수는 제한되지는 않으나, 1개, 2개, 3개 또는 5개 이상일 수 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조체가 핀 구조체(30)의 양 측부 상에 형성되어 패터닝 동작에서 패턴 충실도를 개선한다.
Y 방향을 따르는 핀 구조체(30)의 상부 부분의 폭은 일부 실시예에서는 약 5nm 내지 약 40nm의 범위에 있고, 다른 실시예에서는 약 10nm 내지 약 20nm의 범위에 있다.
핀 구조체(30)가 형성된 후, 도 3a 내지 도 3d에 도시된 바와 같이, 얕은 트렌치 격리부(STI)와 같은 제1 격리 절연층(40)이 기판(10) 위에 형성된다. 핀 구조체(30)가 절연 물질층 내에 완전히 매립되도록 하나 이상의 절연 물질층이 형성되며, 이후 에치-백 동작을 수행하여 절연 물질층의 두께를 줄이며, 그에 따라 제1 격리 절연층(40)이 형성된다. 제1 격리 절연층(40)을 위한 절연 물질은 LPCVD(저압 화학 기상 퇴적), 플라즈마 CVD, 또는 유동성 CVD 또는 임의의 다른 적절한 필름 형성 방법에 의하여 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiCN, 불소-도프된 실리케이트 글라스(FSG) 또는 저-K 유전체 물질을 포함할 수 있다. 일부 실시예에서, 제1 격리 절연층(40)은 실리콘 산화물로 이루어진다. 어닐 동작은 제1 격리 절연층(40)의 형성 후에 수행될 수 있다. 일부 실시예에서, 제1 격리 절연층(40)을 형성하기 전에 하나 이상의 핀 라이너 층(도시되지 않음)이 핀 구조체 위에 형성된다. 핀 라이너 층은 SiN 또는 실리콘 질화물-기반 물질(예를 들어, SiON 또는 SiCN)로 이루어질 수 있다.
일부 실시예에서, 도 3a 내지 도 3d에 도시된 바와 같이, 제1 격리 절연층(40)이 형성된 후, 핀 구조체(30) 내의 제1 및 제2 반도체 층이 제1 격리 절연층(40)으로부터 노출되고, 기판(10)의 일부인 핀 구조체(30)의 바닥 부분(11)은 제1 격리 절연층(40) 내에 매립된다. 다른 실시예에서, 바닥 부분(11)의 일부는 제1 격리 절연층(40)으로부터 노출되거나 또는 제1 반도체 층(20-1)의 일부는 제1 격리 절연층(40) 내에 매립된다.
그 후, 도 4a 내지 도 4d에 도시된 바와 같이, 제1 격리 절연층(40) 위에 제2 격리 절연층(45)이 형성된다. 핀 구조체(30)가 완전히 매립되도록 제1 격리 절연층(40) 상에 제2 격리 절연층(45)을 위한 하나 이상의 층이 형성되며, 그 후 화학적 기계적 연마(CMP) 및 에치-백 동작을 포함하는 평탄화 동작이 수행되어 제2 격리 절연층의 두께를 감소시킨다. 일부 실시예에서, 평탄화 동작 중에, 하드 마스크 패턴(15)이 제거된다. 다른 실시예에서, 제1 격리 절연층(40)의 형성 동안에 하드 마스크 패턴(15)이 제거된다.
제2 격리 절연층(45)을 위한 절연 물질은 제1 격리 절연층(40)의 절연 물질과 다르며, LPCVD(저압 화학 기상 퇴적), 플라즈마 CVD, 원자층 퇴적(ALD) 또는 유동성 CVD 또는 임의의 다른 적절한 필름 형성 방법에 의하여 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiCON, SiCO, SiCN, 불소-도프된 실리케이트 글라스(FSG) 또는 저-K 유전체 물질을 포함할 수 있다. 일부 실시예에서, 제2 격리 절연층(45)은 SiCO 또는 SiCON을 포함한다. 어닐 동작은 제2 격리 절연층(45)의 형성 후에 수행될 수 있다. 에치-백 동작 후에, 제2 격리 절연층(45)으로부터 제2 반도체 층(25-2) 및 제1 반도체 층(20-3)이 노출된다. 일부 실시예에서, 제1 반도체 층(25-2)의 일부는 제2 격리 절연층으로부터 노출되고, 다른 실시예에서는 제1 반도체 층(25-2)은 제2 격리 절연층(45)에 내에 매립된다.
도 5a 내지 도 5d는 하나 이상의 더미 게이트 구조체가 형성된 후의 구조를 도시한다. 각각의 더미 게이트 구조체는 더미 게이트 유전체 층(52), 더미 게이트 전극(54) 및 하드 마스크 층(56)을 포함한다. 더미 게이트 유전체 층(52)의 블랭킷 층은 노출된 핀 구조체 위에 형성된다. 더미 게이트 유전체 층(52)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물의 하나 이상의 층을 포함한다. 일부 실시예에서 더미 게이트 유전체 층(52)의 두께는 약 1nm 내지 약 5nm의 범위 내에 있다. 이후 핀 구조체가 더미 게이트 전극 층 내에 완전히 매립되도록 더미 게이트 전극 층이 더미 게이트 유전체 층(52) 상에 퇴적된다. 더미 게이트 전극 층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 더미 게이트 전극 층의 두께는 약 100nm 내지 약 200nm 범위 내에 있다. 일부 실시예에서, 더미 게이트 전극 층은 평탄화 동작을 겪는다. 더미 게이트 유전체 층(52)과 더미 게이트 전극 층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 공정을 이용하여 퇴적된다. 그 후 더미 게이트 전극 층 위에 마스크 층이 형성된다. 일부 실시예에서 마스크 층은 패드 SiN 층 및 실리콘 산화물 마스크 층을 포함한다. 다음에, 도 5a 내지 도 5d에 도시된 바와 같이, 마스크 층에 패터닝 동작이 수행되고, 그에 따라 하드 마스크 패턴(56)을 형성하며, 더미 게이트 전극 층은 더미 게이트 전극(54)으로 패터닝된다. 더미 게이트 구조체는 채널 영역이 될 핀 구조체의 일부분 상에 형성된다. 더미 게이트 구조체는 GAA FET의 채널 영역을 한정한다. 본 발명에서, 소스와 드레인은 상호 교환 가능하게 사용되며, 그 구조는 실질적으로 동일하다.　
도 5a 내지 도 5d에 도시된 일 실시예에서, 4개의 더미 게이트 구조체가 핀 구조체 위에 형성된다. 더미 게이트 구조체의 개수는 4개로 한정되지 않는다. 일부 실시예에서 더미 게이트 전극(54)의 폭은 약 5nm 내지 약 25nm의 범위 내에 있다.
또한, 도 6a 내지 도 6d에 도시된 바와 같이, 더미 게이트 전극(54)의 측면 상에는 측벽 스페이서(53)가 형성된다. 절연 물질의 블랭킷 층이 더미 게이트 구조체 위에 형성된 후, 이방성 에칭, 예를 들어 반응성 이온 에칭(RIE)을 사용하여 블랭킷 층 상에서 수행된다. 이방성 에칭 공정 동안, 더미 게이트 구조체의 측벽 및 노출된 핀 구조체의 측벽과 같은 수직 표면 상의 유전체 스페이서 층을 남기고 대부분의 절연 물질은 수평 표면으로부터 제거된다. 마스크 층은 에칭 중에 제거될 수 있다. 일 실시예에서, 측벽 스페이서(53)는 SiN, SiON, SiCON 또는 SiCN 그리고 이들의 조합과 같은 실리콘 질화물계 물질 또는 임의의 다른 적절한 절연 물질이다.
이후, 도 7a 내지 도 7d에 도시된 바와 같이, 제1 층간 유전체(ILD) 층(60)이 형성되며, 더미 게이트 전극(54)이 제거된다. 제1 ILD 층(60)을 위한 물질은 실리콘 산화물, SiCOH 및 SiCO와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 물질이 제1 ILD 층(60)을 위하여 사용될 수 있다. 제1 ILD 층(60)이 형성된 후, 더미 게이트 전극의 최상부가 노출되도록 CMP와 같은 평탄화 동작이 수행된다. 그 후, 더미 게이트 전극(54)이 제거되며, 그에 따라 게이트 공간(58)을 형성한다. 더미 게이트 구조체(54)는 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극(54)이 폴리실리콘이고 ILD 층(60)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭액이 사용되어 더미 게이트 전극(54)을 선택적으로 제거할 수 있다. 일부 실시예에서, 더미 게이트 유전체 층(52)은 이 단계에서 제거되지 않는다. 다른 실시예에서, 더미 게이트 유전체 층(52)은 더미 게이트 전극(54)의 제거 후에 제거된다.
일부 실시예에서, 이온 주입 동작이 수행되어 게이트 개구(58) 내에서 노출된 제2 반도체 층(25-2)에 도펀트(불순물)를 도입시킨다.
이후, 도 8a 내지 도 8d에 도시된 바와 같이, 게이트 공간(58) 내에서 제2 격리 절연층(45)이 에칭되며, 그에 따라 제1 반도체 층(20-1, 20-2 및 20-3)과 제2 반도체 층(25-1 및 25-2)을 포함하는 핀 구조체를 노출시킨다. 제2 격리 절연층(45)은 제1 ILD 층(60) 및 제1 격리 절연층(40)과 다른 물질로 이루어지기 때문에 제2 격리 절연층(45)은 레지스트 패턴없이 선택적으로 에칭될 수 있다. 이방성 에칭을 사용함으로써, 제2 격리 절연층(45)은 실질적으로 수직으로 에칭된다.
도 9a 내지 도 9d에 도시된 바와 같이, 게이트 공간(58) 내에서 핀 구조체가 노출된 후에 제1 반도체 층(20)이 제거되며, 그에 따라 반도체 와이어 구조체(제2 반도체 층(25-1, 25-2))를 형성한다.
제1 반도체 층(20)이 Ge 또는 SiGe이고 제2 반도체 층(25)이 Si인 경우, 제1 반도체 층(20)은, 제한되지는 않지만, 수산화암모늄(NH4OH), 테트라메틸 수산화암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 수산화칼륨(KOH) 용액, 염산(HCl) 용액 또는 고온 암모니아 용액과 같은 습식 에칭액을 이용하여 선택적으로 제거될 수 있다. 도 9c 및 도 9d에 도시된 바와 같이, 제1 반도체 층(20-1, 20-2 및 20-3)은 소스/드레인 영역 내에 남아있다.
이후, 도 10a 내지 도 10d에 도시된 바와 같이, 금속 게이트 구조체가 형성된다. 제2 반도체 층(25)의 반도체 와이어가 형성된 후, 각 채널 층(제2 반도체 층(25-1, 25-2)의 와이어) 둘레에 게이트 유전체 층(71)이 형성되며, 게이트 전극 층(75)은 게이트 유전체 층(71) 상에 형성된다.
특정 실시예에서, 게이트 유전체 층(71)은 실리콘 산화물, 실리콘 질화물, 또는 고-K 유전체 물질, 다른 적절한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 고-K 유전체 물질의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, 산화 티타늄, 이산화 하프늄-알루미나(HfO2-Al203) 합금, 다른 적절한 고-K 유전체 물질 및/또는 그들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(71)은 채널 층과 유전체 물질 사이에 형성된 계면층(도시하지 않음)을 포함한다.
게이트 유전체 층(71)은 CVD, ALD 또는 임의의 적절한 방법에 의하여 형성될 수 있다. 일 실시예에서, 각 채널 층 둘레에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위하여 ALD와 같은 높은 등각 퇴적 공정을 이용하여 게이트 유전체 층(71)이 형성된다. 일 실시예에서, 게이트 유전체 층(71)의 두께는 약 1nm 내지 약 6nm의 범위 내에 있다.
게이트 전극 층(75)은 게이트 유전체 층(71) 상에 형성되어 각 채널 층을 둘러싼다. 게이트 전극 층(75)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 질화 탄탈륨, 규화 니켈, 규화 코발트, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질 및/또는 이들의 조합과 같은 도전성 물질의 하나 이상의 층을 포함한다.
게이트 전극 층(75)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의하여 형성될 수 있다. 게이트 전극 층(75)은 또한 제1 ILD 층(60)의 상부 표면 위에 퇴적되며, 그 후 제1 ILD 층(60)의 최상부 표면이 드러날 때까지 제1 ILD 층(60) 위에 형성된 게이트 유전체 층(71)과 게이트 전극 층(75)은, 예를 들어 CMP를 사용함에 의하여 평탄화된다.
본 발명의 특정 실시예에서, 하나 이상의 일 함수 조정층(73)은 게이트 유전체 층(71)과 게이트 전극(75) 사이에 배치된다. 일 함수 조정층(73)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이 물질 중 둘 이상의 다층과 같은 도전성 물질로 이루어진다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정층(73)으로서 이용되며, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정층(73)으로서 이용된다. 일 함수 조정층(73)은 ALD, PVD, CVD, 전자-빔 기화 또는 다른 적절한 공정에 의하여 형성될 수 있다.
특정 실시예에서 일 함수 조정층(73)은 TiN을 포함한다.
금속 게이트 구조체가 형성된 후에, 도 11a 내지 도 11d에 도시된 바와 같이 제2 ILD 층(62)이 CVD 또는 다른 적절한 방법에 의하여 제1 ILD 층(60) 위에 형성된다. 제2 ILD 층(62)의 물질은 제1 ILD 층(60)과 동일하거나 다를 수 있다.
그 후, 도 11a 내지 도 11d에 도시된 바와 같이 제1 소스/드레인 개구(78)가 형성된다. 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 제1 및 제2 ILD 층(60 및 62)이 에칭되어 도 11d에 도시된 바와 같이 제1 반도체 층(20-3), 제2 반도체 층(25-2) 그리고 제1 반도체 층(20-2)의 일부분을 노출시킨다. 제1 및 제2 ILD 층(60 및 62)이 제2 격리 절연층(45)과 다른 물질로 이루어지기 때문에, 에칭은 실질적으로 제2 격리 절연층(45)의 표면 상에서 정지한다. 도 11d에 도시된 바와 같이, 제1 소스/드레인 개구(78)는 핀 구조체에 대해 Y 방향으로 좌측으로 오프셋된다.
그 후, 도 12a 내지 도 12d에 도시된 바와 같이, 적어도 제2 반도체 층(25-2)을 보호하는 보호층(79)이 형성된다. 일부 실시예에서, 보호층(79)은 열적으로 또는 화학적으로 형성된 실리콘 산화물 및/또는 실리콘-게르마늄 산화물이다. 일부 실시예에서, 제1 반도체 층(20-3)은 보호층(79)을 형성하기 위해 완전히 소모된다. 다른 실시예에서, 선택적인 CVD 및/또는 ALD를 사용함으로써 보호층(79)으로서 실리콘 산화물 또는 실리콘 질화물이 노출된 핀 구조체 위에 선택적으로 형성된다.
이후, 도 13a 내지 도 13d에 도시된 바와 같이, 제1 소스/드레인 개구(78)에서 제2 격리 절연층(45)이 선택적으로 에칭되며, 이로 인해 제1 반도체 층(20-1 및 20-2)과 제2 반도체 층(25-1 및 25-2)을 포함하는 핀 구조체를 노출시킨다. 제2 격리 절연층(45)이 제1 및 제2 ILD 층(60 및 62) 그리고 제1 격리 절연층(40)과 다른 물질로 이루어지기 때문에, 레지스트 패턴없이 제2 격리 절연층(45)이 선택적으로 에칭될 수 있으며, 에칭은 제1 격리 절연층(40)의 표면 상에 정지한다. 또한, 제2 반도체 층(25-2)이 보호층(79)에 의해 보호되기 때문에, 제2 반도체 층(25-2)에 대한 에칭 손상이 방지될 수 있다. 이방성 에칭을 사용함으로써, 제2 격리 절연층(45)은 실질적으로 수직으로 에칭된다. 특정 실시예에서, 보호층(79)은 형성되지 않는다.
다음으로, 도 14a 내지 도 14d에 도시된 바와 같이, 제1 반도체 층(20-1 및 20-2)이 제거되며, 그에 따라 공간(21-3 및 21-4)에 의해 분리된 반도체 와이어 구조체(제2 반도체 층(25-1, 25-2))의 소스/드레인 영역을 형성한다.
제1 반도체 층(20-1 및 20-2)이 Ge 또는 SiGe이고 제2 반도체 층(25-1 및 25-2)이 Si인 경우, 제1 반도체 층(20-1 및 20-2)은, 제한되지는 않지만 수산화암모늄(NH4OH), 테트라메틸 수산화암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 수산화칼륨(KOH) 용액, 염산(HCl) 용액 또는 고온 암모니아 용액과 같은 습식 에칭액을 이용하여 선택적으로 제거될 수 있다.
일부 실시예에서, 도 15a 내지 도 15d에 도시된 바와 같이, 에피택셜 층(26)은 제2 반도체 층(25-1) 위에 형성된다. 에피택셜 층(26)은 p-형 GAA FET를 위하여 B로 도프된 SiGe를 포함한다. 에피택셜 층은 또한 핀 구조체의 바닥 부분(11)의 상부 표면 상에 형성된다.
다음으로, 도 16a 내지 도 16d에 도시된 바와 같이, 제1 도전층(80)이 제1 소스/드레인 개구(78) 내에 형성된다. 도전성 물질은 제1 소스/드레인 개구(78) 내에 그리고 그 위에 형성되고, 이후 CMP 동작과 같은 평탄화 동작이 수행되어 도 16d에 도시된 바와 같이 도전층(80)을 형성한다. 도전성 물질은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상의 층, 또는 임의의 다른 적절한 물질을 포함한다. 일부 실시예에서, 도전성 물질을 형성하기 전에 에피택셜 층(26) 위에 실리사이드 층(81)이 형성된다. 실리사이드 층(81)은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 에피택셜 층이 Ge를 포함하는 경우, Ge와 금속의 합금(예를 들어, TiGe, NiGe 또는 CoGe)이 형성되고, 에피택셜 층이 Si 및 Ge를 포함하는 경우 Si, Ge 및 금속의 합금(예를 들어, NiSiGe 또는 TiSiGe )이 형성된다. 에피택셜 층이 III-V족 반도체를 포함하는 경우, Ni-InAlAs와 같은 합금이 형성된다.
그 후, 도 17a 내지 도 17d에 도시된 바와 같이 도전층(80)은 리세싱되어 보호층(79)과 함께 제2 반도체 층(25-2)을 노출시킨다. 리세싱 동작에 의해, p-형 GAA FET를 위한 소스/드레인 콘택 층(80P)이 형성된다. 일부 실시예에서, 도 17d에 도시된 바와 같이, 제2 반도체 층(25-1)의 상부 부분은 소스/드레인 콘택 층(80P)으로부터 돌출된다. 다른 실시예에서, 제2 반도체 층(25-1)은 소스/드레인 콘택 층(80P)에 의해 완전하게 감싸져 있다.
이후, 도 18a 및 도 18d에 도시된 바와 같이, 제1 소스/드레인 개구(78) 내에서 소스/드레인 콘택 층(80P) 위에 제3 격리 절연층(90)이 형성된다. 일부 실시예에서, 제3 격리 절연층(90)은 제2 격리 절연층(45)과 동일한 물질로 이루어진다. CVD 및/또는 ALD 방법을 사용하여 제1 소스/드레인 개구(78) 내에 그리고 그 위에 절연 물질을 퇴적함으로써 그리고 에치-백 동작을 수행함으로써 제3 격리 절연층(90)이 형성되며 따라서 도 18d에 도시된 바와 같이 보호층(79)과 함께 제2 반도체 층(25-2)이 노출된다.
제3 격리 절연층(90)이 형성된 후, 제3 ILD 층(64)이 CVD 또는 다른 적절한 방법에 의하여 형성되어 도 19a 내지 도 19d에 도시된 바와 같이 제1 소스/드레인 개구(78)를 채운다. 제3 ILD 층(64)의 물질은 제1 및/또는 제2 ILD 층과 동일하거나 다를 수 있다.
다음으로, 도 20a 내지 도 20d에 도시된 바와 같이, 제3 내지 제1 ILD 층을 에칭함으로써 제2 소스/드레인 개구(84)가 형성된다. 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 제3 내지 제1 ILD 층(64, 62 및 60)이 에칭되어 도 20d에 도시된 바와 같이 보호층(79)과 함께 제2 반도체 층(25-2)을 노출시킨다. 제1 내지 제3 ILD 층이 제2 격리 절연층(45)과 다른 물질로 이루어지기 때문에, 에칭은 실질적으로 제2 격리 절연층(45)의 표면 상에서 중단된다. 도 20d에 도시된 바와 같이, 제2 소스/드레인 개구(84)는 핀 구조체에 대해 Y 방향으로 우측으로 오프셋된다.
일부 실시예에서, 도 21a 내지 도 21d에 도시된 바와 같이, 보호층(79)이 제거된 후에 에피택셜 층(28)이 제2 반도체 층(25-2) 위에 형성된다. 에피택셜 층(28)은 n-형 GAA FET를 위하여 SiP (P로 도프된 Si)를 포함한다.
다음으로, 도 22a 내지 도 22d에 도시된 바와 같이, 제2 소스/드레인 개구(84) 내에 제2 도전층(95)이 형성된다. 도전성 물질이 제2 소스/드레인 개구(84) 내에 그리고 그 위에 형성되고, CMP 동작과 같은 평탄화 동작이 수행되어 도 22d에 도시된 바와 같이 제2 도전층(95)을 형성한다. 도전성 물질은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상의 층 또는 임의의 다른 적합한 물질을 포함한다. 일부 실시예에서, 도전 물질을 형성하기 전에, 에피택셜 층(28) 위에 실리사이드 층(91)이 형성된다. 실리사이드 층(91)은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 제2 도전층(95)은 n-형 GAA FET를 위한 소스/드레인 콘택(95N)이다.
그 후 도 23a 내지 도 23d에 도시된 바와 같이, CVD 또는 다른 적절한 방법에 의하여 제4 ILD 층(66)이 제2 도전층(95) 위에 형성된다. 제4 ILD 층(66)의 물질은 제1, 제2 및/또는 제3 ILD 층과 동일하거나 다를 수 있다.
이어서, 하나 이상의 리소그래피 및 에칭 동작을 이용함으로써 소스/드레인 콘택(80P)에 도달하는 제1 소스/드레인 콘택 홀이 형성되고, 소스/드레인 콘택(95N)에 도달하는 제2 소스/드레인 콘택 홀이 형성된다. 그 후, 제1 및 제2 소스/드레인 콘택 홀이 도전성 물질로 채워지며, 그에 따라 도 23a 내지 도 23d에 도시된 바와 같이 제1 콘택 플러그(92)와 제2 콘택 플러그(94)를 형성한다.
도 23a 및 도 23d에 도시된 바와 같이, 수평으로 배열된 다중 채널 영역을 갖는 p-형 GAA FET 및 수평으로 배열된 다중 채널 영역을 갖는 n-형 GAA FET가 수직으로 배열된다. 게이트 전극은 p-형 GAA FET와 n-형 GAA FET에 공통이며, p-형 GAA FET와 n-형 GAA FET의 소스/드레인은 분리된다.
도 24b 및 도 24c는 반도체 정적 랜덤 액세스 메모리(SRAM)의 패턴 레이아웃을 도시한다. 도 1a 내지 도 23b와 관련하여 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 공정이 다음 실시예에서 사용될 수 있으며, 그의 상세한 설명은 생략될 수 있다.
도 24b는 FinFET을 이용한 SRAM의 레이아웃을 도시한다. 이 레이아웃에서, n-형 FinFET, p-형 FinFET, 다른 n-형 FinFET 및 다른 p-형 FinFET이 Y 방향을 따라 배치된다. 도 24c에 도시된 바와 같이, p-형 FET는 n-형 FET 아래에 배치된다.
도 24c에 도시된 바와 같이, SRAM 셀은 제1 풀-업(pull-up) 트랜지스터(PU1), 제1 풀-다운(pull-down) 트랜지스터(PD1) 및 제1 패스-게이트(pass-gate) 트랜지스터(PG1)를 포함한다. 제1 풀-업 트랜지스터(PU1), 제1 풀-다운 트랜지스터(PD1) 및 제1 패스-게이트 트랜지스터(PG1)의 소스 전극은 제1 데이터 저장 노드에서 전기적으로 연결된다. SRAM 셀은 제2 풀-업 트랜지스터(PU2), 제2 풀-다운 트랜지스터(PD2) 및 제2 패스-게이트 트랜지스터(PG2)를 더 포함한다. 제2 풀-업 트랜지스터(PU2), 제2 풀-다운 트랜지스터(PD2) 및 제2 패스-게이트 트랜지스터(PG2)의 소스 전극은 제2 데이터 저장 노드에서 전기적으로 연결된다. 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)의 게이트 전극 층은 제1 데이터 저장 노드를 통하여 제1 풀-다운 트랜지스터(PD1), 제1 패스-게이트 트랜지스터(PG1) 그리고 제1 풀-업 트랜지스터(PU1)의 소스 전극에 전기적으로 연결된다. 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)의 게이트 전극 층은 제2 데이터 저장 노드를 통하여 제2 풀-다운 트랜지스터(PD2), 제2 패스-게이트 트랜지스터(PG2) 그리고 제2 풀-업 트랜지스터(PU2)의 소스 전극에 전기적으로 연결된다. 제1 및 제2 풀-업 트랜지스터(PU1 및 PU2)의 드레인 전극은 제1 전원 노드 (예를 들어, Vdd)에 연결된 반면에, 제1 및 제2 풀-다운 트랜지스터(PD1 및 PD2)의 드레인 전극은 제2 전원 노드 (예를 들어, Vss)에 연결된다. 일부 실시예에 따르면, SRAM 셀에서, 제1 및 제2 패스-게이트 트랜지스터(PG1 및 PG2) 그리고 제1 및 제2 풀-다운 트랜지스터(PD1 및 PD2)는 n-형 트랜지스터이며, 제1 및 제2 풀-업 트랜지스터(PU1 및 PU2)는 p-형 트랜지스터이다.
본 실시예에서, 제1 풀-업 트랜지스터(PU1)는 CFET를 형성하는 제1 풀-다운 트랜지스터(PD1) 아래에 배치되고, 제2 풀-업 트랜지스터(PU2)는 다른 CFET를 형성하는 제2 풀-다운 트랜지스터(PD2) 아래에 배치된다. 마찬가지로, 제3 풀-업 트랜지스터(PU3)는 CFET를 형성하는 제3 풀-다운 트랜지스터 (PD3) 아래에 배치되고, 제4 풀-업 트랜지스터(PU4)는 CFET를 형성하는 제4 풀-다운 트랜지스터(PD4) 아래에 배치된다. 따라서, Y 방향의 셀 높이는 도 24b에 도시된 레이아웃과 비교하여 감소될 수 있다.
도 25a, 도 25b, 도 25c 및 도 25d는 도 24c에 도시된 레이아웃에 대응하는 CFET를 사용하여 SRAM의 다양한 도면을 도시한다. 도 25a는 SRAM의 사시도이고, 도 25b는 도 24c의 선 Y11-Y11에 대응하는 소스/드레인 영역의 단면도이며, 도 25c는 도 24c의 선 Y12-Y12에 대응하는 게이트 영역의 단면도이고, 도 25d는 도 24c의 선 Y13-Y13에 대응하는 소스/드레인 영역의 단면도이다.
도 25b에 도시된 바와 같이, 트랜지스터(PD1 및 PD2)의 소스/드레인 영역은 제1 내지 제4 ILD 층을 포함하는 ILD 층(69)의 높이로 형성되고 전위(Vss)에 연결된다. 트랜지스터(PG1 및 PG2)의 소스/드레인 영역은 ILD 층(69)의 높이로 형성되고 비트 라인(BL)에 각각 연결된다. 트랜지스터(PU1)의 소스/드레인 영역 및 트랜지스터(PU2)의 소스/드레인 영역은 제2 격리 절연층(45)의 높이로 형성되고 소스/드레인 콘택(80P)에 의하여 서로 전기적으로 접속된다. 트랜지스터(PD1 및 PD2)의 소스/드레인 영역은 제2 격리 절연층(45)에 의하여 트랜지스터(PU1 및 PU2)의 소스/드레인 영역과 분리된다.
일부 실시예에서, SRAM 셀의 트랜지스터(PU1, PU2, PD1 및 PD2)는 각각 GAA FET에 의해 형성되고, SRAM 셀의 트랜지스터(PG1 및 PG2)는 FinFET에 의해 형성된다. 다른 실시예에서, SRAM 셀의 모든 트랜지스터는 GAA FET에 의해 각각 형성된다.
도 25c에 도시된 바와 같이, 공통 게이트 전극(GA1)은 트랜지스터(PU1 및 PD1)를 위하여 제공되고, 공통 게이트 전극(GA2)은 트랜지스터(PU2 및 PD2)를 위해 제공된다. 다른 공통 게이트 전극(GA3)은 인접한 SRAM 유닛 셀에 각각 속하는 트랜지스터(PG1 및 PG2)를 위하여 제공된다.
또한, 도 25d에 도시된 바와 같이, 트랜지스터(PD1 및 PD2)의 소스/드레인 영역은 소스/드레인 콘택(95)에 의하여 트랜지스터(PU1 및 PU2)의 소스/드레인 영역에 각각 연결되며, 트랜지스터(PU3 및 PU4)의 소스/드레인 영역은 트랜지스터(PD3 및 PD4)의 소스/드레인 영역에 각각 연결된다.
도 26a 내지 도 26e는 본 발명의 실시예에 따른 다양한 채널 배열을 도시한다. 도 26f는 도 26a의 구조에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 26a는 n-형 GAA FET의 채널이 p-형 GAA FET의 채널 위에 배치되고 p-형 GAA FET과 n-형 GAA FET의 채널 높이(채널 영역(반도체 와이어)의 수직 크기)가 동일한 경우를 나타낸다. 채널 영역의 채널 높이는 채널을 통해 흐르는 전류(구동 용량)에 영향을 준다. 채널 높이는 제2 반도체 층(25)의 두께를 조절함으로써 조정될 수 있다. 도 26b에 도시된 바와 같이, 바(bar) 형상의 채널이 적층되어 게이트 구조체에 의해 감싸여져 있다. 채널의 말단들은 콘택 층들에 각각 연결된 소스/드레인 에피택셜 층들에 각각 결합된다. 도 26b에서, n-형 GAA FET의 채널 높이는 p-형 GAA FET의 채널 높이보다 크며, 도 26c에서는 n-형 GAA FET의 채널 높이는 p-형 GAA FET의 채널 높이보다 작다.
또한, 도 26d 및 도 26e에 도시된 바와 같이, 동일한 도전형 GAA FET들이 CFET로서 적층될 수 있다. 이러한 경우, 게이트 전극은 2개의 GAA FET에 공통이고 2개의 GAA FET의 소스와 드레인 중 적어도 한쪽은 전기적으로 분리된다.
도 27a 내지 도 27e는 본 발명의 실시예에 따른 다양한 채널 배열을 도시한다. 도 27f는 도 27a의 구조에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 27a 내지 도 27e에서, 각각의 GAA FET는 수직으로 적층된 다중 채널(와이어)을 포함한다. 이 실시예에서, 전류 구동 용량은 수직으로 적층된 채널의 개수에 의하여 조정될 수 있다. 도 27a에서, 채널(와이어)의 개수는 n-형 GAA FET과 p-형 GAA FET가 동일한 반면에, 도 27b 및 도 27c에서 개수는 상이하다(더 작거나 더 크다). 도 27b에서, n-형 GAA FET는 3개의 채널(반도체 와이어)을 포함하고 수직으로 배열된 3개의 와이어의 말단은 n-형 GAA FET의 소스/드레인 영역에 연결된 반면에, p-형 GAA FET의 채널은 2개의 채널을 포함하며, 수직으로 배열된 2개의 와이어의 말단은 p-형 GAA FET의 소스/드레인 영역에 연결된다. 일부 실시예에서, 게이트 전극은 n-형 및 p-형 GAA FET에 공통이며, n-형 및 p-형 GAA FET의 소스 및 드레인 중 적어도 한쪽은 전기적으로 분리된다. 도 27c에서, p-형 GAA FET의 채널(와이어)의 개수는 n-형 GAA FET의 채널의 개수보다 크다. 도 26d 및 26e와 유사하게, 동일한 도전형 GAA FET를 적층하는 것이 가능하다. 이러한 경우, 게이트 전극은 2개의 GAA FET에 공통이고, 2개의 GAA FET의 소스 및 드레인 중 적어도 한쪽은 전기적으로 분리된다. 또한, 도 27g에 도시된 바와 같이, 일부 실시예에서, 나노 와이어는 다수의 열 및 행으로 배열된다. 도 27g의 경우에, 3개의 수직으로 배열된 n-채널 또는 p-채널이 2개의 열로 나란히 배열된다. 채널(나노 와이어)의 매트릭스는 3×2에 제한되지 않는다. 3×3, 2×3, 2×2 또는 임의의 다른 적절한 매트릭스일 수 있다.
원하는 채널 개수에 따라 제1 (희생) 반도체 층과 제2 반도체 층(채널)을 교대로 적층시킴으로써 도 27a 내지 도 27e에 도시된 바와 같은 반도체 와이어가 제조될 수 있다.
본 명세서에서 설명된 다양한 실시예 또는 예는 기존 기술에 비해 몇 가지 이점을 제공한다. 예를 들어, 본 발명에서는 다른 도전형의 GAA FET들이 수직으로 적층되어 있기 때문에 SRAM과 같은 반도체 장치의 면적을 줄일 수 있다.
모든 장점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시예 또는 예를 위하여 특별한 이점이 요구되지 않으며, 다른 실시예 또는 예는 다른 장점을 제공할 수 있다는 점이 이해될 것이다.
본 발명의 한 양태에 따르면, 반도체 장치의 제조 방법에서, 핀 구조체가 형성된다. 핀 구조체는 바닥 부분, 바닥 부분 위에 배치된 제1 희생층, 제1 희생층 위에 배치된 제1 반도체 층, 제1 반도체 층 위에 배치된 제2 희생층 및 제2 희생층 위에 배치된 제2 반도체 층을 포함한다. 제2 반도체 층은 제1 절연층으로부터 돌출된다. 더미 게이트 구조체는 제2 반도체 층 위에 형성된다. 측벽 스페이서 층은 더미 게이트 구조체의 측면 상에 형성된다. 제1 유전체 층은 더미 게이트 구조체 및 측벽 스페이서 층 위에 형성된다. 더미 게이트 구조체는 제거되며, 그로 인하여 게이트 공간을 형성한다. 제1 절연층은 게이트 공간 내에서 에칭되며, 그로 인하여 제1 반도체 층 그리고 제1 및 제2 희생층을 노출시킨다. 제1 및 제2 희생층이 제거된다. 게이트 유전체 층은 제1 및 제2 반도체 층 위에 형성되고, 게이트 전극 층은 게이트 유전체 층 위에 형성된다. 전술한 실시예 그리고 하기 실시예 중 하나 이상의 실시예에서, 제1 절연층은 핀 구조체의 바닥 부분을 덮는 하부 절연층 및 제1 및 제2 희생층과 제1 반도체 층을 덮는 상부 절연층을 포함하며, 하부 절연층은 상부 절연층과는 다른 물질로 이루어진다. 전술한 실시예 그리고 하기 실시예 중 하나 이상의 실시예에서, 상부 절연층은 SiCO로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 게이트 공간 내의 제1 절연층을 에칭하는 것은 상부 절연층을 선택적으로 에칭한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 하부 절연층은 핀 구조체 위에 실리콘 산화물층을 퇴적하고 퇴적된 실리콘 산화물층을 리세스싱함으로써 형성되며, 상부 절연층은 리세싱된 실리콘 산화물층 위에 SiCO 층을 퇴적하고 SiCO 층을 리세싱함으로써 형성되어 제2 반도체 층을 노출시킨다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, SiCO 층을 리세싱(recessing)시킴으로써 제2 희생층의 일부가 노출된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 핀 구조체는 제2 반도체 층 상에 배치된 제3 희생층을 더 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 반도체 층은 제1 유형의 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 위한 것이며, 제2 반도체 층은 제1 유형과 다른 제2 유형의 GAA FET를 위한 것이다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 본 방법에서는 제1 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제1 소스/드레인 콘택이 더 형성되며, 제2 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제2 소스/드레인 콘택이 더 형성된다. 제1 소스/드레인 콘택은 제2 소스/드레인 콘택과 전기적으로 분리되어 있다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 및 제2 반도체 층은 SixGe1 -x로 이루어지고, 제1 및 제2 희생층은 SiyGe1-y (여기서, x<y)로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 및 제2 반도체 층은 Si로 이루어지고, 제1 및 제2 희생층은 SixGe1-x (여기서, 0.1<x<0.9)로 이루어진다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조 방법에서, 게이트-올-어라운드 구조체가 형성된다. GAA 구조체는 제1 반도체 층 및 제1 반도체 층 위에 배치된 제2 반도체 층을 감싸며, 제1 유전체 층 및 제1 유전체 층 상에 배치된 제2 유전체 층에 매립된다. 제2 유전체 층이 에칭되며, 그에 따라 제2 반도체 층의 소스/드레인 영역이 노출되는 제1 개구를 형성한다. 보호층이 제1 개구 내의 제2 반도체 층의 노출된 소스/드레인 영역 위에 형성된다. 제1 유전체 층은 제1 개구 내에서 에칭되며, 그에 따라 제1 반도체 층의 소스/드레인 영역을 노출시킨다. 제1 반도체 층과 전기적으로 접촉하는 제1 콘택 층이 형성된다. 보호층으로 덮여진 제2 반도체 층이 노출되도록 제3 유전체 층이 제1 콘택 층 위에 형성된다. 보호층이 제거되며, 제2 반도체 층과 전기적으로 접촉하는 제2 콘택 층이 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 게이트-올-어라운드 구조체가 형성되기 전에 핀 구조체가 형성되며, 핀 구조체는 바닥 부분, 바닥 부분 위에 배치된 제1 희생층, 제1 희생층 위에 배치된 제1 반도체 층, 제1 반도체층 위에 배치된 제2 희생층 및 제2 희생층 위에 배치된 제2 반도체 층을 포함하며, 제1 유전체 층을 에칭하는 단계와 제1 콘택 층을 형성하는 단계 사이에 제1 및 제2 반도체 층이 제1 및 제2 반도체 층의 소스/드레인 영역으로부터 제거된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 바닥 부분은 격리 절연층 내에 매립되며, 제1 유전체 층은 제2 유전체 층 그리고 격리 절연층과 다른 물질로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 유전체 층은 SiCO로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 보호층은 실리콘 산화물로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 콘택 층이 형성되기 전에, 에피택셜 층이 제1 반도체 층의 노출된 소스/드레인 영역 상에 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제3 유전체 층이 형성된 후에 그리고 보호층이 제거되기 전에, 제4 유전체 층이 보호층과 함께 제2 반도체 층의 소스/드레인 영역 위에 형성되고, 제2 개구가 형성되어 보호층과 함께 제2 반도체 층의 소스/드레인 영역을 노출시킨다. 보호층이 제2 개구 내에서 제거된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제2 콘택 층이 형성되기 전에, 에피택셜 층이 제2 반도체 층의 노출된 소스/드레인 영역 상에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조 방법에 있어서, 핀 구조체가 형성된다. 핀 구조체는 바닥 부분, 바닥 부분 위에 배치된 제1 희생층, 제1 희생층 위에 배치된 제1 반도체 층, 제1 반도체 층 위에 배치된 제2 희생층 및 제2 희생층 위에 배치된 제2 반도체 층을 포함한다. 게이트-올-어라운드 구조체가 형성된다. GAA 구조체는 제1 반도체 층의 채널 영역과 제2 반도체 층의 채널 영역을 둘러싸며, 제1 유전체 층 그리고 제1 유전체 층 상에 배치된 제2 유전체 층 내에 매립된다. 제2 유전체 층이 에칭되고 제1 유전체 층이 에칭되며, 그에 따라 제1 희생층의 일부, 제1 반도체 층의 소스/드레인 영역 및 제2 희생층의 일부가 노출되는 제1 개구부를 형성한다. 제1 희생층의 일부 및 제2 희생층의 일부가 제거된다. 제1 도전층은 제1 개구 내에 형성되며, 그에 따라 제1 반도체 층의 소스/드레인 영역을 덮고 제2 반도체 층의 소스/드레인 영역을 노출시킨다. 제3 유전체 층은 제1 도전 층 위에 형성된다. 제2 도전층이 형성되어 제2 반도체 층의 소스/드레인 영역을 덮는다.
본 발명의 한 양태에 따르면, 반도체 장치는 기판 위에 배치된 제1 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET) 및 제1 GAA FET 위에 배치된 제2 GAA FET를 포함한다. 반도체 장치는 기판 위에 배치된 격리 절연층, 격리 절연 층 위에 배치된 제1 유전체 층 및 제1 유전체 층 위에 배치된 제2 유전체 층을 더 포함한다. 제1 GAA FET의 제1 채널 영역은 제1 유전체 층의 바닥 표면과 제1 유전체 층의 상부 표면 사이의 높이에 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 GAA FET와 제2 GAA FET는 서로 다른 도전형을 갖는다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 유전체 층은 격리 절연층 및 제2 유전체 층과 다른 물질로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 유전체 층은 SiCO를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 반도체 장치는 제1 GAA FET의 소스/드레인 영역을 덮고 제1 유전체 층 내에 매립된 제1 소스/드레인 콘택 및 제2 GAA FET의 소스/드레인 영역을 덮고 제2 유전체 층 내에 매립된 제2 소스/드레인 콘택을 더 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 소스/드레인 콘택은 제1 유전체 층의 일부분에 의하여 제2 소스/드레인 콘택으로부터 격리된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 GAA FET의 소스/드레인 영역은 제1 에피택셜 층을 포함하며, 제2 GAA FET의 소스/드레인 영역은 제2 에피택셜 층을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 반도체 장치는 제1 소스/드레인 콘택에 연결된 제1 콘택 플러그 및 제2 소스/드레인 콘택에 연결된 제2 콘택 플러그를 더 포함하며, 제1 콘택 플러그는 제2 유전체 층을 통과한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 채널 영역의 수직 길이는 제2 채널 영역의 수직 길이와 다르다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 GAA FET와 제2 GAA FET는 동일한 도전형을 갖는다.
본 발명의 다른 양태에 따르면, 반도체 장치는 기판 위에 배치된 제1 게이트 -올-어라운드 전계 효과 트랜지스터(GAA FET) 및 제1 GAA FET 위에 배치된 제2 GAA FET를 포함한다. 제1 GAA FET는 측 방향으로 배치된 다수의 제1 반도체 와이어를 포함하며, 제2 GAA FET는 측 방향으로 배치된 다수의 제2 반도체 와이어를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 반도체 장치는 기판 위에 배치된 격리 절연층, 격리 절연층 위에 배치된 제1 유전체 층 및 제1 유전체 층 위에 배치된 제2 유전체 층을 더 포함한다. 제1 GAA FET의 제1 채널 영역은 제1 유전체 층의 바닥 표면과 제1 유전체 층의 상부 표면 사이의 높이에 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 GAA FET와 제2 GAA FET는 서로 다른 도전형을 갖는다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 유전체 층은 SiCO 또는 SiCON을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 반도체 장치는 제1 GAA FET의 소스/드레인 영역을 덮고 제1 유전체 층 내에 매립된 제1 소스/드레인 콘택 및 제2 GAA FET의 소스/드레인 영역을 덮고 제2 유전체 층 내에 매립된 제2 소스/드레인 콘택을 더 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 소스/드레인 콘택은 제1 유전체 층의 일부에 의해 제2 소스/드레인 콘택과 격리된다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 GAA FET의 소스/드레인 영역은 제1 에피택셜 층을 각각 포함하며, 제2 GAA FET의 소스/드레인 영역은 제2 에피택셜 층을 각각 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 반도체 장치는 제1 소스/드레인 콘택에 연결된 제1 콘택 플러그 및 제2 소스/드레인 콘택에 연결된 제2 콘택 플러그를 더 포함한다. 제1 콘택 플러그는 제2 유전체 층을 관통한다. 전술한 실시예 및 하기 실시예 중 하나 이상의 실시예에서, 제1 채널 영역의 수직 길이는 제2 채널 영역의 수직 길이와 다르다.
본 발명의 다른 양태에 따르면, 반도체 정적 랜덤 액세스 메모리는 제1 패스-게이트 트랜지스터, 제2 패스-게이트 트랜지스터, 제1 풀-업 트랜지스터, 제2 풀-업 트랜지스터, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하며, 이들 각각은 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)에 의해 형성된다. 제1 및 제2 풀-업 트랜지스터는 제1 높이에 위치되고, 제1 및 제2 패스-게이트 트랜지스터 그리고 제1 및 제2 풀-다운 트랜지스터는 제1 높이 위의 제2 높이에 위치된다. 제1 풀-업 트랜지스터와 제1 풀-다운 트랜지스터는 수직으로 정렬된다. 제2 풀-업 트랜지스터와 제2 풀-다운 트랜지스터는 수직으로 정렬된다.
당업자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 앞서의 설명은 여러 실시예 또는 예의 특징을 설명하였다. 당업자는 본 명세서에 도입된 실시예 및 예의 동일한 목적을 수행 및/또는 동일한 이점을 이루기 위하여 다른 공정 및 구조를 설계 또는 변형하기 위한 기본으로서 본 발명을 용이하게 이용할 수 있다는 점을 이해하여야 한다. 당업자는 이러한 등가적인 구성이 본 발명의 사상과 범위로부터 벗어나지 않는다는 점 그리고 본 발명의 사상과 범위로부터 벗어남이 없이 본 명세서 내에서 다양한 변경, 대체 및 변화를 행할 수 있다는 점을 또한 인식하여야 한다.
실시예들
실시예 1. 반도체 장치를 제조하는 방법에 있어서,
바닥 부분, 상기 바닥 부분 위에 배치된 제1 희생층, 상기 제1 희생층 위에 배치된 제1 반도체 층, 상기 제1 반도체 층 위에 배치된 제2 희생층 및 상기 제2 희생층 위에 배치되고 제1 절연층으로부터 돌출된 제2 반도체 층을 포함하는 핀 구조체를 형성하는 단계;
상기 제2 반도체 층 위에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체의 측면 상에 측벽 스페이서 층을 형성하는 단계;
상기 더미 게이트 구조체와 상기 측벽 스페이서 층 위에 제1 유전체 층을 형성하는 단계,
상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계;
상기 게이트 공간 내에서 상기 제1 절연층을 에칭하여, 상기 제1 반도체 층과 상기 제1 및 제2 희생층을 노출시키는 단계;
상기 제1 및 제2 희생층을 제거하는 단계;
상기 제1 및 제2 반도체 층 위에 게이트 유전체 층을 형성하는 단계; 및
상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
를 포함하는 반도체 장치를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 절연층은 상기 핀 구조체의 상기 바닥 부분을 덮는 하부 절연층과 상기 제1 및 제2 희생층과 상기 제1 반도체 층을 덮는 상부 절연 층을 포함하며, 상기 하부 절연층은 상기 상부 절연층과는 다른 물질로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 상부 절연층은 SiCO로 제조된 반도체 장치를 제조하는 방법.
실시예 4. 실시예 2에 있어서, 상기 게이트 공간 내에서 상기 제1 절연층을 에칭하는 단계는 상기 상부 절연층을 선택적으로 에칭하는 것인 반도체 장치를 제조하는 방법.
실시예 5. 실시예 2에 있어서,
상기 하부 절연층은 상기 핀 구조체 위에 실리콘 산화물층을 퇴적하고 이 퇴적된 실리콘 산화물층을 리세싱함으로써 형성되며,
상기 상부 절연층은 상기 리세싱된 실리콘 산화물층 위에 SiCO층을 퇴적하고 상기 제2 반도체 층을 노출시키도록 상기 SiCO층을 리세싱함으로써 형성되는 것인 반도체 장치를 제조하는 방법.
실시예 6. 실시예 5에 있어서, 상기 SiCO층을 리세싱함으로써 상기 제2 희생층의 일부분이 노출되는 것인 반도체 장치를 제조하는 방법.
실시예 7. 실시예 1에 있어서, 상기 핀 구조체는 상기 제2 반도체 층 상에 배치된 제3 희생층을 더 포함하는 것인 반도체 장치를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 반도체 층은 제1 형태의 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET)를 위한 것이며,
상기 제2 반도체 층은 상기 제1 형태와는 다른 제2 형태의 GAA FET를 위한 것인 반도체 장치를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제1 소스/드레인 콘택을 형성하는 단계; 및
상기 제2 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제2 소스/드레인 콘택을 형성하는 단계
를 더 포함하며,
상기 제1 소스/드레인 콘택은 상기 제2 소스/드레인 콘택과는 전기적으로 분리된 것인 반도체 장치를 제조하는 방법.
실시예 10. 실시예 1에 있어서, 상기 제1 및 제2 반도체 층은 SixGe1-x 로 제조되며, 상기 제1 및 제2 희생층은 SiyGe1 -y(여기서, x < y)로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 11. 실시예 1에 있어서, 상기 제1 및 제2 반도체 층은 Si로 제조되며, 상기 제1 및 제2 희생층은 SixGe1 -x (여기서, 0.1<x<0.9)로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 12. 반도체 장치를 제조하는 방법에 있어서,
제1 반도체 층과 상기 제1 반도체 층 위에 배치된 제2 반도체 층을 둘러싸는 게이트-올-어라운드 구조체(gate-all-around structure)를 형성하는 단계 - 상기 게이트-올-어라운드 구조체는 제1 유전체 층과 상기 제1 유전체 층 상에 배치된 제2 유전체 층 내에 매립됨 -;
상기 제2 유전체 층을 에칭하여 상기 제2 반도체 층의 소스/드레인 영역이 노출되는 제1 개구를 형성하는 단계;
상기 제1 개구 내에서 상기 제2 반도체 층의 상기 노출된 소스/드레인 영역 위에 보호층을 형성하는 단계;
상기 제1 개구 내에서 상기 제1 유전체 층을 에칭하여, 상기 제1 반도체 층의 소스/드레인 영역을 노출시키는 단계;
상기 제1 반도체 층에 전기적으로 접촉하는 제1 콘택 층을 형성하는 단계;
상기 보호층으로 덮힌 상기 제2 반도체 층을 노출시키도록 상기 제1 콘택 층 위에 제3 유전체 층을 형성하는 단계; 및
상기 보호층을 제거하고 상기 제2 반도체 층에 전기적으로 접촉하는 제2 콘택 층을 형성하는 단계
를 포함하는 반도체 장치를 제조하는 방법.
실시예 13. 실시예 12에 있어서, 상기 게이트-올-어라운드 구조체가 형성되기 전에,
바닥 부분, 상기 바닥 부분 위에 배치된 제1 희생층, 상기 제1 희생층 위에 배치된 상기 제1 반도체 층, 상기 제1 반도체 층 위에 배치된 제2 희생층 및 상기 제2 희생층 위에 배치된 상기 제2 반도체 층을 포함하는 핀 구조체를 형성하는 단계; 및
상기 제1 유전체 층의 에칭 단계와 상기 제1 콘택 층의 형성 단계 사이에 상기 제1 및 제2 반도체 층의 소스/드레인 영역으로부터 상기 제1 및 제2 반도체 층을 제거하는 단계
를 포함하는 반도체 장치를 제조하는 방법.
실시예 14. 실시예 13에 있어서, 상기 바닥 부분은 격리 절연층 내에 매립되며, 상기 제1 유전체 층은 상기 제2 유전체 층 및 상기 격리 절연층과는 다른 물질로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 15. 실시예 14에 있어서, 상기 제1 유전체 층은 SiCO로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 16. 실시예 12에 있어서, 상기 보호층은 실리콘 산화물로 제조된 것인 반도체 장치를 제조하는 방법.
실시예 17. 실시예 12에 있어서, 상기 제1 콘택 층이 형성되기 전에, 상기 제1 반도체 층의 상기 노출된 소스/드레인 영역 상에 에피택셜 층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
실시예 18. 실시예 12에 있어서, 상기 제3 유전체 층이 형성된 후에 그리고 상기 보호층이 제거되기 전에,
상기 제2 반도체 층의 상기 소스/드레인 영역 위에 상기 보호층과 함께 제4 유전체 층을 형성하는 단계; 및
상기 보호층과 함께 상기 제2 반도체 층의 상기 소스/드레인 영역을 노출시키도록 제2 개구를 형성하는 단계
를 더 포함하며,
상기 보호층은 상기 제2 개구 내에서 제거되는 것인 반도체 장치를 제조하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제2 콘택 층이 형성되기 전에, 상기 제2 반도체 층의 상기 노출된 소스/드레인 영역 상에 에피택셜 층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
실시예 20. 반도체 장치에 있어서,
기판 위에 배치된 제1 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET); 및
상기 제1 GAA FET 위에 배치된 제2 GAA FET
를 포함하며,
상기 반도체 장치는,
상기 기판 위에 배치된 격리 절연층;
상기 격리 절연층 위에 배치된 제1 유전체 층; 및
상기 제1 유전체 층 위에 배치된 제2 유전체 층
을 더 포함하고,
상기 제1 GAA FET의 제1 채널 영역은 상기 제1 유전체 층의 바닥 표면과 상기 제1 유전체 층의 상부 표면 사이의 높이에 위치된 것인 반도체 장치.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    바닥 부분, 상기 바닥 부분 위에 배치된 제1 희생층, 상기 제1 희생층 위에 배치된 제1 반도체 층, 상기 제1 반도체 층 위에 배치된 제2 희생층, 및 상기 제2 희생층 위에 배치되고 제1 절연층으로부터 돌출된 제2 반도체 층을 포함하는 핀 구조체를 형성하는 단계;
    상기 제2 반도체 층 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 측면 상에 측벽 스페이서 층을 형성하는 단계;
    상기 더미 게이트 구조체와 상기 측벽 스페이서 층 위에 제1 유전체 층을 형성하는 단계,
    상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계;
    상기 게이트 공간 내에서 상기 제1 절연층을 에칭하여, 상기 제1 반도체 층과 상기 제1 및 제2 희생층을 노출시키는 단계;
    상기 제1 및 제2 희생층을 제거하는 단계;
    상기 제1 및 제2 반도체 층 위에 게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
    를 포함하는 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 절연층은 상기 핀 구조체의 상기 바닥 부분을 덮는 하부 절연층과 상기 제1 및 제2 희생층과 상기 제1 반도체 층을 덮는 상부 절연 층을 포함하며, 상기 하부 절연층은 상기 상부 절연층과는 다른 물질로 제조된 것인 반도체 장치를 제조하는 방법.
  3. 제2항에 있어서, 상기 게이트 공간 내에서 상기 제1 절연층을 에칭하는 단계는 상기 상부 절연층을 선택적으로 에칭하는 것인 반도체 장치를 제조하는 방법.
  4. 제2항에 있어서,
    상기 하부 절연층은 상기 핀 구조체 위에 실리콘 산화물층을 퇴적하고 이 퇴적된 실리콘 산화물층을 리세싱함으로써 형성되며,
    상기 상부 절연층은 상기 리세싱된 실리콘 산화물층 위에 SiCO층을 퇴적하고 상기 제2 반도체 층을 노출시키도록 상기 SiCO층을 리세싱함으로써 형성되는 것인 반도체 장치를 제조하는 방법.
  5. 제4항에 있어서, 상기 SiCO층을 리세싱함으로써 상기 제2 희생층의 일부분이 노출되는 것인 반도체 장치를 제조하는 방법.
  6. 제1항에 있어서,
    상기 제1 반도체 층은 제1 형태의 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET)를 위한 것이며,
    상기 제2 반도체 층은 상기 제1 형태와는 다른 제2 형태의 GAA FET를 위한 것인 반도체 장치를 제조하는 방법.
  7. 제6항에 있어서,
    상기 제1 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제1 소스/드레인 콘택을 형성하는 단계; 및
    상기 제2 반도체 층의 소스/드레인 영역에 전기적으로 연결된 제2 소스/드레인 콘택을 형성하는 단계
    를 더 포함하며,
    상기 제1 소스/드레인 콘택은 상기 제2 소스/드레인 콘택과는 전기적으로 분리된 것인 반도체 장치를 제조하는 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 반도체 층은 SixGe1 - x 로 제조되며, 상기 제1 및 제2 희생층은 SiyGe1 -y(여기서, x < y)로 제조된 것인 반도체 장치를 제조하는 방법.
  9. 반도체 장치를 제조하는 방법에 있어서,
    제1 반도체 층과 상기 제1 반도체 층 위에 배치된 제2 반도체 층을 둘러싸는 게이트-올-어라운드 구조체(gate-all-around structure)를 형성하는 단계 - 상기 게이트-올-어라운드 구조체는 제1 유전체 층과 상기 제1 유전체 층 상에 배치된 제2 유전체 층 내에 매립됨 -;
    상기 제2 유전체 층을 에칭하여 상기 제2 반도체 층의 소스/드레인 영역이 노출되는 제1 개구를 형성하는 단계;
    상기 제1 개구 내에서 상기 제2 반도체 층의 상기 노출된 소스/드레인 영역 위에 보호층을 형성하는 단계;
    상기 제1 개구 내에서 상기 제1 유전체 층을 에칭하여, 상기 제1 반도체 층의 소스/드레인 영역을 노출시키는 단계;
    상기 제1 반도체 층에 전기적으로 접촉하는 제1 콘택 층을 형성하는 단계;
    상기 보호층으로 덮힌 상기 제2 반도체 층을 노출시키도록 상기 제1 콘택 층 위에 제3 유전체 층을 형성하는 단계; 및
    상기 보호층을 제거하고 상기 제2 반도체 층에 전기적으로 접촉하는 제2 콘택 층을 형성하는 단계
    를 포함하는 반도체 장치를 제조하는 방법.
  10. 반도체 장치에 있어서,
    기판 위에 배치된 제1 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET); 및
    상기 제1 GAA FET 위에 배치된 제2 GAA FET
    를 포함하며,
    상기 반도체 장치는,
    상기 기판 위에 배치된 격리 절연층;
    상기 격리 절연층 위에 배치된 제1 유전체 층; 및
    상기 제1 유전체 층 위에 배치된 제2 유전체 층
    을 더 포함하고,
    상기 제1 GAA FET의 제1 채널 영역은 상기 제1 유전체 층의 바닥 표면과 상기 제1 유전체 층의 상부 표면 사이의 높이에 위치된 것인 반도체 장치.
KR1020170165324A 2017-09-18 2017-12-04 반도체 장치 제조 방법 및 반도체 장치 KR102072029B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/707,634 2017-09-18
US15/707,634 US10453752B2 (en) 2017-09-18 2017-09-18 Method of manufacturing a gate-all-around semiconductor device

Publications (2)

Publication Number Publication Date
KR20190032150A true KR20190032150A (ko) 2019-03-27
KR102072029B1 KR102072029B1 (ko) 2020-01-31

Family

ID=65720521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170165324A KR102072029B1 (ko) 2017-09-18 2017-12-04 반도체 장치 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (4) US10453752B2 (ko)
KR (1) KR102072029B1 (ko)
CN (1) CN109524464B (ko)
DE (1) DE102017122830B4 (ko)
TW (1) TWI663734B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200120882A (ko) * 2019-04-12 2020-10-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ic 디바이스, 방법, 레이아웃 및 시스템
KR20210086432A (ko) * 2019-12-27 2021-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체 및 그 형성 방법
KR102281071B1 (ko) * 2020-01-17 2021-07-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10256158B1 (en) 2017-11-22 2019-04-09 Globalfoundries Inc. Insulated epitaxial structures in nanosheet complementary field effect transistors
US10418449B2 (en) 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11063045B2 (en) * 2019-04-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
JP7244394B2 (ja) * 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ
FR3105579A1 (fr) 2019-12-23 2021-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif comprenant des transistors à grille enrobante et procédé de fabrication d’un tel dispositif
KR20220014534A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 장치
US11502167B2 (en) * 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150039488A (ko) * 2013-10-02 2015-04-10 삼성전자주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US20160211276A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Manufacturing Methods Thereof
US20170040321A1 (en) * 2015-08-06 2017-02-09 Imec Vzw Gate-all-around nanowire device and method for manufacturing such a device
KR101727798B1 (ko) * 2015-01-20 2017-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 구조물 및 그 제조 방법
US20170194480A1 (en) * 2015-11-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976951A (en) 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
KR100763542B1 (ko) 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
CN101710584B (zh) * 2009-12-01 2011-05-11 中国科学院上海微系统与信息技术研究所 混合材料积累型全包围栅cmos场效应晶体管
WO2013101003A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Techniques and configurations for stacking transistors of an integrated circuit device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
JP5639317B1 (ja) 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法
JP6162583B2 (ja) 2013-11-20 2017-07-12 猛英 白土 半導体装置
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9224811B2 (en) 2014-03-17 2015-12-29 Globalfoundries Inc Stacked semiconductor device
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction
US9312186B1 (en) * 2014-11-04 2016-04-12 Taiwan Semiconductor Manufacturing Company Limited Method of forming horizontal gate all around structure
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9583490B2 (en) 2015-01-20 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and manufacturing methods thereof
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9431388B1 (en) 2015-04-29 2016-08-30 Globalfoundries Inc. Series-connected nanowire structures
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR102389813B1 (ko) * 2015-05-19 2022-04-22 삼성전자주식회사 반도체 소자
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
US9755034B2 (en) * 2015-10-27 2017-09-05 Samsung Electronics Co., Ltd. Semiconductor device having nanowire
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9704962B1 (en) * 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
KR20170103067A (ko) * 2016-03-02 2017-09-13 삼성전자주식회사 모스-트랜지스터를 갖는 반도체 소자
TWI744358B (zh) * 2016-07-19 2021-11-01 日商東京威力科創股份有限公司 三維半導體裝置及其製造方法
US10069015B2 (en) * 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150039488A (ko) * 2013-10-02 2015-04-10 삼성전자주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US20160211276A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Manufacturing Methods Thereof
KR101727798B1 (ko) * 2015-01-20 2017-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 구조물 및 그 제조 방법
US20170040321A1 (en) * 2015-08-06 2017-02-09 Imec Vzw Gate-all-around nanowire device and method for manufacturing such a device
US20170194480A1 (en) * 2015-11-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200120882A (ko) * 2019-04-12 2020-10-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ic 디바이스, 방법, 레이아웃 및 시스템
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
US11783109B2 (en) 2019-04-12 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. IC device manufacturing method
KR20210086432A (ko) * 2019-12-27 2021-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체 및 그 형성 방법
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102281071B1 (ko) * 2020-01-17 2021-07-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
CN109524464B (zh) 2022-08-09
US20190148243A1 (en) 2019-05-16
US20210287946A1 (en) 2021-09-16
US11024548B2 (en) 2021-06-01
DE102017122830B4 (de) 2020-11-26
TWI663734B (zh) 2019-06-21
KR102072029B1 (ko) 2020-01-31
DE102017122830A1 (de) 2019-04-04
CN109524464A (zh) 2019-03-26
TW201916375A (zh) 2019-04-16
US10453752B2 (en) 2019-10-22
US20230335446A1 (en) 2023-10-19
US20190088553A1 (en) 2019-03-21
US11728222B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
KR102072029B1 (ko) 반도체 장치 제조 방법 및 반도체 장치
TWI722291B (zh) 半導體裝置及其製造方法
CN109727916B (zh) 半导体装置的制造方法
CN107017205B (zh) 半导体器件及其制造方法
US10943832B2 (en) Semiconductor device and manufacturing method thereof
TWI489631B (zh) 用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置
CN107464840A (zh) 半导体器件及其制造方法
TW201717400A (zh) 半導體元件
TW201732894A (zh) 半導體裝置及其製造方法
KR102330560B1 (ko) 반도체 디바이스 및 그 제조 방법
US11177179B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
CN107017165B (zh) 静态随机存取存储器及其制造方法
KR102121450B1 (ko) 반도체 디바이스 및 그 제조 방법
CN109560191B (zh) 磁阻随机存取存储器件
CN113540148B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right