KR20200120882A - Ic 디바이스, 방법, 레이아웃 및 시스템 - Google Patents

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구오-후이 유
웨이-쳉 린
후이-종 주앙
지안-팅 쳉
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Abstract

IC 디바이스는, 게이트 전극에 측방향으로 인접한 격리층을 포함하는 게이트 구조물, 제1 S/D 구조물, 제2 S/D 구조물, 및 게이트 전극을 통해 연장되는 채널을 포함하는 트랜지스터, 제1 S/D 구조물 위에 놓이는 제3 S/D 구조물, 제2 S/D 구조물 위에 놓이는 제4 S/D 구조물, 및 격리층 위에 놓이고 제3 S/D 구조물을 제4 S/D 구조물에 전기적으로 연결하도록 구성되는 전도성 구조물을 포함한다.

Description

IC 디바이스, 방법, 레이아웃 및 시스템{IC DEVICE, METHOD, LAYOUT, AND SYSTEM}
[우선권 주장]
본 출원은 2019년 4월 12일자로 출원된 미국 가출원 제62/833,476호의 우선권을 주장하며, 그 전체가 본 명세서에 참조로서 포함된다.
집적 회로(IC)는 일반적으로 하나 이상의 IC 레이아웃 다이어그램에 따라 제조되는 다수의 IC 디바이스들을 포함한다. IC 디바이스들은 때때로 공유 게이트 전극을 포함하는 스택 구성에서 상부 FET가 하부 FET 위에 놓이는 있는 상보적 전계효과 트랜지스터(CFET) 디바이스를 포함한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따른 IC 디바이스의 다이어그램들이다.
도 2는 일부 실시예들에 따른 IC 디바이스를 제조하는 방법의 흐름도이다.
도 3a 내지 3g는 일부 실시예들에 따른 다양한 제조 단계들에서의 IC 디바이스의 다이어그램들이다.
도 4는 일부 실시예들에 따른 IC 레이아웃 다이어그램을 발생시키는 방법의 흐름도이다.
도 5는 일부 실시예들에 따른 IC 레이아웃 다이어그램을 도시한다.
도 6aa은 일부 실시예들에 따른 IC 레이아웃 다이어그램을 도시한다.
도 6ab는 일부 실시예들에 따른 IC 디바이스의 개략적인 다이어그램이다.
도 6ac은 일부 실시예들에 따른 IC 디바이스의 다이어그램이다.
도 6ba은 일부 실시예들에 따른 IC 레이아웃 다이어그램을 도시한다.
도 6bb는 일부 실시예들에 따른 IC 디바이스의 개략적인 다이어그램이다.
도 6bc은 일부 실시예들에 따른 IC 디바이스의 다이어그램이다.
도 6ca은 일부 실시예들에 따른 IC 레이아웃 다이어그램을 도시한다.
도 6cb는 일부 실시예들에 따른 IC 디바이스의 개략적인 다이어그램이다.
도 6cc 및 도 6cd는 일부 실시예들에 따른 IC 디바이스의 다이어그램들이다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템의 블록 다이어그램이다.
도 8은 일부 실시예들에 따른 IC 제조 시스템 및 이와 연관된 IC 제조 흐름의 블록 다이어그램이다.
본 개시는 제공된 주제의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성요소들, 값들, 동작들, 재료들, 배열들 등의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 다른 구성요소들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
다양한 실시예들에서, CFET 디바이스의 게이트 전극은, 상부 FET 구조물의 소스/드레인(S/D) 구조물들이 서로 전기적으로 연결되되 하부 FET 구조물에 포함된 게이트 전극으로부터 격리되도록, 전도성 구조물에 걸쳐 이어지는(spanned) 격리층을 포함한다. 격리층을 가로지르는 전도성 구조물을 포함함으로써, CFET 디바이스는, 위에 놓이는 금속층, 예를 들어 제1 금속층의 세그먼트를 사용하지 않고 CFET 디바이스에 인접한 회로 요소들 사이에 전기적 연결을 제공할 수 있다. 이러한 CFET 디바이스들을 포함하는 회로들 및 회로 레이아웃들은, 이에 따라 더 적은 라우팅 리소스들을 필요로 하고, CFET 디바이스들이 게이트를 가로지르는 격리된 전도성 구조물을 포함하지 않는 접근법에 비해, 개선된 라우팅 유연성을 갖는다.
도 1a 내지 도 1d는 일부 실시예들에 따른 격리층(114) 위에 놓이는 전도성 구조물(138)을 포함하는 IC 디바이스(100)의 다이어그램들이다. 다양한 실시예들에서, 일부 실시예들에서 수정된 CFET 디바이스로도 지칭되는 IC 디바이스(100)는, 방법들(200 및/또는 400)의 동작들의 일부 또는 전부를 실행함으로써 형성되고/되거나, 도 4 내지 도 6cd와 관련하여 아래 논의되는 IC 레이아웃 다이어그램(500, 600A, 600B, 또는 600C)에 기초하여 구성된다. 일부 실시예들에서, IC 디바이스(100)는 도 8과 관련하여 아래에서 논의되는 IC 제조업체/제조자("팹(fab)")(850)에 의해 제조된 IC 디바이스(860)에 포함된다.
도 1a는 X, Y 및 Z 방향을 포함하는 IC 디바이스(100)의 사시도를 도시한다. 도 1b는 X 및 Y 방향을 포함하는 IC 디바이스(100)의 평면도, X 방향을 따라 평면 A-A'를 갖는 교차(intersection), 및 Y 방향을 따라 평면 B-B'를 갖는 교차를 도시한다. 도 1c는 X 및 Z 방향을 포함하는 평면 A-A'에 따른 IC 디바이스(100)의 단면도를 도시하고, 도 1d는 Y 및 Z 방향을 포함하는 평면 B-B '에 따른 IC 디바이스(100)의 단면도를 도시한다.
IC 디바이스(100)는 기판(100B) 위에 놓인 게이트 구조물(110), 기판(100B) 위에 놓인 하부 구조물(120) 및 하부 구조물(120) 위에 놓인 상부 구조물(130)을 포함한다. 제1 요소는, 제2 요소의 적어도 일부와 양의 Z 방향으로 정렬되는 제1 요소의 적어도 일부에 기초하여 제2 요소 위에 놓인 것으로 간주된다.
게이트 구조물(110)은 Y 방향을 따라 연장되는 게이트 전극(112), 게이트 전극(112) 내의 격리층(114), 및 게이트 전극(112) 위에 놓인 게이트 비아(116)를 포함한다. 하부 구조물(120)은 X 방향으로 정렬된 S/D 구조물들(122, 124) 및 채널(126)을 포함한다. 상부 구조물(130)은 X 방향으로 정렬된 S/D 구조물들(132 및 134) 및 채널 부분들(136A 및 136B)과, X 방향을 따라 연장되고 S/D 구조물들(132 및 134)과 채널 부분들(136A 및 136B) 위에 놓인 전도성 구조물(138)을 포함한다.
채널(126)은 각각의 S/D 구조물들(122 및 124)에 전기적으로 연결되고 게이트 전극(112)을 통해 연장되며, 게이트 전극(112)은 게이트 비아(116)에 전기적으로 연결된다. 이에 의해, 하부 구조물(120) 및 게이트 구조물(110)은, 이하에서 더 논의되는 바와 같이, S/D 구조물들(122 및 124)에 대응하는 S/D 단자들 및 게이트 비아(116)에 대응하는 게이트 단자를 포함하는 FET(125)로서 구성된다.
채널 부분(136A)은 S/D 구조물들(132)에 전기적으로 연결되고, 채널 부분(136B)은 S/D 구조물들(134)에 전기적으로 연결된다; 채널 부분들(136A 및 136B)은 격리층(114)에 의해 서로 그리고 게이트 전극(112)으로부터 전기적으로 격리되고; 전도성 구조물(138)은 각각의 S/D 구조물들(132 및 134)에 전기적으로 연결된다. 이에 따라, 상부 구조물(130) 및 게이트 구조물(110)은, 이하에서 더 논의되는 바와 같이, FET(125)로부터 전기적으로 격리되고 S/D 구조물들(132 및 134)에 대응하는 단자들을 포함하는 전도성 디바이스(135)로서 구성된다.
도 1a 내지 도 1d에는 명확화를 위해 IC 디바이스(100)의 묘사가 단순화되어 있다. 도 1a 내지 도 1d는, 이하의 논의를 용이하게 하기 위해, 다양한 특징부들이 포함되거나, 배제되거나, 또는 단순화되는 형상들을 가지며, 및/또는 단순화된 크기, 형상 및/또는 다른 특징부들과의 정렬 관계들을 갖는 IC 디바이스(100)의 도면들을 도시한다. 다양한 실시예들에서, IC 디바이스(100)는, 도 1a 내지 도 1d에 도시된 요소들에 더하여, 하나 이상의 특징부들(미도시), 예를 들어, 콘택부들, 유전체층들, 비아들, 금속 세그먼트들 또는 전력 레일들, 금속 상호접속부들, 트랜지스터 요소들, 웰들, 격리 구조물들 등을 포함한다.
기판(100B)은, 하나 이상의 IC 디바이스를 형성하는데 적합한, 반도체 웨이퍼, 예를 들어 도 8과 관련하여 후술되는 반도체 웨이퍼(853)의 일부이다. 다양한 실시예들에서, 기판(100B)은 하나 이상의 도너(donor) 도펀트, 예를 들어 인(P) 또는 비소(As)를 포함하는 n 형 실리콘(Si), 또는 하나 이상의 억셉터(acceptor) 도펀트, 예를 들어 붕소(B) 또는 알루미늄(Al)을 포함하는 p 형 실리콘을 포함한다.
채널(126) 및 채널 부분들(136A 및 136B)(총괄적으로 채널 부분들(136A/136B)로 지칭됨) 각각은, 하나 이상의 반도체 재료들을 포함하고, FET 디바이스들의 구성요소들로서 사용 가능한, X 방향을 따라 연장되는 하나 이상의 반도체 구조물이다. 다양한 실시예들에서, 채널(126) 또는 채널 부분들(136A/136B) 중 하나 또는 둘 모두는, 실리콘(Si), 인듐 인화물(InP), 게르마늄(Ge), 갈륨 비소(GaAs), 실리콘 게르마늄(SiGe), 인듐 비소(InAs), 실리콘 탄화물(SiC) 또는 다른 적합한 반도체 재료 중 하나 이상을 포함한다.
다양한 실시예들에서, 채널(126) 또는 채널 부분들(136A/136B) 중 하나 또는 둘 모두는, 에피택셜층, 나노시트(nanosheet) 또는 다른 적절한 반도체 구조물 중 하나 이상을 포함한다. 용어 "나노시트"는 하나의 단일층(monolayer) 두께 또는 수 개의 단일층 두께이고, 이에 따라 일부 실시예들에서 1 나노미터(nm) 내지 100 nm 범위의 두께를 갖고, 예를 들어 수백 나노미터에서 1 마이크론보다 큰 측방향 치수들을 갖는, 실질적으로 2차원 재료를 지칭한다. 일부 실시예들에서, 나노시트 또는 나노시트 스택은 금속과 같이 정의된(metal-like defined: MD) 세그먼트를 정의한다.
다양한 실시예들에서, MD 세그먼트는 적어도 하나의 금속층, 예를 들어 구리(Cu), 은(Ag), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 주석(Sn), 알루미늄(Al) 또는 다른 금속, 또는 IC 구조물 요소들 사이에 저저항 전기적 연결(즉, 회로 성능에 대한 저항 기반 효과의 하나 이상의 공차 레벨에 대응하는 미리 결정된 임계치 미만의 저항 레벨)을 제공하기에 적합한 재료 중 하나 이상의 부분을 포함한다.
다양한 실시예들에서, MD 세그먼트는, 예를 들어 주입 프로세스에 기초하여, 세그먼트가 저저항 레벨을 갖도록 하기에 충분한 도핑 레벨을 갖는 에피택셜층 및/또는 반도체 기판의 섹션을 포함한다. 다양한 실시예들에서, 도핑된 MD 세그먼트는 Si, SiGe, SiC, B, P, As, Ga, 앞서 논의된 바와 같은 금속, 또는 저저항 레벨을 제공하기에 적합한 다른 재료 중 하나 이상을 포함한다. 일부 실시예들에서, MD 세그먼트는 입방 센티미터당(cm-3) 약 1*1016 이상의 도핑 농도를 갖는 도펀트를 포함한다.
일부 실시예들에서, 채널(126) 또는 채널 부분들(136A/136B) 중 하나는, 하나 이상의 도너 도펀트를 포함하는 n형 반도체 재료를 포함하고, 채널(126) 또는 채널 부분들(136A/136B) 중 다른 하나는 하나 이상의 억셉터 도펀트를 포함하는 p형 반도체 재료를 포함하며, 이에 따라 채널(126) 및 채널 부분들(136A/136B)은 별개의 유형의 반도체 재료들을 포함한다. 일부 실시예들에서, 채널(126) 및 채널 부분들(136A/136B) 각각은 동일한 n형 또는 p형 반도체 재료를 포함한다.
S/D 구조물들(122 및 124)은 채널(126)의 도핑형과는 반대인 도핑형을 갖도록 구성된 반도체 구조물들이고, S/D 구조물들(132 및 134)은 채널 부분들(136A/136B)의 도핑 형과는 반대인 도핑형을 갖도록 구성된 반도체 구조물들이다. 일부 실시예들에서, 하나 이상의 S/D 구조물들(122, 124, 132 또는 134)은, 대응 채널(126) 또는 채널 부분들(136A/136B)보다 낮은 저항률을 갖도록 구성된다. 일부 실시예들에서, S/D 구조물들(122, 124, 132 및 134)은 대응 채널(126) 또는 채널 부분들(136A/136B)에 존재하는 하나 이상의 도핑 농도보다 큰 도핑 농도를 갖는 하나 이상의 부분을 포함한다. 다양한 실시예들에서, 하나 이상의 S/D 구조물(122, 124, 132 또는 134)은 반도체 재료, 예를 들어 Si, SiGe 및/또는 실리콘 탄화물(SiC)의 에피택셜 영역들을 포함한다. 다양한 실시예들에서, 하나 이상의 S/D 구조물(122, 124, 132 또는 134)은 하나 이상의 MD 세그먼트를 포함한다.
게이트 전극(112)은, 위에 놓이는, 아래 놓이는, 및/또는 인접한 구조물들, 예를 들어 채널(126)로부터 하나 이상의 전도성 재료를 전기적으로 격리시키도록 구성된 하나 이상의 유전체 재료를 포함하는 하나 이상의 유전체층(미도시)에 의해 실질적으로 둘러싸인 하나 이상의 전도성 재료를 포함하는 부피이다.
전도성 재료들은, 폴리실리콘, 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 하나 이상의 다른 금속, 및/또는 하나 이상의 적절한 재료 중 하나 이상을 포함한다. 유전체 재료들은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4) 및/또는 하이-k 유전체 재료, 예를 들어 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈럼 오산화물(Ta2O5) 또는 티타늄 산화물(TiO2) 또는 다른 적절한 재료와 같은 3.8 또는 7.0보다 큰 k 값을 갖는 유전체 재료 중 하나 이상을 포함한다.
도 1a 내지 도 1d에 도시된 실시예에서, 게이트 전극(112)은 채널(126)을 둘러싸고, 하나 이상의 유전체층에 의해 채널(126)로부터 분리된 하나 이상의 전도성 재료를 포함하며, 이에 의해 채널(126)에 인가되는 전계 강도를 제어하도록 구성된다. 다양한 실시예들에서, 게이트 전극(112)은 다르게 구성되고, 예를 들어 채널(126)을 완전히 둘러싸기 위한 채널(126) 아래의 부분을 포함하지 않으며, 이에 의해 채널(126)에 인가되는 전계 강도를 제어할 수 있다.
위에서 논의된 구성에 의해, 하부 구조물(120)의 채널(126) 및 S/D 구조물들(122 및 124)과, 게이트 구조물(110)의 게이트 전극(112)은, 게이트 전극(112) 상의 전압이 채널(126)을 통해 S/D 구조물들(122 및 124) 사이의 전도성을 제어할 수 있는, FET(125)의 구성요소들로서 배열된다. 일부 실시예들에서, FET(125)의 구성요소들은 NMOS 트랜지스터로서 배열된다. 일부 실시예들에서, FET(125)의 구성요소들은 PMOS 트랜지스터로서 배열된다.
도 1a 내지 도 1d에 도시된 실시예에서, FET(125)의 채널(126)은 S/D 구조물(122)과 게이트 전극(112) 사이의 부분, 게이트 전극(112) 내의 부분, 및 게이트 전극(112)과 S/D 구조물(124) 사이의 부분을 포함한다. 다양한 실시예들에서, FET(125)의 채널(126)이 S/D 구조물(122)과 게이트 전극(112) 사이의 부분 또는 게이트 전극(112)과 S/D 구조물(124) 사이의 부분 중 하나 또는 둘 다에 대응하는 부분을 포함하지 않도록, S/D 구조물들(122 또는 124) 중 하나 또는 둘 다는 게이트 전극(112)에 인접한다.
도 1a 내지 도 1d에 도시된 FET(125)의 배열은, 도시의 목적으로 단순화된다. 다양한 실시예들에서, FET(125)는 도 1a 내지 도 1d에 도시된 요소들에 더하여 하나 이상의 요소(미도시)를 포함하고/포함하거나, S/D 구조물들(122 또는 124)의 하나 또는 둘 다는 전기적 연결을 용이하게 하기 위해 X 및/또는 Y 방향으로 연장된다.
게이트 비아(116)는 게이트 전극(112)을 위에 놓이는 금속 세그먼트(미도시)에 전기적으로 연결하도록 구성된 하나 이상의 전도성 재료를 포함하는 IC 구조물이고, 이에 의해 FET(125)의 게이트 단자로서 구성된다. 도 1a 내지 도 1d에 도시된 실시예에서, IC 디바이스(100)는 게이트 전극(112)에 전기적으로 연결되고 양의 Y 방향으로 전도성 구조물(138)로부터 떨어져 위치된 단일 게이트 비아(116)를 포함한다. 다양한 실시예들에서, IC 디바이스(100)는, 게이트 비아(116)에 더하여, 게이트 전극(112)에 전기적으로 연결되고, 양의 또는 음의 Y 방향 중 하나 또는 둘 다로 전도성 구조물(138)로부터 떨어져 위치되는, 하나 이상의 게이트 비아(미도시)를 포함하며, 이에 의해, 게이트 비아(116)를 포함하는 게이트 비아들은 총괄적으로 FET(125)의 게이트 단자로서 구성된다.
격리층(114)은, 채널 부분들(136A 및 136B)을 서로로부터 그리고 게이트 전극(112)으로부터 전기적으로 격리시키도록 구성된 하나 이상의 유전체 재료를 포함하는 하나 이상의 유전체층이다. 따라서, 격리층(114)은, X 방향으로의 게이트 전극(112)의 치수(D2) 이상인 X 방향으로의 치수(D1)와, Y 방향으로의 채널 부분들(136A, 136B)의 치수(D4) 이상인 Y 방향으로의 치수(D3)와, Z 방향으로의 채널 부분들(136A, 136B)의 치수(D6) 이상인 Z 방향으로의 치수(D5)를 갖는다.
도 1a 내지 도 1d에 도시된 실시예에서. 격리층(114)은 게이트 전극(112)의 치수(D2)와 동일한 치수(D1), 채널 부분들(136A 및 136B)의 치수(D4)보다 큰 치수(D3) 및 채널 부분들(136A 및 136B)의 치수(D6)보다 큰 치수(D5)를 가지며, 이에 의해 채널 부분들(136A 및 136B)을 서로로부터 그리고 게이트 전극(112)로부터 전기적으로 격리하도록 구성된다. 다양한 실시예들에서, 격리층(114)은, 각각의 치수(D4, D5 또는 D6)와 관련되지 않은 치수(D1, D2 또는 D3) 중 하나 이상을 가지며, 이에 의해 채널 부분들(136A, 136B)을 서로로부터 그리고 게이트 전극(112)로부터 전기적으로 격리하도록 구성된다.
도 1a 내지 도 1d에 도시된 실시예에서, 게이트 전극(112)이 양의 및 음의 Y 방향 둘 다로 격리층(114)에 측방향으로 인접하도록, 격리층(114)은 게이트 전극(112) 내에 위치된다. 일부 실시예들에서, 격리층(114)이 양의 또는 음의 Y 방향 중 하나의 방향으로 게이트 전극(112) 전체를 따라 연장되어, 게이트 전극(112)은 양의 또는 음의 Y 방향 중 다른 하나의 방향으로만 격리층(114)에 측방향으로 인접한다.
도 1a 내지 도 1d에 도시된 실시예에서, 격리층(114)의 상부 표면(114S)은 게이트 전극(112)의 상부 표면(112S)과 동일 평면(coplanar)에 있다. 다양한 실시예들에서, 상부 표면(114S)의 일부 또는 전부는 양의 또는 음의 Z 방향에서 상부 표면(112S)의 일부 또는 전부로부터 오프셋된다.
전도성 구조물(138)은 S/D 구조물(132)을 S/D 구조물(134)에 전기적으로 연결하도록 구성된 하나 이상의 전도성 재료를 포함하는 IC 구조물이다. 따라서, 전도성 구조물(138)은 X 방향을 따라 연장되고, Z 방향으로의 각각의 S/D 구조물들(132 및 134)의 적어도 일부 위에 놓인다. 다양한 실시예들에서, 전도성 구조물(138)은 격리층(114) 및 각각의 S/D 구조물들(132 및 134)과 직접 접촉하고, 또는 IC 디바이스(100)는 전도성 구조물(138)과, 대응하는 하나 이상의 격리층 또는 S/D 구조물들(132 또는 134) 사이의 하나 이상의 추가 층(미도시)을 포함한다.
도 1a 내지 도 1d에 도시된 실시예에서, S/D 구조물(132)은 음의 X 방향으로 전도성 구조물(138)을 넘어 연장되고, S/D 구조물(134)은 양의 X 방향으로 전도성 구조물(138)를 넘어 연장된다. 다양한 실시예들에서, 전도성 구조물(138)은 음의 X 방향으로 S/D 구조물(132)을 넘어 연장하거나 S/D 구조물(132)과 동연(coextensive)이고/이거나, 전도성 구조물(138)은 양의 X 방향으로 S/D 구조물(134)을 넘어 연장하거나 S/D 구조물(134)과 동연이다.
도 1a 내지 도 1d에 도시된 실시예에서, S/D 구조물(132)은 양의 및 음의 Y 방향 각각으로 전도성 구조물(138)을 넘어 연장되고, S/D 구조물(134)은 양의 및 음의 Y 방향 각각으로 전도성 구조물(138)을 넘어 연장된다. 다양한 실시예들에서, 전도성 구조물(138)은 양의 또는 음의 Y 방향 중 하나 또는 둘 다로, S/D 구조물(132)을 넘어 연장되거나 S/D 구조물(132)과 동연이고, 및/또는 전도성 구조물(138)은 양의 또는 음의 Y 방향 중 하나 또는 둘 다로 S/D 구조물(134)을 넘어 연장하거나 S/D 구조물(134)과 동연이다.
도 1a 내지 도 1d에 도시된 실시예에서. 전도성 구조물(138)은 채널 부분들(136A/136B)의 치수(D4)보다 작은 Y 방향으로의 치수(표시되지 않음)를 가지며, Y 방향으로의 치수(D4) 내에 중심을 둔다. 일부 실시예들에서, 전도성 구조물(138)은 치수(D4) 이상의 Y 방향으로의 치수를 갖는다. 일부 실시예들에서, 전도성 구조물(138)은 Y 방향으로의 치수(D4)의 중심으로부터 오프셋된다. 일부 실시예들에서, 전도성 구조물(138)은 부분적으로 또는 전체적으로 Y 방향으로의 치수(D4)의 외측에 위치된다.
도 1a 내지 도 1d의 실시예에서, 전도성 구조물(138)은 게이트 비아(116)의 Z 방향으로의 치수(D8)와 동일한 Z 방향으로의 치수(D7)를 갖는다. 다양한 실시예들에서, 전도성 구조물(138)은 치수(D8)보다 크거나 작은 치수(D7)를 갖는다.
전술한 구성에 의해, 상부 구조물(130)의 S/D 구조물들(132 및 134), 채널 부분들(136A/136B), 및 전도성 구조물(138)과, 게이트 구조물(110)의 격리층(114)은, 위에 놓이는 전도성 구조물(138)에 의해 S/D 구조물들(132 및 134) 사이의 전기적 연결이 제공되는 전도성 디바이스(135)의 구성요소들로서 배열된다. 도 1a 내지 도 1d에 도시된 실시예에서, 전도성 디바이스(135)는 S/D 구조물(132)과 격리층(114) 사이의 채널 부분(136A), 및 격리층(114)과 S/D 구조물(134) 사이의 채널 부분(136B)을 포함한다. 다양한 실시예들에서, 전도성 디바이스(135)가 S/D 구조물(132)과 격리층(114) 사이의 채널 부분(136A) 또는 격리층(114)과 S/D 구조물(134) 사이의 채널 부분(136B) 중 하나 또는 둘 다를 포함하지 않도록, S/D 구조물들(132 또는 134) 중 하나 또는 둘 다는 격리층(114)에 측방향으로 인접한다.
도 1a 내지 도 1d에 도시된 전도성 디바이스(135)의 배열은, 도시의 목적을 위해 단순화되었다. 다양한 실시예들에서, 전도성 디바이스(135)는 도 1a 내지 도 1d에 도시된 요소들에 더하여 하나 이상의 요소(미도시)를 포함하고/하거나 S/D 구조물들(132 또는 134) 중 하나 또는 둘 다는 전기적 연결을 용이하게 하기 위해 X 및/또는 Y 방향으로 연장된다. 일부 실시예들에서, 전도성 디바이스(135)는 하나 이상의 소스 드레인 구조물들(132 또는 134), 채널 부분들(136A 또는 136B), 또는 전도성 구조물(138) 위에 놓인 하나 이상의 유전체층(미도시)을 포함하며, 이에 의해 전도성 디바이스(135)는, 전도성 디바이스(135) 위에, 전도성 디바이스(135) 아래에 및/또는 전도성 디바이스(135)에 인접한 하나 이상의 요소(미도시)로부터 전기적으로 격리되도록 구성된다.
위에서 논의된 바와 같이, 격리층(114) 및 전도성 구조물(138)을 포함하는 IC 디바이스(100)는, FET(125)로부터 격리된 전도성 디바이스(135)의 S/D 구조물들(132 및 134)을 통해 전기 연결을 제공하도록 구성된다. IC 디바이스(100)에 인접한 회로 요소들로의 이러한 전기적 연결을 적용함으로써, 회로 연결들은, 위에 놓인 금속층, 예를 들어, 제1 금속층의 세그먼트를 사용하지 않고 형성될 수 있다. 이에 의해, IC 디바이스(100)를 포함하는 회로들 및 회로 레이아웃들은, CFET 디바이스들이 게이트를 가로지르는 격리된 전도성 구조물을 포함하지 않는 접근법에 비해, 더 적은 라우팅 리소스들을 필요로 하고 개선된 라우팅 유연성을 갖는다.
도 2는 수정된 CFET 디바이스, 예를 들어, 도 1a 내지 도 1d와 관련하여 위에서 논의된 IC 디바이스(100)를 형성하는 방법(200)의 흐름도이다. 일부 실시예들에 따라, 도 3a 내지 도 3g는 방법(200)의 동작들에 대응하는 다양한 제조 단계들에서 IC 디바이스(100) 및 인접한 CFET(300C)를 포함하는 IC 디바이스(300)의 다이어그램들이다. 도 3a 내지 도 3g 각각은, 도 1b 및 도 1c 각각에 도시된 IC 디바이스(100)의 평면도 및 단면도들에 대응하는 좌측에서 우측으로의 제1 및 제2 다이어그램들을 포함한다. 다양한 특징부들의 도시를 용이하게 하기 위해, 도 3a 내지 도 3g에 도시된 평면도들은, 예를 들어 유전체층들, 스페이서들 등과 같은 다양한 디바이스 요소들의 일부 또는 전부를 생략한다.
방법(200)의 동작들이 도 2에 도시된 순서는 단지 도시를 위한 것이며, 방법(200)의 동작들은 동시에 또는 도 2에 도시된 것과 다른 순서로 실행될 수 있다. 일부 실시예들에서, 도 2에 도시된 동작들에 더하여, 도 2에 도시된 동작들 전에, 도중에, 및/또는 후에 동작들이 수행된다.
동작 210에서, 일부 실시예들에서, 게이트 전극 내에서 하부 채널 위에 상부 채널이 형성된다. 일부 실시예들에서, 게이트 전극 내의 하부 채널 위에 놓이는 상부 채널을 형성하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3a에 도시된 게이트 전극(112)을 포함하는 게이트 전극 내의 채널(126) 위에 놓이는 채널 부분들(136A/136B)에 대응하는 채널(136)을 형성하는 단계에 대응한다.
일부 실시예들에서, 게이트 전극 내에 상부 채널 또는 하부 채널 중 하나 또는 둘 다를 형성하는 단계는, 반도체 재료의 하나 이상의 에피택셜 및/또는 나노시트 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 게이트 전극 내에 상부 채널 또는 하부 채널들 중 하나 또는 둘 다를 형성하는 단계는, Si, InP, Ge, GaAs, SiGe, InAs, SiC 또는 다른 적절한 반도체 재료 중 하나 이상을 퇴적하는 단계를 포함한다.
다양한 실시예들에서, 퇴적 프로세스는 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 또는 하나 이상의 재료층을 퇴적하기에 적합한 다른 프로세스를 포함한다.
다양한 실시예들에서, 게이트 전극 내에 상부 채널 또는 하부 채널을 형성하는 단계는, 게이트 전극의 일부 또는 전부를 형성하는 단계를 포함한다. 일부 실시예들에서, 게이트 구조물 내에 상부 채널 또는 하부 채널을 형성하는 단계는, 상부 채널 또는 하부 채널의 다중층들 및 다중층들 사이의 게이트 전극의 적어도 일부를 형성하는 단계를 포함한다.
다양한 실시예들에서, 게이트 전극의 일부 또는 전부를 형성하는 단계는, 하나 이상의 전도성 재료, 예를 들어 폴리실리콘, Cu, Al, W, Co, Ru 및/또는 하나 이상의 유전체 재료, 예를 들어 SiO2, Si3N4, Al2O3, HfO2, Ta2O5, 또는 TiO2를 퇴적하는 단계를 포함한다.
일부 실시예들에서, 게이트 전극은 복수의 게이트 전극들 중의 하나의 게이트 전극이고, 하부 채널 위에 놓이는 상부 채널을 형성하는 단계는 대응하는 복수의 하부 채널들 중 하나의 하부 채널 위에 놓이는 대응하는 복수의 상부 채널들 중 하나의 상부 채널을 형성하는 단계 중 일부이다. 도 3a에 도시된 실시예에서, IC 디바이스(100)의 상부 채널(136)을 형성하는 단계는, 상부 채널(336)이 CFET(300C)의 게이트 전극(312) 내에서 하부 채널(326) 위에 형성되는 동작의 일부이다.
동작 220에서, 일부 실시예들에서, 에피택셜 및/또는 MD 층들이 상부 채널에 인접하여 퇴적된다. 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 상부 채널에 인접한 S/D 구조물들을 형성하는 단계를 포함하거나, 그 일부이다. 일부 실시예들에서, 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3b에 도시된 채널(136)에 인접한 S/D 구조물들(132 및 134)을 형성하는 단계에 대응한다.
일부 실시예들에서, 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 상부 채널에 인접한 적어도 하나의 에피택셜층을 퇴적한 후, 적어도 하나의 에피택셜층에 인접한 적어도 하나의 MD 층을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 도 3b에 도시된 바와 같이, 에피택셜층(132E)을 퇴적한 후 MD 층(132MD)을 퇴적함으로써, S/D 구조물(132)을 형성하는 단계와, 에피택셜층(134E)을 퇴적한 후 MD 층(134MD)을 퇴적함으로써, S/D 구조물(134)을 형성하는 단계를 포함한다.
일부 실시예들에서, 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 하부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 하부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3b에 도시된, 채널(126)에 인접한 S/D 구조물들(122 및 124)을 형성하는 단계에 대응한다.
일부 실시예들에서, 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, Cu, Ag, W, Ti, Ni, Sn, Al 중 하나 이상을 퇴적하는 단계를 포함한다. 다양한 실시예들에서, 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 도핑 동작, 예를 들어 주입 프로세스를 수행하는 단계를 포함한다. 다양한 실시예들에서, 도핑 동작을 수행하는 단계는 Si, SiGe, SiC, B, P, As, Ga, 금속, 또는 저저항 레벨을 제공하기에 적합한 다른 재료 중 하나 이상을 사용하는 것을 포함한다. 일부 실시예들에서, 도핑 동작을 수행하는 단계는 입방 센티미터당(cm-3) 약 1*1016 이상의 도핑 농도로 도핑하는 단계를 포함한다.
일부 실시예들에서, 상부 채널은 복수의 상부 채널들 중 하나의 상부 채널이고, 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 복수의 상부 채널들 중 각각의 상부 채널에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계 중 일부이다. 도 3b에 도시된 실시예에서, 상부 채널(136)에 인접한 에피택셜 및/또는 MD 층들을 퇴적하는 단계는, 에피택셜 및/또는 MD 층들이 CFET(300C)의 상부 채널에 인접하여 퇴적됨으로써, IC 디바이스(100)와 공유되는 S/D 구조물(132)과 CFET(300C)의 추가적인 S/D 구조물(334)을 형성하는 동작의 일부이다.
동작 230에서, 상부 채널의 적어도 일부 및 게이트 전극의 일부를 제거함으로써 리세스가 생성된다. 상부 채널의 적어도 일부 및 게이트 전극의 일부를 제거하는 단계는, 후술하는 바와 같이 S/D 구조물들을 서로로부터 전기적으로 격리시키기 위해 각각의 방향으로 충분히 큰 치수를 갖고 위치되는 리세스를 생성하는 단계를 포함한다.
X 방향에서의, 리세스의 위치 및 치수, 예를 들어 도 1b와 관련하여 위에서 논의된 치수(D1)는, 리세스가 게이트 전극의 대응 치수, 예를 들어 도 1b와 관련하여 위에서 논의된 치수(D2)를 적어도 가로질러 연장하도록 구성된다.
Y 방향에서의, 리세스의 위치 및 치수, 예를 들어 도 1b와 관련하여 위에서 논의된 치수(D3)는, 리세스가, 대응하는 상부 채널의 치수, 예를 들어 도 1b와 관련하여 위에서 논의된 치수(D4)를 적어도 가로질러 연장하도록, 또는, 일부 실시예들에서, S/D 구조물들의 하나 또는 둘 다의 대응하는 치수를 가로질러 연장하도록 구성된다. 일부 실시예들에서, Y 방향으로의 리세스의 위치 및 치수는, 리세스가 양의 또는 음의 Y 방향 중 하나 또는 둘 다로 S/D 구조물들 중 하나 또는 둘 다의 대응하는 치수를 넘어서 연장되도록 구성된다.
Z 방향에서의, 리세스의 위치 및 치수, 예를 들어 도 1c와 관련하여 위에서 논의된 치수(D5)는, 리세스가 상부 채널의 대응하는 치수, 예를 들어 도 1c와 관련하여 위에서 논의된 치수(D6)를 적어도 가로질러 연장되도록, 또는 일부 실시예들에서, S/D 구조물들 중 하나 또는 둘 다의 대응하는 치수를 가로질러 연장되도록 구성된다.
다양한 실시예들에서, S/D 구조물들을 서로로부터 전기적으로 격리하는 단계는, 상부 채널을 리세스에 인접한 2개의 전기적으로 격리된 부분들로 분리하는 단계, 상부 채널을 리세스에 인접한 단일 부분으로 감소시키는 단계, 또는 상부 채널 전체를 제거하는 단계를 포함한다. 상부 채널을 단일 부분으로 감소시키는 단계는 S/D 구조물들 중 하나에 인접한 리세스를 생성하는 단계에 대응하고, 상부 채널 전체를 제거하는 단계는 S/D 구조물들 각각에 인접한 리세스를 생성하는 단계에 대응한다.
일부 실시예들에서, 상부 채널을 2개의 전기적으로 격리된 부분들로 분리하는 단계는, 상부 채널, 예를 들어, 채널(136)을 도 1a 내지 1d와 관련하여 위에서 논의된 채널 부분들(136A 및 136B)로 분리하는 단계를 포함한다. 도 3c에 도시된 실시예에서, 리세스를 생성하는 단계는 채널(136) 전체를 제거함으로써 S/D 구조물들(132 및 134) 각각에 인접한 리세스(114R)를 생성하는 단계를 포함한다.
일부 실시예들에서, 리세스를 생성하는 단계는 하부 채널의 일부 또는 전부를 제거하지 않고 상부 채널의 적어도 일부 및 게이트 전극의 일부를 제거하는 단계를 포함한다.
일부 실시예들에서, 리세스를 생성하는 단계는 마스크를 적용하는 단계 및 마스크에 의해 노출된 상부 채널의 적어도 일부 및 게이트 전극의 일부를 제거하는 단계를 포함한다. 일부 실시예들에서, 리세스를 생성하는 단계는 도 3c에 도시된 마스크(M1)를 적용하는 단계를 포함한다.
일부 실시예들에서, 상부 채널의 적어도 일부 및 게이트 전극의 일부를 제거하는 단계는, 하나 이상의 에칭 동작을 수행하는 단계를 포함한다. 다양한 실시예들에서, 에칭 동작을 수행하는 단계는 습식 에칭, 건식 에칭, 스퍼터링 에칭 또는 다른 적절한 제거 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하는 단계를 포함한다. 다양한 실시예들에서, 에칭 프로세스를 사용하는 단계는 하나 이상의 에칭제 재료, 예를 들어 Cl2, SF6, HBr, HCl, CF4, CHF3, C2F6, C4F8 또는 다른 적합한 에칭제 재료 중 하나 이상을 사용하는 것을 포함한다.
일부 실시예들에서, 리세스를 생성하는 단계는, 마스크, 예를 들어 마스크(M1)를 제거하는 단계를 포함한다.
동작 240에서, 리세스는 절연체 재료로 충전되어 격리층을 형성한다. 리세스를 유전체 재료로 충전하는 단계는 전술한 리세스의 치수들에 대응하는 치수들을 갖는 유전체층을 형성하는 단계를 포함한다. 일부 실시예들에서, 격리층을 형성하기 위해 리세스를 유전체 재료로 충전하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3d에 도시된 격리층(114)을 형성하는 단계를 포함한다. 일부 실시예들에서, 격리층을 형성하기 위해 리세스를 유전체 재료로 충전하는 단계는, 도 3c에 도시된 리세스(114R)를 충전하는 단계를 포함한다.
일부 실시예들에서, 리세스를 충전하는 단계는 퇴적 프로세스를 사용하는 것을 포함한다. 일부 실시예들에서, 리세스를 충전하는 단계는 게이트 전극의 상부 표면까지, 예를 들어 도 1a 내지 도 1d와 관련하여 위에서 논의된 상부 표면(112S)까지 리세스를 전부 충전하는 단계를 포함하고, 또는 리세스 전부에 더해 리세스에 인접한 상부 표면 위의 부피(미도시)를 충전하는 단계를 포함한다.
일부 실시예들에서, 리세스를 충전하는 단계는 평탄화 프로세스를 수행하는 단계를 포함한다. 다양한 실시예들에서, 평탄화 프로세스는 주어진 제조 단계에서, 화학-기계적 연마(CMP) 또는 평탄화된 상면을 생성하기에 적합한 다른 프로세스를 포함한다. 일부 실시예들에서, 도 1a 내지 도 1d와 관련하여 위에서 논의된 바와 같이, 평탄화 프로세스를 수행하는 단계는 격리층(114)의 상부 표면(114S)이 게이트 전극(112)의 상부 표면(112S)과 동일 평면에 있도록 하는 단계를 포함한다.
동작 250에서, 슬롯 비아가 격리층 위에 구성된다. 슬롯 비아를 구성하는 단계는, 하나 이상의 마스크에 따라 하나 이상의 전도성 재료를 퇴적하는 단계를 포함한다. 다양한 실시예들에서, 슬롯 비아를 구성하는 단계는 하나 이상의 전도성 재료를 격리층 상에 직접 또는 격리층 위에 놓인 층(미도시) 상에 퇴적하는 단계 포함한다. 일부 실시예들에서, 슬롯 비아를 구성하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의된, Z 방향으로의 치수(D7)를 갖고 격리층(114) 위에 놓이는 전도성 구조물(138)의 전부 또는 일부를 구성하는 단계를 포함한다.
슬롯 비아를 구성하는 단계는, 격리층의 대응하는 치수, 예를 들어 도 1b와 관련하여 위에서 논의된 치수(D1)를 적어도 가로질러 연장되는 X 방향으로의 치수(표시되지 않음)를 갖도록 슬롯 비아를 위치시키고 구성하는 단계를 포함한다. 일부 실시예들에서, 슬롯 비아를 구성하는 단계는, X 방향을 따라 격리층의 에지들에 대응하는 위치들 사이에서 연장하는 슬롯 비아를 구성하는 단계, 예를 들어, 도 3e에 도시된 격리층(114)의 에지들로 연장되는 슬롯 비아(138VG)를 구성하는 단계를 포함한다.
일부 실시예들에서, 슬롯 비아를 구성하는 단계는, 양의 또는 음의 X 방향 중 하나 또는 둘 다로 격리층의 에지들을 넘어서 연장하는 슬롯 비아를 구성하는 단계를 포함하며, 이에 의해 슬롯 비아는 S/D 구조물들 중 하나 또는 둘 다의 적어도 일부 위에 놓인다. 다양한 실시예들에서, 슬롯 비아를 구성하는 단계는 하나 이상의 전도성 재료를 S/D 구조물 중 하나 또는 둘 모두의 적어도 일부 상에 직접 퇴적하는 단계를 포함한다.
일부 실시예들에서, 슬롯 비아는 복수의 게이트 비아들 중의 게이트 비아이고, 슬롯 비아를 구성하는 단계는 복수의 게이트 비아들을 구성하는 단계 중의 일부이다. 일부 실시예들에서, 복수의 게이트 비아들을 구성하는 단계는, 게이트 비아들, 예를 들어 도 1e에 도시된, 슬롯 비아의 X 방향으로의 치수보다 작은 X 방향으로의 치수(표시되지 않음)를 갖는 게이트 비아(300VG)를 구성하는 단계를 포함한다. 일부 실시예들에서, 복수의 게이트 비아들을 구성하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3e 내지 도 3g에 도시된, 게이트 비아(116)를 구성하는 단계를 포함한다.
동작 260에서, 일부 실시예들에서, 적어도 하나의 S/D 비아는 에피택셜 및/또는 MD 층들 중 적어도 하나 위에 놓이고 슬롯 비아에 인접하여 구성된다. 적어도 하나의 S/D 비아를 구성하는 단계는, 하나 이상의 마스크에 따라 하나 이상의 전도성 재료를 퇴적시키는 단계를 포함한다. 일부 실시예들에서, 적어도 하나의 S/D 비아를 구성하는 단계는, 도 1a 내지 도 1d와 관련하여 위에서 논의된 S/D 구조물들(132 또는 134) 중 대응하는 적어도 하나 위에 놓이는 전도성 구조물(138)의 부분 또는 부분들을 구성하는 단계를 포함한다.
슬롯 비아에 인접한 적어도 하나의 S/D 비아를 구성하는 단계는, 슬롯 비아에 전기적으로 연결된 적어도 하나의 S/D 비아를 구성하는 단계를 포함한다. 일부 실시예들에서, 슬롯 비아에 인접한 적어도 하나의 S/D 비아를 구성하는 단계는, S/D 구조물(132) 위에 놓이고 슬롯 비아(138VG)에 인접한 S/D 비아(138D2)를 구성함으로써, 도 1a 내지 도 1d와 관련하여 위에서 논의되고 도 3f에 도시된, 전도성 구조물(138)을 형성하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 S/D 비아는 복수의 S/D 비아들 중의 적어도 하나의 S/D 비아이고, 적어도 하나의 S/D 비아를 구성하는 단계는 복수의 S/D 비아들을 구성하는 단계 중 일부이다. 일부 실시예들에서, 복수의 S/D 비아들을 구성하는 단계는 도 3f에 도시된 S/D 비아(300SD)를 구성하는 단계를 포함한다.
동작 270에서, 일부 실시예들에서, 존재하는 경우, 유전체 재료가 슬롯 비아 및 적어도 하나의 S/D 비아 위에 퇴적된다. 존재하는 경우, 슬롯 및 적어도 하나의 S/D 비아 위에 유전체 재료를 퇴적하는 단계는, 슬롯 비아의 상부 표면 전체 및 적어도 하나의 S/D 비아 상에 절연체층을 형성함으로써, 슬롯 비아와 적어도 하나의 S/D 비아를, 위에 놓이는 전도성 구조물, 예를 들어 제1 금속층의 전도성 세그먼트로부터 전기적으로 격리시키는 단계를 포함한다.
일부 실시예들에서, 슬롯 및 적어도 하나의 S/D 비아 위에 유전체 재료를 퇴적하는 단계는, 도 3g에 도시된 S/D 비아(138SD2 및 138SD4) 및 슬롯 비아(138VG)의 상부 표면들(표시되지 않음) 전체 상에 절연체층(138D)을 형성하는 단계를 포함한다.
일부 실시예들에서, 슬롯 및 적어도 하나의 S/D 비아 위에 유전체 재료를 퇴적하는 단계는, 하나 이상의 추가적인 비아, 예를 들어 게이트 비아(300VG) 또는 S/D 비아(300SD) 중 하나 또는 둘 다 위에 개구부들을 포함하는 절연체층(미도시)이 형성되는 동작의 일부이며, 이에 의해 하나 이상의 추가적인 비아로부터, 하나 이상의 위에 놓이는 전도성 구조물로의, 예를 들어, 제1 금속층의 하나 이상의 전도성 세그먼트로의 전기적 연결을 가능하게 한다.
방법(200)의 동작들은, 전도성 구조물에 걸쳐 이어지는 격리층을 포함하는 수정된 CFET 디바이스, 예를 들어, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 격리층(114) 및 전도성 구조물(138)을 포함하는 IC 디바이스(100)를 형성하는데 사용될 수 있으며, 수정된 CFET 디바이스는, 이에 의해, 하부 FET, 예를 들어 FET(125)로부터 격리되는 S/D 구조물들을 통해 전기적 연결을 제공하도록 구성된다. 이러한 전기적 연결을 수정된 CFET 디바이스에 인접한 회로 요소들에 적용함으로써, 예를 들어, 인접한 CFET(300C)의 상부 트랜지스터의 S/D 단자로서 S/D 구조물(134)을 사용하여, 위에 놓인 금속층의 세그먼트를 사용하지 않고도 회로 연결이 형성될 수 있다. 격리층 및 전도성 구조물을 형성하는 단계를 포함하지 않는 방법과 비교하여, 방법(200)은 IC 디바이스(100)와 관련하여 위에서 논의된 바와 같이, 개선된 라우팅 유연성을 갖는 IC 디바이스들을 형성하는데 사용될 수 있다.
도 4는 일부 실시예들에 따른 IC 레이아웃 다이어그램을 발생시키는 방법(400)의 흐름도이다. 일부 실시예들에서, IC 레이아웃 다이어그램을 발생시키는 단계는, 격리층 및 전도성 구조물을 포함하는 IC 디바이스, 예를 들어, 도 1a 내지 도 3g와 관련하여 위에서 논의되고 도 6ac, 도 6bc, 도 6cc 및 도 6cd와 관련하여 아래 논의되는, 발생된 IC 레이아웃 다이어그램에 기초하여 제조된, 격리층(114)과 전도성 구조물(138)을 포함하는 IC 디바이스(100)에 대응하는, 후술되는 IC 레이아웃 다이어그램(500, 600A, 600B 또는 600C) 중 하나 이상을 발생시키는 단계를 포함한다. IC 디바이스들의 비제한적인 예시는, 메모리 회로들, 논리 디바이스들, 프로세싱 디바이스들, 신호 프로세싱 회로들 등을 포함한다.
일부 실시예들에서, 방법(400)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(400)의 일부 또는 전부는 도 7과 관련하여 아래에서 논의되는 EDA 시스템(700)의 프로세서(702)에 의해 실행된다.
일부 실시예들에서, 방법(400)의 하나 이상의 동작은 IC 디바이스를 형성하는 방법의 동작들의 서브세트이다. 일부 실시예들에서, 방법(400)의 하나 이상의 동작은, IC 제조 흐름, 예를 들어, 제조 시스템(800) 및 도 8과 관련하여 후술되는 IC 제조 흐름의 동작들의 서브세트이다.
일부 실시예들에서, 방법(400)의 동작들은 도 4에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(400)의 동작들은 동시에 및/또는 도 4에 도시된 순서와 다른 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(400)의 하나 이상의 동작을 수행하기 전에, 사이에, 동안에 및/또는 후에 수행된다.
도 5, 도 6aa, 도 6ba 및 도 6ca은, 일부 실시예들에서 방법(400)의 하나 이상의 동작을 실행함으로써 발생된 대응하는 IC 레이아웃 다이어그램(500, 600A, 600B 및 600C)의 비제한적인 예시들의 묘사이다. IC 레이아웃 다이어그램들(500, 600A, 600B 또는 600C)에 더해, 도 5, 도 6aa, 도 6ba 및 도 6ca 각각은 도 1a 내지 도 3g와 관련하여 위에서 논의된 X 및 Y 방향을 포함한다.
도 6ab는, 도 1a 내지 도 3g와 관련하여 논의된 X, Y, Z 방향을 따라 도 6ac에 도시된 IC 디바이스(100A)와 IC 레이아웃 다이어그램(600A)에 대응하는 개략적인 다이어그램(600AS)이다. 도 6bb는, X, Y 및 Z방향을 따라 도 6bc에 도시된 IC 디바이스(100B)와 IC 레이아웃 다이어그램(600B)에 대응하는 개략적인 다이어그램(600BS)이다. 도 6cb는 X, Y 및 Z 방향을 따라 도 6cc 및 도 6cd에 도시된 IC 디바이스(100C) 및 IC 레이아웃 다이어그램(600C)에 대응하는 개략적인 다이어그램(600CS)이다. 개략적인 다이어그램(600A, 600BS 및 600CS) 및 IC 디바이스(100A, 100B 및 100C)는 아래에서 더 논의된다.
IC 레이아웃 다이어그램들(500, 600A, 600B, 및 600C) 각각은 도 1a 내지 도 3g와 관련하여 위에서 논의된 격리층 및 전도성 구조물, 예를 들어 격리층(114) 및 전도성 구조물(138)을 포함하는 수정된 CFET 디바이스에 대응하는 레이아웃 특징부들을 포함한다. IC 레이아웃 다이어그램(500)은 수정된 CFET 디바이스에 대응하고, IC 레이아웃 다이어그램(600A)은 인접한 트랜지스터들 사이의 브리지로 구성된 수정된 CFET 디바이스에 대응하고, IC 레이아웃 다이어그램(600B)은 트랜지스터 및 브리지로 구성된 수정된 CFET 디바이스에 대응하며, IC 레이아웃 다이어그램(600C)은, 전송 게이트의 트랜지스터 및 브리지로 구성된 수정된 CFET 디바이스에 대응한다.
IC 레이아웃 다이어그램들(500, 600A, 600B 및 600C)은 명확화의 목적으로 단순화된다. 다양한 실시예들에서, IC 레이아웃 다이어그램들(500, 600A, 600B, 또는 600C) 중 하나 이상은 도 5, 도6aa, 도 6ba 및 도 6ca에 도시된 특징부들에 더하여, 특징부들, 예를 들어, 하나 이상의 트랜지스터 요소, 파워 레일, 격리 구조물, 웰, 전도성 요소 등을 포함한다. 다양한 실시예들에서, 각각의 IC 레이아웃 다이어그램들(500, 600A, 600B 및 600C)은 CFET 디바이스의 하나 이상의 상부 FET 또는 FET 기반 디바이스들에 대응하는 특징부들을 도시하고, 명확성을 위해, 반드시 도시되지는 않거나, 또는 부분적으로만 도시된, CFET 디바이스의 하나 이상의 하부 FET에 대응하는 특징부들을 포함한다.
도 5에 도시된 바와 같이, IC 레이아웃 다이어그램(500)은 Y 방향으로 연장되는 게이트 영역(512), 게이트 영역(512) 내의 격리 영역(514), 비아 영역(516), S/D 영역들(532 및 534), X 방향으로 연장되는 채널 영역(536) 및 X 방향으로 연장되는 전도성 영역(538)을 포함한다. 채널 중첩 영역(500CO)은 게이트 영역(512)과 채널 영역(536)의 중첩에 대응한다.
도 6aa에 도시된 바와 같이, IC 레이아웃 다이어그램(600A)은 게이트 영역(512), 격리 영역(514), S/D 영역들(532 및 534), 채널 영역(536), 전도성 영역(538) 및 채널 중첩 영역(500CO; 음영 표시됨)을 포함하고, 비아 영역(516)을 포함하지 않는다. IC 레이아웃 다이어그램(600A)은 또한 게이트 영역(512)과 평행한 게이트 영역들(612A 및 612B), 비아 영역들(616A 및 616B), S/D 영역들(622 및 624), 채널 영역(536)에 X 방향으로 정렬된 채널 영역들(636A 및 636C), 및 X 방향으로 연장되는 전도성 영역(641)을 포함한다.
도 6ba에 도시된 바와 같이, IC 레이아웃 다이어그램(600B)은 게이트 영역(512, 612A 및 612B), 격리 영역(514), 비아 영역들(516 및 616A), S/D 영역들(532, 534, 622 및 624), 채널 영역들(536, 636A 및 636C), 전도성 영역들(538, 641), 채널 중첩 영역(500CO; 음영 표시됨) 및 X 방향으로 연장되는 전도성 영역(642)을 포함한다.
도 6ca에 도시된 바와 같이, IC 레이아웃 다이어그램(600C)은 게이트 영역들(512, 612A, 612B 및 612C), 격리 영역(514), 비아 영역들(516, 616A, 617A-617E, 618, 및 619), S/D 영역들(532, 534, 622, 624, 6125, 627, 635, 및 637), 채널 영역들(536, 636A 및 636C), 전도성 영역들(538, 641 및 642), 채널 중첩 영역(500CO; 음영 표시됨) 및 X 방향으로 연장되는 전도성 영역(643-647)을 포함한다.
게이트 영역, 예를 들어, 게이트 영역들(512, 612A, 612B 또는 612C) 중 하나는, 전도성 재료 또는 유전체 재료 중 적어도 하나를 포함하는 IC 디바이스 내의 게이트 구조물을 정의하는 단계의 일부로서 제조 프로세스에 포함되는 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 게이트 영역에 대응하는 하나 이상의 게이트 구조물은, 적어도 하나의 유전체 재료 위에 놓이거나, 및/또는 적어도 하나의 유전체 재료를 둘러싸는 적어도 하나의 전도성 재료를 포함한다. 다양한 실시예들에서, 게이트 영역(512)은 도 1 내지 도 3g와 관련하여 위에서 논의된, 대응하는 게이트 구조물(110)을 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
격리 영역, 예를 들어, 격리 영역(514)은 IC 디바이스 내에 하나 이상의 유전체 재료층을 정의하는 단계의 일부로서 제조 프로세스에 포함되는 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 격리 영역(514)은 도 1a 내지 도 3g와 관련하여 위에서 논의된 격리층(114)을 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
비아 영역, 예를 들어 비아 영역들(516, 616A, 616B, 617A-617E, 618 또는 619) 중 하나는, 비아를 정의하는 단계의 일부로서 제조 프로세스에 포함되는 IC 레이아웃 다이어그램 내의 영역이고, 비아는 IC 디바이스 내의 하나 이상의 전도성 층의 하나 이상의 세그먼트를 포함하고, 하나 이상의 세그먼트는 하나 이상의 아래 놓이는 콘택부, 전도성 세그먼트 또는 게이트 구조물과, 하나 이상의 위에 놓이는 전도성 세그먼트 사이의 전기적 연결을 형성하도록 구성된다. 다양한 실시예들에서, 비아 영역(516)은 도 1a 내지 도 3g와 관련하여 위에서 논의된 비아(116)를 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
S/D 영역, 예를 들어 S/D 영역들(532, 534, 622, 624, 625, 627, 635 또는 637) 중 하나는, S/D 구조물을 정의하는 단계의 일부로서 제조 프로세스 내에 포함되는 IC 레이아웃 다이어그램 내의 영역이고, 일부 실시예들에서, 반도체 기판 상의 에피택셜 및/또는 MD 층으로도 지칭된다. 다양한 실시예들에서, S/D 영역들(532, 534, 622 또는 624) 중 하나 이상이, 도 1a 내지 도 3g와 관련하여 위에서 논의된 하나 이상의 S/D 구조물들(122, 124, 132 또는 134) 중 하나 이상을 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
채널 영역, 예를 들어, 채널 영역들(536, 636A 또는 636C) 중 하나는, CFET 디바이스의 하나 이상의 채널을 정의하는 단계의 일부로서 제조 프로세스에 포함되는 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 채널 영역(536)은 도 1a 내지 도 3g와 관련하여 위에서 논의된 채널(136) 및 채널 부분들(136A 및 136B)을 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
전도성 영역, 예를 들어, 전도성 영역들(538 또는 641-647) 중 하나는, 하나 이상의 전도성, 예를 들어, IC 디바이스의 전도성 층의 세그먼트, 금속을 정의하는 단계의 일부로서 제조 프로세스 내에 포함되는 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 전도성 영역은, IC 디바이스 내의 MD 층, 비아층, 제1 금속층(일부 실시예들에서 금속 제로 층으로도 지칭됨), 또는 제2 또는 그 이상의 금속층 중 하나 이상에 대응한다. 다양한 실시예들에서, 전도성 영역(538)은, 도 1a 내지 도 3g와 관련하여 위에서 논의된 전도성 구조물(138)을 정의하는 단계의 일부로서 제조 프로세스에 포함된다. 일부 실시예들에서, 하나 이상의 전도성 영역(641-647)은 제1 금속 세그먼트를 정의하는 단계의 일부로서 제조 프로세스에 포함된다.
도 5, 도 6aa, 도 6ba 및 도 6ca에 도시된 실시예들에서, IC 레이아웃 다이어그램들(500, 600A, 600B 및 600C) 각각은, 격리 영역(514) 및 S/D 영역들(532 및 534) 각각과 중첩하는 전도성 영역(538)을 포함하고, 이에 의해 게이트 전극 내에 위치된 격리층에 걸쳐 이어지는 전도성 구조물을 정의하도록 구성된다. 전도성 영역(538), 격리 영역(514) 및 S/D 영역들(532 및 534)은, 이에 의해 전도성 디바이스, 예를 들어 S/D 구조물들이 서로 전기적으로 연결되고, 수정된 CFET 디바이스의 하부 FET로부터 전기적으로 격리되는, 도 1a 내지 도 3g와 관련하여 위에서 논의된 전도성 디바이스(135)에 대응한다. 도 1a 내지 3g에서, S/D 구조물들은 서로 전기적으로 연결되고 수정된 CFET 디바이스의 하부 FET로부터 전기적으로 격리된다. 따라서, IC 레이아웃 다이어그램들(500, 600A, 600B 및 600C) 각각은 IC 디바이스(100)와 관련하여 위에서 논의된 이점들, 예를 들어 개선된 라우팅 유연성을 갖는 IC 디바이스들을 형성하는데 사용될 수 있다.
다양한 실시예들에서, IC 레이아웃 다이어그램들(500, 600A, 600B 또는 600C) 중 하나 이상은, CFET들 및 하나 이상의 수정된 CFET에 대한 전기적 접속이 제1 금속층 내의 전도성 세그먼트들을 통해 라우팅되고, 개선된 라우팅 유연성에 기초하여, 전도성 세그먼트들은 인접한 파워 레일들(도 5, 도 6aa, 도 6ba 및 도 6ca에 미도시) 사이의 총 4개 이하의 제1 금속층 트랙들의 간격에 대응하는, 하나 이상의 IC 디바이스, 예를 들어 로직 디바이스, 전송 게이트, 래치 회로 등에 대응하는 하나 이상의 IC 레이아웃 다이어그램에 포함된다.
IC 레이아웃 다이어그램들(500, 600B 및 600C) 각각은 또한 게이트 영역(512)과 중첩하는 비아 영역(516)을 포함하고, 이에 의해 게이트 영역(512)에 의해 정의된 게이트 전극에 전기적으로 연결되는 비아를 정의하도록 구성된다. 비아 영역(516) 및 게이트 영역(512)은, 이에 의해 수정된 CFET 디바이스의 하부 FET의 게이트 단자에 대응한다.
IC 레이아웃 다이어그램(500)은 또한 격리 영역(514)에 의해 교차된 채널 영역(536)을 포함하고, 이에 의해 도 1a 내지 도 3g와 관련하여 위에서 논의된 채널 부분들(136A 및 136B)을 정의하도록 구성된다.
IC 레이아웃 다이어그램(600A)은 또한 하부 FET의 S/D 영역들(622 및 624) 및 제1 금속층의 제1 금속 세그먼트에 대응하는 전도성 영역(641)을 포함한다. S/D 영역(622)은 비아 영역(616A) 및 전도성 영역(641)과 중첩되고, S/D 영역(624)은 비아 영역(616B) 및 전도성 영역(641)과 중첩되며; IC 레이아웃 다이어그램(600A)은 이에 의해 전도성 영역(641)에 의해 정의된 제1 금속 세그먼트를 통해 서로 전기적으로 연결된 S/D 영역들(622 및 624)에 의해 정의된 S/D 구조물들에 대응하는 단자들을 포함하는 전도성 구조물을 정의하도록 구성된다.
IC 레이아웃 다이어그램(600A)은 또한, 게이트 영역(612A)과 교차하고 S/D 영역들(532 및 622)에 인접한 채널 영역(636A)을 포함하고, 이에 의해 IC 레이아웃 다이어그램(500)에 의해 정의된, 수정된 CFET 디바이스에 인접한 제1 CFET를 정의하도록 구성되며, 게이트 영역(612B)과 교차하고 S/D 영역들(534 및 624)에 인접한 채널 영역(636C)을 포함하고, 이에 의해 수정된 CFET 디바이스에 인접한 제2 CFET를 정의하도록 구성된다.
전술한 바와 같이, IC 레이아웃 다이어그램(600A)은, 이에 의해 수정된 CFET 디바이스에 의해 브리지된 제1 및 제2 CFET를 포함하는 IC 디바이스를 정의하도록 구성되며, 여기서 제1 및 제2 CFET의 상부 FET는, 전도성 영역(538), 격리층(514) 및 S/D 영역들(532 및 534)에 의해 정의된 전도성 구조물에 의해 브리지되고, 제1 및 제2 CFET의 하부 FET는, 전도성 영역(641), 비아 영역들(616A 및 616B) 및 S/D 영역들(622, 624)에 의해 정의된 전도성 구조물에 의해 브리지된다. IC 레이아웃 다이어그램(600A)은, 이에 의해 제1 금속층의 단일 금속 세그먼트를 포함함으로써 제1 CFET의 상부 및 하부 FET 각각을 제2 CFET의 상부 및 하부 FET 각각에 전기적으로 연결하는, 수정된 CFET 디바이스를 정의하도록 구성된다. 제1 및 제2 CFET의 상부 및 하부 FET를 전기적으로 연결하기 위해 제1 금속층 내의 단일 세그먼트보다 많은 세그먼트를 사용하는 레이아웃들과 비교하여, IC 레이아웃 다이어그램(600A)은 전술한 바와 같이 개선된 라우팅 유연성을 갖는 IC 디바이스들을 형성하는데 사용될 수 있다.
개략도(600AS)로 표현되는 비제한적인 예시에서, IC 레이아웃 다이어그램(600A)은, 상부 PMOS 특징부들이 전도성 구조물(138)에 의해 브리지되고, 하부 NMOS는 전도성 영역(641)에 기초하여 전도성 세그먼트(141)에 의해 브리지되는 IC 디바이스(100A)를 정의하는데 사용된다.
도 6ab의 개략도(600AS)에 도시된 바와 같이, PMOS 트랜지스터(P1)는 S/D 구조물(132)을 정의하는데 사용되는 게이트 영역(612A) 및 S/D 영역(532)에 대응하고, PMOS 트랜지스터(P2)는 S/D 구조물(134)을 정의하는데 사용되는 게이트 영역(612B) 및 S/D 영역(534)에 대응한다. PMOS 트랜지스터들(P1 및 P2)은 전도성 영역(538)에 기초하여 전도성 구조물(138)에 의해 브리지되고 게이트 영역(512)에 기초하여 게이트 전극(112)으로부터 전기적으로 격리된다.
NMOS 트랜지스터(N1)는 S/D 구조물(122)을 정의하는데 사용되는 게이트 영역(612A) 및 S/D 영역(622)에 대응하고, NMOS 트랜지스터(N2)는 S/D 구조물(124)을 정의하는데 사용되는 게이트 영역(612B) 및 S/D 영역(624)에 대응한다. NMOS 트랜지스터들(N1 및 N2)은 전도성 영역(641)에 기초한 전도성 세그먼트(141) 및 각각의 비아 영역들(616A 및 616B)에 기초한 비아들(116A 및 116B)에 의해 브리지된다.
도 6ac에 도시된 바와 같이, IC 디바이스(100A)는 전도성 구조물(138)을 통해 S/D 구조물(134)에 전기적으로 연결된 S/D 구조물(132)과, 비아(116A), 전도성 구조물(141) 및 비아(116B)를 통해 S/D 구조물(124)에 전기적으로 연결된 S/D 구조물(122)을 포함한다.
IC 레이아웃 다이어그램(600A)과 비교하여, IC 레이아웃 다이어그램(600B)은 비아 영역(616B)을 포함하지 않으며, 또한 제1 금속층의 제2 금속 세그먼트에 대응하는 전도성 영역(642) 및 비아 영역(516)을 포함한다. 비아 영역(516)은 게이트 영역(512) 및 전도성 영역(642)과 중첩하고, 이에 의해 IC 레이아웃 다이어그램(600B)은, 전도성 영역(641)에 의해 정의된 제1 금속 세그먼트에 전기적으로 연결된 S/D 영역(622)에 의해 정의된 S/D 구조물에 대응하는 제1 단자, S/D 영역(624)에 의해 정의된 S/D 구조물에 대응하는 제2 단자, 및 전도성 영역(642)에 의해 정의된 제2 금속 세그먼트에 전기적으로 연결된 게이트 영역(512)에 의해 정의된 게이트 구조물에 대응하는 게이트 단자를 정의하도록 구성된다.
게이트 영역(612A)과 교차하고 S/D 영역들(532 및 622)에 인접하는 채널 영역(636A)을 또한 포함함으로써, IC 레이아웃 다이어그램(600B)은, 도 6a와 관련하여 위에서 논의된 바와 같이, IC 레이아웃 다이어그램(500)에 의해 정의된 수정된 CFET 디바이스에 인접한 제1 및 제2 CFET를 정의하도록 구성된다.
앞서 논의된 바와 같이, IC 레이아웃 다이어그램(600B)은 수정된 CFET 디바이스에 의해 브리지된 제1 및 제2 CFET를 포함하는 IC 디바이스를 정의하도록 구성되며, 여기서 제1 및 제2 CFET의 상부 FET들은 전도성 영역(538), 격리층(514) 및 S/D 영역들(532, 534)에 의해 정의된 전도성 구조물에 의해 브리지되고, 제1 및 제2 CFET의 하부 FET들은 전도성 영역들(641 및 642), 비아 영역들(516 및 616A) 및 S/D 영역들(622 및 624)에 의해 정의된 하부 FET를 통해 결합된다. IC 레이아웃 다이어그램(600B)은, 이에 의해 제1 금속층의 2 개의 금속 세그먼트들을 통해 하부 FET에 대한 전기적 연결을 포함하고, 제1 금속층의 추가적인 단일 금속 세그먼트를 사용하지 않고 제2 CFET의 상부 FET에 제1 CFET의 상부 FET를 전기적으로 연결한다. 제1 및 제2 CFET의 상부 FET들을 전기적으로 연결하기 위해 제1 금속층의 추가적인 금속 세그먼트를 사용하는 레이아웃들과 비교하여, IC 레이아웃 다이어그램(600B)은 앞서 논의된 바와 같이 개선된 라우팅 유연성을 갖는 IC 디바이스들을 형성하는데 사용될 수 있다.
개략도(600BS)로 표현되는 비제한적인 예시에서, IC 레이아웃 다이어그램(600B)은 상부 PMOS 특징부들이 전도성 구조물(138)에 의해 브리지되고, 하부 NMOS는 전도성 영역(641)에 기초한 전도성 세그먼트(141) 및 전도성 영역(642)에 기초한 전도성 세그먼트(142)를 통해 전기적으로 연결되는 IC 디바이스(100B)를 정의하는데 사용된다.
도 6bb의 개략도(600BS)에 도시된 바와 같이, 그리고 도 6ab 및 도 6ac와 관련하여 위에서 논의된 바와 같이, PMOS 트랜지스터들(P1 및 P2)은 전도성 영역(538)에 기초한 전도성 구조물(138)에 의해 브리지되고 게이트 영역(512)에 기초한 게이트 전극(112)으로부터 전기적으로 격리된다.
개략도(600BS)에 더 도시된 바와 같이, S/D 영역(622)에 기초한 S/D 구조물(122), S/D 영역(624)에 기초한 S/D 구조물(124) 및 게이트 영역(512)에 기초한 게이트 전극(112)은 NMOS 트랜지스터(N3)로서 구성된다. S/D 구조물(122)은 비아 영역(616A)에 기초한 비아(116A) 및 전도성 영역(641)에 기초한 전도성 세그먼트(141)를 통해 전기적으로 액세스 가능하고, 게이트 영역(512)에 기초한 게이트 전극(112)은 비아 영역(516)에 기초한 게이트 비아(116) 및 전도성 영역(642)에 기초한 전도성 세그먼트(142)를 통해 전기적으로 액세스 가능하다. NMOS 트랜지스터들(N1 및 N3)은 S/D 구조물(122)을 공유하고, NMOS 트랜지스터들(N2 및 N3)은 S/D 구조물(124)을 공유하므로, NMOS 트랜지스터(N1)는 NMOS 트랜지스터(N3)를 통해 NMOS 트랜지스터(N2)에 선택적으로 결합된다.
도 6bc에 도시된 바와 같이, IC 디바이스(100B)는 전도성 구조물(138)을 통해 S/D 구조물(134)에 전기적으로 연결된S/D 구조물(132), 비아(116A)를 통해 S/D 구조물(141)에 전기적으로 연결된 S/D 구조물(122), 및 게이트 비아(116)를 통해 전도성 구조물(142)에 전기적으로 연결된 게이트 전극(112)을 포함한다. 도 6bc는 도 1a 내지 도 3g와 관련하여 위에서 각각 논의된, 격리층(114) 및 채널 부분들(136A 및 136B)을 추가로 도시한다.
도 6ca에 도시된 바와 같이, IC 레이아웃 다이어그램(600C)은 도 6ba 내지 도 6bc와 관련하여 위에서 논의된 IC 레이아웃 다이어그램(600B)의 특징부들에 추가로, 게이트 영역(612C), S/D 영역들(625, 627, 635 및 637), 비아 영역들(617A-617E, 618 및 619), 및 전도성 영역들(643-647)을 포함한다. IC 레이아웃 다이어그램(600C)은 도 6ba과 관련하여 전술한 바와 같이 배열된 IC 레이아웃 다이어그램(600B)의 특징부들을 포함하기 때문에, IC 레이아웃 다이어그램(600C)은, IC 레이아웃 다이어그램(600B)과 관련하여 위에서 논의된 바와 같이, 제1 및 제2 CFET의 상부 FET들을 전기적으로 연결하기 위해 제1 금속층의 추가적인 금속 세그먼트를 사용하는 레이아웃들에 비해, 개선된 라우팅 유연성을 갖는 IC 디바이스들을 형성하는데 사용될 수 있다.
IC 레이아웃 다이어그램(600C)의 추가적인 특징부들은, 전송 게이트, 예를 들어 도 6cb의 개략도(600CS)에 의해 표시되고, 도 6cc 및 도 6cd에 도시된 IC 디바이스(100C)에 대응하는 전송 게이트에 대응한다. 도 6cc 및 6cd는 도시를 목적으로 추가적인 특징부들의 중첩하는 서브세트들을 도시한다.
개략도(600CS)로 표현된 전송 게이트는 도 6ba내지 도 6bc과 관련하여 위에서 논의된 PMOS 트랜지스터들(P3 및 P4), NMOS 트랜지스터(N3), 및 NMOS 트랜지스터(N4)를 포함한다. PMOS 트랜지스터(P3)의 게이트(A1)는 NMOS 트랜지스터(N4)의 게이트(A2)에 전기적으로 연결되고, PMOS 트랜지스터(P4)의 게이트(B1)는 NMOS 트랜지스터(N3)의 게이트(B2)에 전기적으로 연결되며, PMOS 트랜지스터(P3 및 P4)에 의해 공유되는 S/D 단자는, 전도성 경로(Z)를 통해 NMOS 트랜지스터(N3, N4)에 의해 공유되는 S/D 단자에 전기적으로 연결되고, PMOS 트랜지스터(P3)의 S/D 단자(S')는 S/D 단자(S)에 전기적으로 연결된다.
개략도(600CS) 내의 점선 박스는, 도 6cc 및 도 6cd에 도시된 IC 디바이스(100C)의 각각의 게이트 전극(112), S/D 구조물들(132, 134, 122 및 124), 채널 부분들(136A 및 136B), 게이트 비아(116), 비아(117A) 및 전도성 구조물들(138, 141 및 142)을 정의하는데 사용되는, IC 레이아웃 다이어그램(600C)의 게이트 영역(512), S/D 영역들(532, 534, 622, 624), 채널 영역(536), 비아 영역들(516, 617A) 및 전도성 영역들(538, 641, 642)에 대응한다.
따라서, 도 6ca 내지 도 6cd에 도시된 바와 같이, 게이트(B2)는 게이트 영역(512)에 기초한 게이트 전극(112)에 대응하고, S/D 단자(S)는 S/D 영역(532)에 기초한 S/D 구조물(132)에 대응하며, S/D 단자(S')는 S/D 구조물(534)에 기초한 S/D 구조물(134)에 대응한다. S/D 단자(S)는 전도성 영역(538)에 기초한 전도성 구조물(138)을 통해 S/D 단자(S ')에 전기적으로 연결된다.
PMOS 트랜지스터(P3)는, 게이트 영역(612B)에 기초한 게이트 전극(112B), S/D 영역(534)에 기초한 S/D 구조물(134), 및 S/D 영역(635)에 기초하고, PMOS 트랜지스터(P4)와 공유되는 S/D 구조물(135)에 대응한다. PMOS 트랜지스터(P4)는 또한 게이트 영역(612C)에 기초한 게이트 전극(112C) 및 S/D 영역(637)에 기초한 S/D 구조물(137)에 대응한다.
NMOS 트랜지스터(N4)는 게이트 영역(612B)에 기초한 게이트 전극(112B), S/D 영역(624)을 기초로 하고 트랜지스터(N3)와 공유되는 S/D 구조물(124), 및 S/D 영역(625)에 기초한 S/D 구조물(125)에 대응한다.
도 6cd에 도시된 바와 같이, PMOS 트랜지스터(P3)의 게이트(A1)는 게이트 영역(612B)에 기초한 공유 게이트 전극(112B)을 통해 NMOS 트랜지스터(N4)의 게이트(A2)에 전기적으로 연결된다. NMOS 트랜지스터(N3)의 게이트(B2)는, 비아 영역(617A)에 기초한 비아(117A), 전도성 영역(642)에 기초한 전도성 구조물(142), 비아 영역(617)에 기초한 비아(117), 전도성 영역(645)에 기초한 전도성 구조물(145) 및 하나 이상의 추가적인 전도성 구조물(미도시)을 PMOS 트랜지스터(P4)의 게이트(B1)에 전기적으로 연결된다.
도 6cc에 도시된 바와 같이, PMOS 트랜지스터들(P3 및 P4)에 의해 공유되는 S/D 구조물(135)은 비아 영역(617C)에 기초한 비아(117C), 전도성 영역(644)에 기초한 전도성 구조물(144), 및 비아 영역(617B)에 기초한 비아(117B)를 통해 NMOS 트랜지스터들(N3 및 N4)에 의해 공유되는 S/D 구조물(124)에 전기적으로 연결되고, 이에 의해 전도성 경로(Z)에 대응한다.
도 6cc 및 도 6cd에 도시된 바와 같이, IC 디바이스(100C)는 또한 비아 영역(617E)에 기초한 비아(117E), 전도성 영역(643)에 기초한 전도성 구조물(143), 및 비아 영역(617D)에 기초한 비아(117D)를 통해 S/D 구조물(125)에 전기적으로 연결된 S/D 영역(637)에 기초한 S/D 구조물(127)을 포함한다.
동작 410에서, 일부 실시예들에서, IC 레이아웃에서의 CFET의 상부 트랜지스터의 채널 영역이 CFET의 게이트 영역과 중첩되어, 채널 중첩 영역을 정의한다. 채널 영역은 하나 이상의 채널 구조물을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있고, 게이트 영역은, 대응하는 게이트 전극, 예를 들어, 도 1a 내지 도 3g와 관련하여 위에서 논의된 게이트 전극(112)에 대응하는 채널 부분들(136A/136B)을 포함하는 채널(136)을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다.
채널 영역을 CFET의 게이트 영역과 중첩시키는 단계는, 제1 방향으로 연장되는 채널 영역과 제1 방향에 수직인 제2 방향으로 연장되는 채널 영역을 중첩시키는 단계를 포함한다. CFET의 게이트 영역과 채널 영역을 중첩시키는 단계는 채널 영역의 일부 또는 전부 및 게이트 영역의 일부를 포함하는 채널 중첩 영역을 정의하는 단계를 포함한다. 일부 실시예들에서, 게이트 영역과 채널 영역을 중첩시키는 단계는, X 방향으로 연장되는 채널 영역(536)을 Y 방향으로 연장되는 게이트 영역(512)과 중첩시키는 단계를 포함하고, 이에 의해 도 5 내지 도 6cd와 관련하여 위에서 논의된 채널 중첩 영역(500CO)을 정의한다.
일부 실시예들에서, 채널 중첩 영역을 정의하는 단계는, 제1 S/D 영역과 제2 S/D 영역 사이에 채널 중첩 영역을 정의하는 단계를 포함한다. 제1 및 제2 S/D 영역은, 하나 이상의 채널 구조물, 예를 들어, 도 1a 내지 도 3g와 관련하여 위에서 논의된 S/D 구조물들(132, 134)에 대응하는 제1 및 제2 S/D 구조물을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다. 일부 실시예들에서, 제1 및 제2 S/D 영역 사이에 채널 중첩 영역을 정의하는 단계는, 도 5c 내지 도 6cd와 관련하여 위에서 논의된 S/D 영역들(532 및 534) 사이에 채널 중첩 영역을 정의하는 단계를 포함한다.
동작 420에서, 격리 영역이 IC 레이아웃 내에 위치되고, 격리 영역은 중첩 영역 전체를 포함한다. 격리 영역은, 격리층, 예를 들어 도 1a 내지 도 3g와 관련하여 위에서 논의된 격리층(114)을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다.
다양한 실시예들에서, 격리 영역을 위치시키는 단계는 중첩 영역의 제1 방향으로의 폭 이상의 폭을 갖는 격리 영역 및/또는 중첩 영역의 제2 방향으로의 길이 이상의 길이를 갖는 격리 영역을 포함한다. 일부 실시예들에서, 격리 영역을 위치시키는 단계는 도 5 내지 도 6cd와 관련하여 위에서 논의된 격리 영역(514)을 위치시키는 단계를 포함한다.
동작 430에서, 격리 영역은 전도성 영역과 교차된다. 전도성 영역은 하나 이상의 전도성 구조물, 예를 들어 도 1a 내지 도 3g와 관련하여 앞서 논의된 전도성 구조물(138)을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다.
격리 영역을 전도성 영역과 교차시키는 단계는, 전도성 영역을 적어도 격리 영역의 전체를 가로질러 제1 방향으로 연장시키는 단계를 포함한다. 일부 실시예들에서, 전도성 영역은, 예를 들어 복수의 비아 영역들과 같은 복수의 전도성 영역들 중 하나의 전도성 영역이고, 격리 영역과 전도성 영역을 교차시키는 단계는, 적어도 격리 영역의 전체에 걸쳐 제1 방향으로 연장되는 복수의 전도성 영역들을 격리 영역과 교차시키는 단계를 포함한다.
일부 실시예들에서, 격리 영역과 전도성 영역을 교차시키는 단계는, 격리 영역을 전도성 영역의 게이트 비아 영역과 중첩시키는 단계를 포함하고, S/D 영역 각각과 전도성 영역을 중첩시키는 단계는, S/D 영역 각각과, 게이트 비아 영역에 인접한 S/D 비아 영역을 중첩시키는 단계를 포함한다. 게이트 및 S/D 비아 영역들은, 하나 이상의 전도성 구조물, 예를 들어, 도 2 내지 도 3g와 관련하여 위에서 논의된 슬롯 비아(138VG) 및 S/D 비아들(138SD2 및 138SD4)을 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다.
일부 실시예들에서, 격리 영역과 전도성 영역을 교차시키는 단계는, 도 5 내지 도 6cd와 관련하여 위에서 논의된 전도성 영역(538)과 격리 영역(514)을 교차시키는 단계를 포함한다.
일부 실시예들에서, 격리 영역과 전도성 영역을 교차시키는 단계는, 각각의 S/D 영역들을 전도성 영역, 예를 들어 도 5 내지 도 6cd와 관련하여 위에서 논의된 S/D 영역들(532 및 534)과 교차시키는 단계를 포함한다.
일부 실시예들에서, 격리 영역과 전도성 영역과 교차시키는 단계는, 전도성 영역을 채널 영역으로부터 분리시키는 단계를 포함한다. 일부 실시예들에서, 격리 영역을 전도성 영역과 교차시키는 단계는, 채널 영역을 전도성 영역과 중첩시키는 단계를 포함한다. 일부 실시예들에서, 격리 영역과 전도성 영역을 교차시키는 단계는, 도 5 내지 도 6cd와 관련하여 위에서 논의된 전도성 영역(538)과 채널 영역(536)을 중첩시키는 단계를 포함한다.
동작 440에서, 일부 실시예들에서, 게이트 영역은 게이트 비아 영역과 중첩된다. 게이트 비아 영역은, 하나 이상의 전도성 구조물, 예를 들어 도 1a 내지 도 3g와 관련하여 위에서 논의된 게이트 비아(116)를 정의하는 단계의 일부로서 제조 프로세스에서 사용될 수 있다. 일부 실시예들에서, 게이트 영역을 게이트 비아 영역과 중첩시키는 단계는, 게이트 영역(512)과 도 5 내지 도 6cd와 관련하여 위에서 논의된 게이트 비아 영역(516)을 중첩시키는 단계를 포함한다.
게이트 영역을 게이트 비아 영역과 중첩시키는 단계는, 게이트 비아 영역이 채널 중첩 영역으로부터 오프셋되는 단계를 포함한다. 일부 실시예들에서, 게이트 비아 영역은 복수의 게이트 비아 영역들 중 하나의 게이트 비아 영역이고, 게이트 영역을 게이트 비아 영역과 중첩시키는 단계는, 게이트 비아 영역을 복수의 게이트 비아 영역들과 중첩시키는 단계를 포함하며, 각각의 게이트 비아 영역은 채널 중첩 영역으로부터 오프셋된다. 일부 실시예들에서, 게이트 영역을 게이트 비아 영역과 중첩시키는 단계는, 도 5 내지 도 6cd와 관련하여 위에서 논의된, 게이트 비아 영역(516)이 채널 중첩 영역(500CO)으로부터 오프셋되는 것을 포함한다.
동작 450에서, 일부 실시예들에서, IC 레이아웃 다이어그램은 저장 디바이스에 저장된다. 다양한 실시예들에서, IC 레이아웃 다이어그램을 저장 디바이스에 저장하는 단계는, IC 레이아웃 다이어그램을 비휘발성, 컴퓨터 판독 가능 메모리 또는 셀 라이브러리, 예를 들어 데이터베이스에 저장하는 단계를 포함하고/포함하거나, IC 레이아웃 다이어그램을 네트워크를 통해 저장하는 단계를 포함한다. 일부 실시예들에서, IC 레이아웃 다이어그램을 저장 디바이스에 저장하는 단계는 도 7과 관련하여 아래에서 논의되는 EDA 시스템(700)의 네트워크(714)를 통해 IC 레이아웃 다이어그램을 저장하는 단계를 포함한다.
동작 460에서, 일부 실시예들에서, 하나 이상의 반도체 마스크 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 구성요소가, IC 레이아웃 다이어그램에 기초하여 제조된다. 하나 이상의 반도체 마스크 또는 반도체 IC의 층 내의 적어도 하나의 구성요소를 제조하는 단계는, 도 8과 관련하여 아래에서 논의된다.
동작 470에서, 일부 실시예들에서, 하나 이상의 제조 동작이 IC 레이아웃 다이어그램에 기초하여 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 단계는, IC 레이아웃 다이어그램에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. IC 레이아웃 다이어그램에 기초하여 하나 이상의 제조 동작, 예를 들어 하나 이상의 리소그래피 노광을 수행하는 단계는 도 8과 관련하여 아래에서 논의된다.
방법(400)의 동작들의 일부 또는 전부를 실행함으로써, 전도성 영역과 교차하는 격리 영역을 포함하는 CFET를 포함하는 IC 레이아웃 다이어그램, 예를 들어, IC 레이아웃 다이어그램(500, 600A, 600B 또는 600C)이 발생되어, IC 레이아웃 다이어그램에 기초하여 제조된, 수정된 CFET 디바이스 내의 전도성 구조물에 걸쳐 이어지는 격리층을 형성하도록 구성된다. 격리층 및 전도성 구조물을 형성하기 위해 격리 영역 및 전도성 영역을 구성하는 단계를 포함하지 않는 방법들과 비교하여, 방법(400)은 IC 디바이스(100)와 관련하여 위에서 논의된 바와 같이, 개선된 라우팅 유연성을 갖는 디바이스들 및 IC 레이아웃 다이어그램들을 발생시키는데 사용될 수 있으며, 이에 의해, 인접한 파워 레일들 사이의 분리가, 신호 트레이스들에 대응하는 총 4개 이하의 금속 영역들에 대응하는, 디바이스들 및 IC 레이아웃들을 지원한다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템(700)의 블록 다이어그램이다.
일부 실시예들에서, EDA 시스템(700)은 APR 시스템을 포함한다. 하나 이상의 실시예들에 따른 와이어 라우팅 배열을 나타내는 레이아웃 다이어그램들을 설계하는 본 명세서에 기술된 방법들은, 일부 실시예들에 따라, 예를 들어 EDA 시스템(700)을 사용하여 구현 가능하다.
일부 실시예들에서, EDA 시스템(700)은, 프로세서(702) 및 일부 실시예들에서 메모리(704)라고도 지칭되는, 비일시적, 컴퓨터 판독 가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 컴퓨터 판독 가능 저장 매체(704)는, 무엇보다도, 컴퓨터 프로그램 코드(706), 즉 일부 실시예들에서 명령어들(706)로도 지칭되는 실행 가능한 명령어들의 세트로 인코딩된다(즉, 프로그램 코드(706), 즉 일부 실시예들에서 명령어들(706)로도 지칭되는 실행 가능한 명령어들의 세트를 저장한다). 프로세서(702)에 의한 컴퓨터 프로그램 코드(706)의 실행은, 실시예에 따른 방법, 예를 들어 도 4와 관련하여 설명된 방법(400)(이하, 언급된 프로세스들 및/또는 방법들)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독 가능 저장 매체(704)에 전기적으로 커플링된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 커플링된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)가 네트워크(714)에 연결되어, 프로세서(702) 및 컴퓨터 판독 가능 저장 매체(704)는 네트워크(714)를 통해 외부 요소들에 접속할 수 있다. 시스템(700)이 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 데 사용될 수 있게 하기 위해, 프로세서(702)는 컴퓨터 판독 가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(702)는 중앙 프로세싱 유닛(CPU), 다중 프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예들에서, 컴퓨터 판독 가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(704)는 반도체 또는 고체상 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광학 디스크들을 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 CD-ROM(Compact Disk-Read Only Memory), CD-R/W(Compact Disk-Read/Write) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예들에서, 컴퓨터 판독 가능 저장 매체(704)는, (이러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는) 시스템(700)이, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용될 수 있도록 하기 위해, 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 또한, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 본 명세서에 개시된 바와 같은 IC 레이아웃 다이어그램들, 예를 들어, 도 5 내지 도 6cd와 관련하여 위에서 논의된 IC 레이아웃 다이어그램들(500, 600A, 600B 및/또는 600C)을 포함하는 IC 레이아웃 다이어그램(들)(707)을 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 커플링된다. 하나 이상의 실시예에서, I/O 인터페이스(710)는 정보 및 명령들을 프로세서(702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(700)은 또한, 프로세서(702)에 커플링된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(714)와 통신하는 것을 허용한다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스, 또는 이더넷, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 둘 이상의 시스템들(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 명령어, 데이터, 설계 규칙, 표준 셀들의 라이브러리 및/또는 프로세서(702)에 의한 프로세싱을 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전달된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 이 정보는 컴퓨터 판독 가능 매체(704)에 사용자 인터페이스(UI)(742)로서 저장된다.
일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는, 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는, 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는, 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 적어도 하나는, EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는, EDA 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 이용 가능한 VIRTUOSO®, 또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 발생된다.
일부 실시예들에서, 프로세스들은 비일시적 컴퓨터 판독가능 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비일시적 컴퓨터 판독가능 기록 매체의 예시들은, 이에 제한되는 것은 아니지만, 외부/이동식 및/또는 내부/내장 저장 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM과 같은 반도체 메모리, RAM, 메모리 카드 등을 포함한다.
도 8은 일부 실시예들에 따른 IC 제조 시스템(800) 및 그와 관련된 IC 제조 흐름의 블록 다이어그램이다. 일부 실시예들에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 구성요소, 중 적어도 하나가 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은 IC 디바이스(860)를 제조하는 것과 관련된 설계, 개발 및 제조 사이클 및/또는 서비스와 상호 작용하는, 설계 하우스(820), 마스크 하우스(830) 및 IC 제조업체/제조자("팹(fab)")(850)와 같은 엔티티들을 포함한다. 시스템(800) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티로 서비스를 제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830) 및 IC 팹(850) 중 둘 이상이 단일의 더 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830) 및 IC 팹(850) 중 둘 이상이 공통 시설 내에 공존하고 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 발생시킨다. IC 설계 레이아웃 다이어그램(822)은, 다양한 기하학적 패턴들, 예를 들어, 도 5 내지 도 6cd와 관련하여 위에서 논의되고, IC 디바이스(860), 예를 들어, 도 1a 내지 도 3g와 관련하여 위에서 논의된 IC 디바이스(100)를 위해 설계된, IC 레이아웃 다이어그램(500, 600A, 600B 또는 600C)을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(860)의 다양한 구성요소들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들이 결합되어 다양한 IC 특징부들을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(822)의 일부는, (실리콘 웨이퍼와 같은) 반도체 기판에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속부의 금속 라인들 또는 비아들, 및 본딩 패드들을 위한 개구부들과 같은 다양한 IC 특징부들과, 반도체 기판 상에 배치되는 다양한 재료층들을 포함한다. 설계 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 배치 및 라우팅(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일 내에 표시된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 형식 또는 DFII 파일 형식으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층을 제조하는데 사용될 하나 이상의 마스크(845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는, IC 설계 레이아웃 다이어그램(822)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(832)를 수행한다. 마스크 데이터 준비(832)는 RDF를 마스크 제조(844)에 제공한다. 마스크 제조(844)은 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(822)은 마스크 라이터의 특정한 특성들 및/또는 IC 팹(850)의 요구사항들을 준수하기 위해 마스크 데이터 준비(832)에 의해 조작된다. 도 10에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 별도의 요소들로서 도시되어 있다. 일부 실시예들에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 총괄적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는 회절, 간섭, 다른 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하기 위한 리소그래피 향상 기술을 사용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(832)는 축외 조명, 서브-해상도 보조 특징부들, 위상-시프팅 마스크들, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예들에서, OPC를 역(inverse) 이미징 문제로서 취급하는, 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(832)는, 반도체 제조 프로세스들 등에서의 변동성을 설명하기 위해, 충분한 마진을 확보하기 위한 특정한 기하학적 및/또는 연결 제약들을 포함하는 마스크 생성 규칙들의 세트를 갖고, OPC에서의 프로세스들을 겪은 IC 설계 레이아웃 다이어그램(822)을 확인하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예들에서, MRC는, 마스크 생성 규칙들을 만족시키기 위해 OPC에 의해 수행되는 수정들 중 일부를 실행하지 않을 수 있는, 마스크 제조(844) 동안의 제한들을 보상하기 위해, IC 설계 레이아웃 다이어그램(822)을 수정한다.
일부 실시예들에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 확인(LPC; lithography process checking)을 포함한다. LPC는IC 디바이스(860)와 같은 시뮬레이션되고 제조된 디바이스를 생성하기 위한 IC 설계 레이아웃 다이어그램(822)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서의 프로세싱 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 관련된 파라미터들, IC를 제조하는데 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 프로세스의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도("DOF"), 마스크 에러 향상 계수("MEEF"), 다른 적절한 인자들 등 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션되고 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 만족시키기 위한 형상에 충분히 가깝지 않으면, OPC 및/또는 MRC는 IC 설계 레이아웃 다이어그램(822)을 더 개선하기 위해 반복된다.
마스크 데이터 준비(832)에 대한 위의 설명은 명확성을 위해 단순화되었다는 것이 이해되어야 한다. 일부 실시예들에서, 데이터 준비(832)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 논리 연산(LOP)과 같은 추가적인 특징부들을 포함한다. 추가적으로, 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용된 프로세스들은, 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(832) 후 그리고 마스크 제조(844) 동안, 마스크(845) 또는 마스크들의 그룹(845)은 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 제조된다. 일부 실시예들에서, 마스크 제조(844)는 IC 설계 레이아웃 다이어그램(822)에 기초한 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 일부 실시예들에서, 전자 빔(e-beam) 또는 다수의 e-빔의 메커니즘은 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(포토마스크 또는 레티클)(845) 상에 패턴을 형성하는데 사용된다. 마스크(845)는 다양한 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 마스크(845)는 이진 기술을 사용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 감광성 재료층(예를 들어, 포토레지스트)을 노출시키기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔은, 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 일 예시에서, 마스크(845)의 이진 마스크 버전은 투명 기판(예를 들어, 용융된 석영) 및 이진 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다. 다른 예시에서, 마스크(845)는 위상 편이 기술을 사용하여 형성된다. 마스크(845)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴 내의 다양한 특징부들은, 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM일 수 있다. 마스크 제조(844)에 의해 발생된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(853)에 다양한 도핑 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(853)에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(850)은 다양한 상이한 IC 제품들의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예들에서, IC 팹(850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조(FEOL(front-end-of-line) 제조)를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품의 상호접속 및 패키징을 위한 백 엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(850)은, IC 디바이스(860)가 마스크(들), 예를 들어 마스크(845)에 따라 제조되도록, 반도체 웨이퍼(853) 상에서 다양한 제조 동작들을 실행하도록 구성된 웨이퍼 제조 툴(852)을 포함한다. 다양한 실시예들에서, 제조 툴(852)들은, 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어 CVD 챔버 또는 LPCVD 퍼니스, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 하나 이상의 적절한 제조 프로세스를 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 마스크 하우스(830)에 의해 제조된 마스크(들)(845)을 사용한다. 따라서, IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용한다. 일부 실시예들에서, IC 디바이스(860)을 형성하기 위해 마스크(들)(845)을 사용하여 IC 팹(850)에 의해 반도체 웨이퍼(853)가 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 반도체 웨이퍼(853)는 실리콘 기판, 또는 재료 층들이 그 위에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 다양한 도핑 영역들, 유전체 특징부들, 멀티 레벨 상호접속부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 8의 시스템(800)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은, 예를 들어 2016년 2월 9일에 등록된 미국 특허 제9,256,709호, 2015년 10월 1일 공개된 미국 등록 전 공개 번호 제20150278429호, 2014년 2월 6일 공개된 미국 등록 전 공개 번호 제20140040838호 및 2007년 8월 21일자로 등록된 미국 특허 번호 제7,260,442호 각각의 전체가 참조로서 본 명세서에 포함된다.
일부 실시예들에서, IC 디바이스는 게이트 전극에 측방향으로 인접한 격리층을 포함하는 게이트 구조물, 제1 S/D 구조물, 제2 S/D 구조물, 및 게이트 전극을 통해 연장되는 채널을 포함하는 트랜지스터, 제1 S/D 구조물 위에 놓인 제3 S/D 구조물, 제2 S/D 구조물 위에 놓인 제4 S/D 구조물, 및 격리층 위에 놓이고 제3 S/D 구조물을 제4 S/D 구조물에 전기적으로 연결하도록 구성된 전도성 구조물을 포함한다. 일부 실시예들에서, 격리층의 상부 표면은 게이트 전극의 상부 표면과 동일 평면에 있다. 일부 실시예들에서, 게이트 전극은 격리층의 두 측면들 상에서 격리층에 측방향으로 인접한다. 일부 실시예들에서, 전도성 구조물은 격리층 및 각각의 제3 및 제4 S/D 영역과 직접 접촉한다. 일부 실시예들에서, 전도성 구조물의 길이를 따르는 격리층의 치수는 채널을 따르는 게이트 전극의 치수와 대략 동일하다. 일부 실시예들에서, 제3 및 제4 S/D 구조물 각각은 격리층에 측방향으로 인접한다. 일부 실시예들에서, IC 디바이스는 제3 S/D 구조물과 격리층 사이의 제1 채널 부분 및 제4 S/D 구조물과 격리층 사이의 제2 채널 부분을 포함한다. 일부 실시예들에서, IC 디바이스는 게이트 전극 위에 놓이고 게이트 전극에 전기적으로 연결된 게이트 비아를 포함한다. 일부 실시예들에서, 트랜지스터는 NMOS 트랜지스터이다.
일부 실시예들에서, IC 디바이스를 형성하는 방법은, 제1 트랜지스터의 채널의 적어도 일부 및 게이트 전극의 일부를 제거함으로써 리세스를 생성하는 단계 - 게이트 전극은 제1 트랜지스터와 아래에 놓이는 제2 트랜지스터에 공통임 - 와, 리세스를 유전체 물질로 채워 격리층을 형성하는 단계와, 격리층 위에 놓이는 슬롯 비아를 구성하는 단계를 포함한다. 일부 실시예들에서, 리세스를 생성하는 단계는 제1 트랜지스터의 제1 및 제2 S/D 구조물들 사이에 리세스를 생성하는 단계를 포함하고, 상기 방법은 각각의 S/D 구조물들 상에 그리고 슬롯 비아에 인접하게 S/D 비아들을 구성하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은 슬롯 및 S/D 비아들 각각 위에 유전체 재료를 퇴적하는 단계를 포함한다. 일부 실시예들에서, 제1 트랜지스터의 채널의 적어도 일부를 제거하는 단계는 채널의 전체를 제거하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 제2 트랜지스터의 채널 위에 놓이는 제1 트랜지스터의 채널을 형성하는 단계를 포함하고, 제1 트랜지스터의 채널을 형성하는 단계는 제1 트랜지스터에 인접한 제3 트랜지스터의 채널을 형성하는 단계를 포함하는 동작의 일부이다.
일부 실시예들에서, IC 레이아웃 다이어그램을 발생시키는 방법은, CFET의 게이트 영역과, IC 레이아웃에서의 CFET의 상부 트랜지스터의 채널 영역을 중첩시킴으로써, 채널 중첩 영역을 정의하는 단계와, IC 레이아웃 내에 격리 영역 - 격리 영역은 중첩 영역의 전체를 포함함 - 을 위치시키는 단계와, 격리 영역을 전도성 영역과 교차시키는 단계와, IC 레이아웃에 기초하여 IC 레이아웃 다이어그램을 발생시키는 단계를 포함한다. 일부 실시예들에서, 채널 중첩 영역을 정의하는 단계는 제1 및 제2 S/D 영역들 사이에 채널 중첩 영역을 정의하는 단계를 포함하고, 격리 영역과 전도성 영역을 교차시키는 단계는 각각의 S/D 영역을 전도성 영역과 중첩시키는 단계를 포함한다. 일부 실시예들에서, 격리 영역과 전도성 영역을 교차시키는 단계는 격리 영역을 전도성 영역의 게이트 비아 영역과 중첩시키는 단계를 포함하고, 각각의 S/D 영역들을 전도성 영역과 중첩시키는 단계는 각각의 S/D 영역들을 게이트 비아 영역에 인접한 S/D 비아 영역과 중첩시키는 단계를 포함한다. 일부 실시예들에서, 격리 영역을 전도성 영역과 교차시키는 단계는 채널 영역을 전도성 영역과 중첩시키는 단계를 포함한다. 일부 실시예들에서, 격리 영역을 위치시키는 단계는 중첩 영역의 폭과 동일한 폭을 갖는 격리 영역을 포함한다. 일부 실시예들에서, 상기 방법은 게이트 영역을 게이트 비아 영역과 중첩시키는 단계를 포함하고, 게이트 비아 영역은 채널 중첩 영역으로부터 오프셋된다.
<부기>
실시예 1.집적 회로(IC) 디바이스에 있어서,
게이트 전극에 측방향으로 인접한 격리층을 포함하는 게이트 구조물;
제1 소스/드레인(S/D) 구조물, 제2 S/D 구조물 및 상기 게이트 전극을 통해 연장하는 채널을 포함하는 트랜지스터;
상기 제1 S/D 구조물 위에 놓이는 제3 S/D 구조물;
상기 제2 S/D 구조물 위에 놓이는 제4 S/D 구조물; 및
상기 격리층 위에 놓이고 상기 제3 S/D 구조물을 상기 제4 S/D 구조물에 전기적으로 연결하도록 구성되는 전도성 구조물을 포함하는, 집적 회로(IC) 디바이스.
실시예 2. 실시예 1에 있어서, 상기 격리층의 상부 표면은 상기 게이트 전극의 상부 평면과 공면인 것인, 집적 회로(IC) 디바이스.
실시예 3. 실시예 1에 있어서, 상기 게이트 전극은 상기 격리층의 두 개의 측면들 상에서 상기 격리층에 측방향으로 인접한 것인, 집적 회로(IC) 디바이스.
실시예 4. 실시예 1에 있어서, 상기 전도성 구조물은 상기 제3 및 제4 S/D 구조물들 각각 및 상기 격리층과 직접 접촉하는 것인, 집적 회로(IC) 디바이스.
실시예 5. 실시예 1에 있어서, 상기 전도성 구조물의 길이를 따르는 상기 격리층의 치수는 상기 채널을 따르는 상기 게이트 전극의 치수와 대략 동일한 것인, 집적 회로(IC) 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제3 및 제4 S/D 구조물들 각각은 상기 격리측에 측방향으로 인접한 것인, 집적 회로(IC) 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제3 S/D 구조물과 상기 격리층 사이의 제1 채널 부분; 및
상기 제4 S/D 구조물과 상기 격리층 사이의 제2 채널 부분을 더 포함하는, 집적 회로(IC) 디바이스.
실시예 8. 실시예 1에 있어서, 상기 게이트 전극에 위에 놓이고 상기 게이트 전극에 전기적으로 연결되는 게이트 비아를 더 포함하는, 집적 회로(IC) 디바이스.
실시예 9. 실시예 1에 있어서, 상기 트랜지스터는 NMOS 트랜지스터인 것인, 집적 회로(IC) 디바이스.
실시예 10. 집적 회로(IC) 디바이스를 형성하는 방법에 있어서,
제1 트랜지스터의 채널의 적어도 일부 및 게이트 전극의 일부를 제거함으로써 리세스를 생성하는 단계 - 상기 게이트 전극은 상기 제1 트랜지스터 및 아래에 놓이는 제2 트랜지스터에 공통임 - ;
격리층을 형성하기 위해 상리 리세스를 유전체 재료로 충전하는 단계; 및
상기 격리층 위에 놓이는 슬롯 비아를 구성하는 단계를 포함하는, 집적 회로(IC) 디바이스 형성 방법.
실시예 11. 실시예 10에 있어서,
상기 리세스를 생성하는 단계는, 상기 제1 트랜지스터의 제1 S/D 구조물과 제2 S/D 구조물 사이에 상기 리세스를 생성하는 단계를 포함하고,
상기 방법은, 상기 S/D 구조물들 각각의 상에, 그리고 상기 슬롯 비아에 인접하게 S/D 비아들을 구성하는 단계를 더 포함하는, 집적 회로(IC) 디바이스 형성 방법.
실시예 12. 실시예 11에 있어서, 상기 슬롯 비아와 상기 S/D 비아들 각각 위에 놓이는 유전체 재료를 퇴적하는 단계를 더 포함하는, 집적 회로(IC) 디바이스 형성 방법.
실시예 13. 실시예 10에 있어서, 상기 제1 트랜지스터의 채널의 적어도 일부를 제거하는 단계는, 상기 채널의 전체를 제거하는 단계를 포함하는 것인, 집적 회로(IC) 디바이스 형성 방법.
실시예 14. 실시예 10에 있어서, 상기 제2 트랜지스터의 채널 위에 놓이는 상기 제1 트랜지스터의 채널을 형성하는 단계를 더 포함하고, 상기 제1 트랜지스터의 채널을 형성하는 단계는, 상기 제1 트랜지스터에 인접한 제3 트랜지스터의 채널을 형성하는 단계를 포함하는 동작의 일부인 것인, 집적 회로(IC) 디바이스 형성 방법.
실시예 15. 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법에 있어서,
IC 레이아웃 내의 상보적 전계 효과 트랜지스터(CFET)의 상부 트랜지스터의 채널 영역을 상기 CFET의 게이트 영역과 중첩시킴으로써, 채널 중첩 영역을 정의하는 단계;
상기 중첩 영역 전체를 포함하는 격리 영역을 상기 IC 레이아웃 내에 위치시키는 단계;
상기 격리 영역을 전도성 영역과 교차시키는 단계; 및
상기 IC 레이아웃에 기초하여 IC 레이아웃 다이어그램을 발생시키는 단계를 포함하는, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
실시예 16. 실시예 15에 있어서,
상기 채널 중첩 영역을 정의하는 단계는, 제1 소스/드레인(S/D) 영역과 제2 소스/드레인(S/D) 영역 사이에 상기 채널 중첩 영역을 정의하는 단계를 포함하고,
상기 격리 영역을 상기 전도성 영역과 교차시키는 단계는, 상기 S/D 영역들 각각을 상기 전도성 영역과 중첩시키는 단계를 포함하는 것인, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
실시예 17. 실시예 16에 있어서,
상기 격리 영역을 상기 전도성 영역과 교차시키는 단계는, 상기 격리 영역을 상기 전도성 영역의 게이트 비아 영역과 중첩시키는 단계를 포함하고,
상기 S/D 영역들 각각을 상기 전도성 영역과 중첩시키는 단계는, 상기 S/D 영역들 각각을 상기 게이트 비아 영역에 인접한 S/D 비아 영역과 중첩시키는 단계를 포함하는 것인, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
실시예 18. 실시예 15에 있어서, 상기 격리 영역을 상기 전도성 영역과 교차시키는 단계는, 상기 채널 영역을 상기 전도성 영역과 중첩시키는 단계를 포함하는 것인, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
실시예 19. 실시예 15에 있어서, 상기 격리 영역을 위치시키는 단계는, 상기 중첩 영역의 폭과 동일한 폭을 갖는 상기 격리 영역을 포함하는 것인, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
실시예 20. 실시예 15에 있어서, 상기 게이트 영역을 게이트 비아 영역과 중첩시키는 단계를 더 포함하고, 상기 게이트 비아 영역은 상기 채널 중첩 영역으로부터 오프셋되는 것인, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 집적 회로(IC) 디바이스에 있어서,
    게이트 전극에 측방향으로 인접한 격리층을 포함하는 게이트 구조물;
    제1 소스/드레인(S/D) 구조물, 제2 S/D 구조물 및 상기 게이트 전극을 통해 연장하는 채널을 포함하는 트랜지스터;
    상기 제1 S/D 구조물 위에 놓이는 제3 S/D 구조물;
    상기 제2 S/D 구조물 위에 놓이는 제4 S/D 구조물; 및
    상기 격리층 위에 놓이고 상기 제3 S/D 구조물을 상기 제4 S/D 구조물에 전기적으로 연결하도록 구성되는 전도성 구조물을 포함하는, 집적 회로(IC) 디바이스.
  2. 제1항에 있어서, 상기 격리층의 상부 표면은 상기 게이트 전극의 상부 평면과 공면인 것인, 집적 회로(IC) 디바이스.
  3. 제1항에 있어서, 상기 게이트 전극은 상기 격리층의 두 개의 측면들 상에서 상기 격리층에 측방향으로 인접한 것인, 집적 회로(IC) 디바이스.
  4. 제1항에 있어서, 상기 전도성 구조물은 상기 제3 및 제4 S/D 구조물들 각각 및 상기 격리층과 직접 접촉하는 것인, 집적 회로(IC) 디바이스.
  5. 제1항에 있어서, 상기 전도성 구조물의 길이를 따르는 상기 격리층의 치수는 상기 채널을 따르는 상기 게이트 전극의 치수와 동일한 것인, 집적 회로(IC) 디바이스.
  6. 제1항에 있어서, 상기 제3 및 제4 S/D 구조물들 각각은 상기 격리측에 측방향으로 인접한 것인, 집적 회로(IC) 디바이스.
  7. 제1항에 있어서,
    상기 제3 S/D 구조물과 상기 격리층 사이의 제1 채널 부분; 및
    상기 제4 S/D 구조물과 상기 격리층 사이의 제2 채널 부분을 더 포함하는, 집적 회로(IC) 디바이스.
  8. 제1항에 있어서, 상기 게이트 전극에 위에 놓이고 상기 게이트 전극에 전기적으로 연결되는 게이트 비아를 더 포함하는, 집적 회로(IC) 디바이스.
  9. 집적 회로(IC) 디바이스를 형성하는 방법에 있어서,
    적어도 제1 트랜지스터의 채널의 부분 및 게이트 전극의 부분을 제거함으로써 리세스를 생성하는 단계 - 상기 게이트 전극은 상기 제1 트랜지스터 및 아래에 놓이는 제2 트랜지스터에 공통임 - ;
    격리층을 형성하기 위해 상리 리세스를 유전체 재료로 충전하는 단계; 및
    상기 격리층 위에 놓이는 슬롯 비아를 구성하는 단계를 포함하는, 집적 회로(IC) 디바이스 형성 방법.
  10. 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법에 있어서,
    IC 레이아웃 내의 상보적 전계 효과 트랜지스터(CFET)의 상부 트랜지스터의 채널 영역을 상기 CFET의 게이트 영역과 중첩시킴으로써, 채널 중첩 영역을 정의하는 단계;
    상기 중첩 영역 전체를 포함하는 격리 영역을 상기 IC 레이아웃 내에 위치시키는 단계;
    상기 격리 영역을 전도성 영역과 교차시키는 단계; 및
    상기 IC 레이아웃에 기초하여 IC 레이아웃 다이어그램을 발생시키는 단계를 포함하는, 집적 회로(IC) 레이아웃 다이어그램을 발생시키는 방법.
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