CN110945664A - 垂直堆叠FinFET和共享栅图案化 - Google Patents

垂直堆叠FinFET和共享栅图案化 Download PDF

Info

Publication number
CN110945664A
CN110945664A CN201780094231.5A CN201780094231A CN110945664A CN 110945664 A CN110945664 A CN 110945664A CN 201780094231 A CN201780094231 A CN 201780094231A CN 110945664 A CN110945664 A CN 110945664A
Authority
CN
China
Prior art keywords
layer
fin
semiconductor
gate
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780094231.5A
Other languages
English (en)
Inventor
A.利拉克
S.马
J.R.韦伯
R.梅汉德鲁
S.M.塞亚
P.莫罗
P.H.基斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN110945664A publication Critical patent/CN110945664A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

堆叠finFET结构包括鳍，该鳍至少具有半导体材料的第二层之上或之下堆叠的半导体材料的第一层。第一和第二层例如可包括IV族半导体材料层和III‑V族半导体材料层。堆叠finFET可包括P型finFET之上或之下堆叠的N型finFET，两个finFET可具有不同半导体材料层内的沟道部分。半导体材料的第一和第二层的沟道部分可耦合到垂直对准的独立栅电极。半导体材料的第一和第二层的沟道部分可由第一和第二层的子鳍部分垂直分离。与子鳍部分相邻的介电材料的不同层可例如作为固定电荷或杂质掺杂剂源来改进沟道部分之间的电隔离。

Description

垂直堆叠FinFET和共享栅图案化
背景技术
集成电路（IC）的装置密度已经遵从摩尔定律增加了几十年。但是，随着装置结构的侧向尺寸随每个技术代收缩，变得越来越难以进一步减少结构尺寸。
三维（3D）缩放现在受到极大关注，因为z高度（装置厚度）上的降低提供增加总体装置密度和IC性能的另一个途径。3D缩放可采取例如芯片堆叠或封装IC堆叠的形式。已知3D集成技术是昂贵的，并且可能仅提供在z高度和装置密度方面的渐进改进。例如，芯片厚度的大多数可能是非活性衬底材料。这类芯片的叠层（stack）可采用透衬底通孔（TSV）技术作为垂直互连芯片叠层的手段。TSV通常贯穿衬底材料的20-50 μm或更多，并且因此一般限制到微米标度上的通孔直径。因此，TSV密度限制到远低于大多数装置（例如晶体管、存储器）单元的密度。
附图说明
在附图中通过举例而不是限制的方式来示出本文所述的材料。为了说明的简洁和清楚起见，附图所示元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被放大。另外，为了论述的清楚起见，各种物理特征可按照其简化“理想形式”和几何形状来表示，但尽管如此，要理解的是，实际实现可能仅近似所示理想情况。例如，可绘制平滑表面和正方形交叉点，而不考虑纳米制作技术所形成的有线粗糙度、圆角以及有缺陷的角交叉点结构特性。此外，在认为适当的情况下，在附图之间重复参考标记，以指示对应或相似的元件。在附图中：
图1A是按照一些实施例的垂直堆叠CMOS finFET的等距（isometric）图；
图1B是按照一些实施例的垂直堆叠CMOS finFET的等距图；
图1C是按照一些实施例的垂直堆叠CMOS finFET的横向宽度的截面图；
图1D是按照一些实施例的垂直堆叠CMOS finFET的纵向长度的截面图；
图2是示出按照一些实施例共享顶部与底部堆叠finFET之间的栅端子图案化的方法的流程图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H是按照一些实施例随着执行图2中所示方法中的所选操作而演进的堆叠finFET的截面图；
图4是示出按照一些实施例制作堆叠CMOS finFET的方法的流程图。
图5A、图5B、图5C、图5D和图5E是按照一些实施例随着执行图4中所示方法中的所选操作而演进的堆叠finFET的截面图；
图6是示出按照一些备选实施例制作堆叠CMOS finFET的方法的流程图；
图7A、图7B、图7C、图7D和图7E是按照一些实施例随着执行图6中所示方法中的所选操作而演进的堆叠finFET的截面图；
图8是示出按照一些备选实施例制作堆叠CMOS finFET的方法的流程图；
图9A、图9B、图9C和图9D是按照一些实施例随着执行图8中所示方法中的所选操作而演进的堆叠finFET的截面图；
图10是示出按照一些实施例电隔离堆叠finFET的方法的流程图；
图11是示出按照一些实施例电隔离堆叠finFET的方法的流程图；
图12A、图12B、图12C、图12D、图12E、图12F、图12G和图12H是按照一些实施例随着执行图11中所示方法中的所选操作而演进的堆叠finFET的截面图；
图13是示出按照一些实施例电隔离堆叠finFET的方法的流程图；
图14A、图14B、图14C、图14D、图14E、图14F、图14G、图14H和图14I是按照一些实施例随着执行图13中所示方法中的所选操作而演进的堆叠finFET的截面图；
图15是按照一些实施例的垂直堆叠CMOS finFET的横向宽度的截面图，其示出子鳍电隔离结构；
图16是示出按照一些实施例电隔离堆叠finFET的方法的流程图；
图17A、图17B和图17C是按照一些实施例随着执行图16中所示方法中的所选操作而演进的堆叠finFET的截面图；
图18示出按照实施例采用具有堆叠CMOS finFET的IC的移动计算平台和数据服务器机器；以及
图19是按照一些实施例的电子计算装置的功能框图。
具体实施方式
参考附图来描述一个或多个实施例。虽然详细示出和论述特定配置和布置，但是应当理解，这只是出于说明的目的而进行。相关领域的技术人员将会认识到，在没有背离本描述的精神和范围的情况下，其他配置和布置是可能的。相关领域的技术人员将会明白，本文所述的技术和/或布置可用于除了本文详细描述之外的多种其他系统和应用中。
在下面的详细描述中对附图进行参考，附图形成本文的一部分并且示出示范性实施例。此外要理解，可利用其他实施例，以及可进行结构和/或逻辑变更而不背离要求保护主题的范围。还应当注意，方向和参考标记（例如上、下、顶部、底部等）可以仅用于促进附图中的特征的描述。因此，下面的详细描述不是以限制性意义进行的，以及要求保护主题的范围仅通过所附权利要求及其等同物来限定。
在下面的描述中，阐述许多细节。但是，本领域的技术人员将会明白，在没有这些特定细节的情况下可实施本发明。在一些情况下，众所周知的方法和装置以框图形式示出而不是详细示出，以免影响使本发明难以理解。贯穿本说明书，对“实施例”或“一个实施例”或“一些实施例”的引用表示结合该实施例所述的特定特征、结构、功能或特性包含在本发明的至少一个实施例中。因此，短语“在实施例中”或者“在一个实施例中”或“一些实施例”在贯穿本说明书的各个位置的出现不一定指代本发明的同一实施例。此外，可在一个或多个实施例中按照任何适当方式来组合特定特征、结构、功能或特性。例如，在与两个实施例关联的特定特征、结构、功能或特性不是互斥的任何情况下，第一实施例可与第二实施例组合。
如本描述和所附权利要求中所使用的单数形式“一”、“一个”和“该”也意在包含复数形式，除非上下文另有明确说明。还将会理解，如本文所使用的术语“和/或”指代并且涵盖关联的所列项中的一个或多个的任何和所有可能组合。
术语“耦合”和“连接”连同其派生词在本文中可用于描述组件之间的功能或结构关系。应当理解，这些术语并不意在作为彼此的同义词。相反，在特定实施例中，“连接”可用于指示两个或更多元件相互直接物理、光或电接触。“耦合”可用于指示两个或更多元件相互直接或者间接（它们之间具有其他中间元件）物理或电接触，和/或（例如，如按照因果关系）两个或更多元件相互协作或交互。
如本文所使用的术语“之上”、“之下”、“之间”和“上”指代一个组件或材料相对于其他组件或材料的相对位置，其中这类物理关系是值得注意的。例如在材料的上下文中，一种材料或者设置在另一种材料之上或之下的材料可直接接触或者可具有一个或多个中间材料。此外，设置在两种材料之间的一种材料可与两个层直接接触或者可具有一个或多个中间层。相比之下，第二材料“上”的第一材料与那个第二材料/材料直接接触。将在组件组合件的上下文中进行类似区分。
如贯穿本描述和权利要求中所使用的，通过术语“...中的至少一个”或者“...中的一个或多个”所连接的一列项能够表示所列术语的任何组合。例如，短语“A、B或C中的至少一个”能够表示：A；B；C；A和B；A和C；B和C；或者A、B和C。
本文描述用于制作这类结构的堆叠finFET结构和技术。如本文所采用的“堆叠finFET”结构包括同一“堆叠鳍”的相对（例如顶和底）端上的两个场效应晶体管（FET）。如本文所使用的“堆叠鳍”包括鳍的侧向范围内垂直堆叠的半导体材料的至少两个层。半导体材料的层用于至少堆叠finFET的沟道，并且可具有相同或不同的半导体组成。在一些实施例中，堆叠finFET的至少两个单独栅与鳍的侧壁相邻。虽然栅被垂直分离，但是它们可按照指示栅图案化工艺的方式相互垂直对准。如本文进一步描述，共享栅图案化工艺可降低制作成本以及简化堆叠鳍上的多个FET的制作。在一些实施例中，堆叠finFET是堆叠CMOSfinFET，该堆叠CMOS finFET包括第一导电类型（例如N型或NMOSFET）的第一FET以及第二互补导电类型（例如P型或PMOSFET）的第二FET。在一些实施例中，堆叠finFET是堆叠异质结构，该堆叠异质结构包括：第一FET，其至少具有鳍的第一半导体层中的沟道；以及第二FET，其至少具有鳍的第二半导体层中的沟道，其中第一和第二层形成异质结或者形成具有一个或多个中间半导体层的两个或更多异质结。
在一些实施例中，堆叠鳍的子鳍部分提供各自通过独立栅电极所选通（gated）的鳍的垂直分离沟道部分之间的电分离和/或隔离。子鳍电分离可降低堆叠finFET之间足以使堆叠FET独立可操作的电耦合。如下面进一步描述，通过场效应的结隔离或载流子耗尽中的一个或多个可用于电分离和/或隔离堆叠半导体沟道部分。
图1A是按照一些实施例的垂直堆叠CMOS finFET结构101的等距图。图1A表示集成电路（IC）内的任意体积。图1A所示的体积可在IC的x-y平面中的任意大的占用面积之上延伸，因为本文的实施例并不局限于此上下文。图1A所示的体积可由上方（+z方向）和/或下方（-z方向）的任意数量的互连金属化级（未示出）环绕，因为本文的实施例并不局限于此上下文。图1A所示的体积可由任何衬底或载体（未示出）在机械上支持，因为本文的实施例并不局限于此上下文。堆叠CMOS finFET结构101包括五行堆叠finFET 110。在五行中的每个行内，存在两列堆叠finFET 110。因此，在所示体积内，存在十个堆叠CMOS finFET 110。每个堆叠CMOS finFET 110包括第一导电类型（例如N型或NMOSFET）的finFET 106，该finFET106堆叠在第二导电类型（例如P型或PMOSFET）的finFET 107之上。在所示体积之内，因此存在十个PMOS finFET和十个NMOS finFET，总共二十个FET。介电材料180分离堆叠CMOSfinFET 110的行。介电材料180与未被另一材料覆盖的堆叠鳍的任何半导体侧壁接触。介电材料180可以是已知为适合作为浅沟槽隔离（STI）的任何材料的一个或多个层。介电材料180可以是低k（例如小于3.5）或中等k介电（例如3.5与8之间）介电材料。示范性介电材料包括但不限于氮化硅（SiN）、氧化硅（SiO）、二氧化硅（SiO2）、碳掺杂硅（SiOC（H）、氧氮化硅（SiON）、HSQ、MSQ或者多孔电介质。
如进一步所示，finFET 106包括源和漏触点金属化151，所述源和漏触点金属化151通过源和漏半导体141耦合到半导体沟道的相对端。源和漏半导体141具有一定浓度的杂质原子（例如施体），其产生与finFET的导电类型（例如N型）对应的载荷子（例如电子）的状态密度（density of state）。有利地，源和漏半导体141基本上是单晶的，但是也可以是多晶的。源和漏半导体141可以是下述的任何半导体材料：该半导体材料具有任何适当多数晶格原子以及适合于多数晶格原子的任何杂质掺杂剂原子。源和漏触点金属化151可以是提供到源和漏半导体141的欧姆或者非欧姆（例如隧穿）触点的任何元素金属、金属合金或金属化合物。虽然每个finFET 106具有独立源和漏触点金属化151，但是源和漏触点金属化151可以是连续的，使得两个或更多finFET 106可共享同一触点金属化151。
如进一步所示，finFET 107同样包括源和漏触点金属化152，所述源和漏触点金属化152通过源和漏半导体142耦合到半导体沟道的相对端。源和漏半导体142具有一定浓度的杂质原子（例如受体），其产生与finFET的互补导电类型（例如P型）对应的载荷子（例如空穴）的状态密度。源和漏触点金属化152可以是提供与源和漏半导体142的欧姆或者非欧姆接触的任何元素金属、金属合金或金属化合物。由于源和漏半导体141、142的不同导电类型，源和漏触点金属化152可具有与源和漏触点金属化151不同的组成。虽然每个finFET107具有独立源和漏触点金属化152，但是源和漏触点金属化152在x或y维内可以是连续的，使得两个或更多finFET 107共享同一触点金属化152。源和漏触点金属化151和152中的一个或多个也可在z维内合并，使得finFET 106中的一个或多个的源极或漏极可具有与finFET 107中的一个或多个的源极或漏极的电连续性。
源和漏半导体141在子鳍部分111之上。在一些实施例中，子鳍部分111包括第一半导体。有利地，子鳍部分111基本上是单晶的，但是缺陷密度（defect density）可能是显著的。另一个子鳍部分112在子鳍部分111与源和漏半导体142之间。有利地，子鳍部分112也基本上是单晶的，但是缺陷密度可能又是显著的，至少接近与子鳍部分111的界面。在一些实施例中，子鳍部分111和112的多数晶格原子是不同的，使得存在子鳍部分111与112之间的异质结。在备选实施例中，子鳍部分111和112的多数晶格原子是相同的，使得存在子鳍部分111与112之间的同质结。对于异质结或者同质结实施例，子鳍部分111内的杂质掺杂剂可与子鳍部分112内的杂质掺杂剂是不同的。
子鳍部分111和112中的每个可包括IV族半导体（例如硅、锗或者其合金）的一个或多个层和/或III-V族二元、三元或四元半导体（例如来自周期表的III族（诸如Al、Ga或In）的至少一个元素的第一子晶格以及来自周期表的V族（诸如P、As或Sb）的至少一个元素的第二子晶格）的一个或多个层。备选地，子鳍部分111和112中的每个可包括III-N族二元、三元或四元半导体（例如GaN、AlGaN、InAlGaN）的一个或多个层。II-VI族半导体层也是可能的。在子鳍部分111和112具有不同多数晶格原子的一些示范性实施例中，子鳍部分111、112中的第一个包括IV族半导体，而子鳍部分111、112的中第二个包括III-V族半导体。在finFET106（图1A）是N型而finFET 107是P型的一些实施例中，子鳍部分111包括III-V族半导体，而子鳍部分112包括IV族半导体。在finFET 106是N型而finFET 107 P型的一些其他实施例中，子鳍部分111包括第一IV族半导体（例如硅），而子鳍部分112包括第二IV族半导体（例如锗）。在finFET 106是N型而finFET 107 是P型的又一些其他实施例中，子鳍部分111包括第一IV族合金半导体（例如Si1-xGex），而子鳍部分112包括第二IV族合金半导体（例如Si1- yGey），其中x和y是不同的。
FinFET 106包括源与漏触点金属化151之间的栅电极131。FinFET 107包括源与漏触点金属化152之间的栅电极132。栅电极131和132至少沿位于每个堆叠finFET 105的相对端或侧（例如顶部或底部）的沟道部分的侧壁延伸。栅电极131和132可包括适当功函数的任何金属、金属合金或金属化合物。栅电极131例如可至少包括第一功函数金属（例如N型功函数金属，其中finFET 106是NMOS装置），而栅电极131包括第二功函数金属（例如P型功函数金属，其中finFET 107是PMOS装置）。示范性P型功函数金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如氧化钌）。示范性N型功函数金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物（例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。在一些实施例中，栅电极131、132包括两个或更多金属层的叠层，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可包括附加栅电极层，例如扩散阻挡层和/或粘合层。
图1B是垂直堆叠CMOS finFET 101的等距图。源和漏金属化151、152和介电隔离180没有被绘制，以进一步示出按照一些实施例的堆叠半导体鳍108。虽然堆叠CMOS finFET101被示为具有参考坐标系的z-x平面中的矩形截面，但是堆叠鳍可改为具有下述截面：该截面在鳍的一端或多端处成圆形或倾斜，这可产生z-x平面内作为矩形、沙漏形、梯形等的截面剖面。例如，堆叠半导体鳍108的“顶部”可比鳍的“底部”更窄，并且栅叠层131可符合这个圆形或倾斜鳍形状。虽然包括两个或更多半导体层，但是有利地，堆叠半导体鳍108基本上是单晶的，至少在子鳍部分111、112所分离的沟道部分内。如所示出的，栅电极131、132至少在堆叠半导体鳍108的沟道部分的侧壁之上延伸，其中子鳍部分111、112位于栅电极131与栅电极132之间。对于每个finFET，晶体管沟道驻留在堆叠半导体鳍的沟道部分内。这些沟道部分至少在栅电极131或栅电极132之下。栅电介质125在沟道部分与栅电极131、132之间。
栅电介质125可以是适合于MOSFET的任何材料，包括具有中等体相对电容率（例如3.5与9之间的k）或者具有高体电容率（例如大于9的k）的电介质。例如，栅电介质125可包括本文参考隔离180所论述的介电材料中的一种或多种。在其他示例中，栅电介质125可包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌锌酸铅中的一个或多个。为了清楚起见，栅电介质125在图1B中仅示为线条，因为它相对于栅电极131、132等可以很薄（例如在0.5纳米与3纳米之间，包括其中的全部值和范围）。在所示实施例中，由介电栅间隔物（spacer）将栅电极131、132与源和漏半导体141、142分离，该介电栅间隔物虽然在图1B中未示出，但位于半导体区127之上。栅间隔物例如可以是本文参考介电材料180所述的那些介电材料中的任一种。在一些实施例中，半导体区127具有与栅电极131之下的沟道半导体相同的组成。在其他实施例中，半导体区127包括杂质掺杂剂，所述杂质掺杂剂没有以沟道半导体内的相同程度出现在栅电极131之下。
如图1B进一步所示，一个堆叠finFET行内的堆叠finFET由插塞113来分离。在所示示例中，插塞113是一种介电材料，该介电材料沿堆叠半导体鳍108的整个垂直（例如z维）高度延伸。对于这类实施例，插塞113例如可以是本文参考介电材料180所述的那些介电材料的任一种。在其他实施例中，插塞113包括半导体材料层的叠层，例如至少具有与子鳍部分111、112相同的多数晶格原子。对于这类实施例，插塞113可以是堆叠半导体鳍108的另一个基本上单晶的部分。
图1C是示出按照一些实施例穿过图1B中所示的A-A’平面的垂直堆叠CMOS finFET101的横向宽度的截面图。如图所示，堆叠半导体鳍108包括由子鳍部分111、112分离的第一沟道部分121和第二沟道部分122。有利地，沟道部分121和122是单晶的。沟道部分121、122各自可以是例如上文在子鳍部分111、112的上下文中描述的半导体材料中的任一种。在一些实施例中，沟道部分121具有与子鳍部分111相同的组成。在一些实施例中，沟道部分122具有与子鳍部分112相同的组成。在沟道部分121、122两者具有分别与子鳍部分111、112相同的组成的情况下，堆叠半导体鳍108在子鳍部分111和112的界面处仅具有一个冶金结（同质结或异质结）。在沟道部分121和122中的一个或多个具有分别与子鳍部分111和112不同的组成的情况下，叠层半导体鳍108可具有两个或三个结（同质结和/或异质结）。堆叠半导体鳍可以是同质结结构，其中两个沟道部分121、122仅关于杂质掺杂剂有所不同（例如N型和P型）。备选地，堆叠半导体鳍108可以是三重（triple）异质结结构，其中存在子鳍部分111与112之间的异质结，并且沟道部分121、122中的每个具有与子鳍部分111、112不同的多数晶格原子。堆叠半导体鳍还可以是双异质结，其中沟道部分121、122中的仅一个具有与子鳍部分111或112不同的多数晶格原子。
在所示示例中，堆叠半导体鳍108包括具有不同多数晶格原子的至少两个半导体层。在一些实施例中，沟道部分121至少具有与子鳍部分111相同的多数晶格原子。沟道部分122还可至少具有与子鳍部分112相同的多数晶格原子。对于沟道部分121和122两者具有分别与子鳍部分111和112相同的多数晶格原子的实施例，堆叠半导体鳍108具有位于子鳍部分111与112之间的单个异质结。
在finFET 106（图1A）为N型的一些示范性实施例中，沟道部分121是具有良好电子传输特性的III-V族半导体。对于一些示范性N型晶体管实施例，有利地，沟道部分121是具有高电子迁移率的III-V材料，诸如但不限于InGaAs、InP、InSb或InAs。对于一些这类实施例，沟道部分121是四元III-V合金，诸如但不限于InGaAs。对于一些InxGa1-xAs实施例，In含量（x）在0.6与0.9之间，并且有利地是至少0.7（例如In0.7Ga0.3As）。子鳍部分111还可以是这个相同III-V族半导体或者具有与沟道部分121的导带偏移的另一个III-V族半导体。例如，子鳍部分111可以是具有与沟道部分121的显著能带（band）偏移（例如N型装置的导带偏移）的III-V材料。示范性材料包括但不限于GaAs、GaSb、GaAsSb、GaP、InAlAs、AlAs、AlP、AlSb、InSb和AlGaAs。在沟道部分121是InGaAs的一些N型晶体管实施例中，子鳍部分111是GaAs。
在finFET 107是P型的一些实施例中，沟道部分122是例如具有良好空穴传输特性的IV族半导体（例如硅、锗或者其合金）。子鳍部分112还可以是这个相同IV族半导体或者具有与沟道部分122的价带偏移的另一个IV族半导体。在示范性P型晶体管实施例中，沟道部分122有利地是Ge或富GeSiGe合金。对于一些示范性实施例，沟道部分122具有0.6与0.9之间并且有利地是至少0.7的Ge含量。在备选P型晶体管实施例中，沟道部分122是化合物半导体，诸如但不限于III-V族半导体（例如InGaSb）或者II-VI族半导体（例如PbTe）。
在finFET 106是N型而finFET 107是P型的一些实施例中，沟道部分121是III-V族半导体，而沟道部分122是IV族半导体。在finFET 106是N型而finFET 107是P型的一些其他实施例中，沟道部分121是第一III-V族半导体，而沟道部分122是第二III-V族合金半导体。在finFET 106是N型而finFET 107是P型的又一些实施例中，沟道部分121是第一IV族半导体（例如硅），而沟道部分122是第二IV族半导体（例如锗）。子鳍部分111也可以是这个第一IV族半导体（例如硅），而子鳍部分112也是这个第二IV族半导体（例如锗）。在finFET 106是N型而finFET 107是P型的其他实施例中，沟道部分121是第一IV族合金半导体（例如Si1- xGex），而沟道部分122是第二IV族合金半导体（例如Si1-yGey），其中x和y是不同的。子鳍部分111也可以是这个第一IV族合金半导体（例如Si1-xGex），而子鳍部分112也是这个第二IV族合金半导体（例如Si1-yGey）。
在一些实施例中，至少杂质掺杂剂组分（species）和/或杂质掺杂剂等级在沟道部分121、122与子鳍部分111、112之间是不同的。例如，沟道部分121、122内的杂质浓度等级有利地可比子鳍部分111、112中更低。可在沟道部分121、122内以最低实际杂质等级（例如本征或者非有意（non-intentional）的杂质掺杂剂等级）来实现更高多数载流子迁移率。在具有最高迁移率的一些实施例中，沟道部分121、122是本征材料，并且未有意掺杂有任何电活性杂质。在备选实施例中，标称杂质掺杂剂等级可存在于沟道部分121、122内，例如以设置阈值电压（Vt）或者提供袋状注入（pocket implant）等。但是，甚至对于杂质掺杂实施例，有利地，通道部分121、122内的杂质掺杂剂等级比较低，例如低于1x1017 cm-3。为了提供堆叠finFET之间的电分离，杂质掺杂剂可有意地被引入子鳍部分111和112内，使得不考虑导电类型，杂质浓度比沟道部分121和122内更高（例如具有5x1017 cm-3与1x1019 cm-3之间的杂质浓度）。
图1C中，子鳍部分111与112之间的异质结处的影线记号表示与半导体晶格失配关联的高缺陷密度区域。在有利实施例中，这种高缺陷密度区域主要包含在子鳍部分111和/或子鳍部分112内。堆叠半导体鳍108具有垂直高度（例如在z维）Hstacked fin，该垂直高度Hstacked fin等于第一沟道部分高度Hfin,1、第二沟道部分高度Hfin,2和子鳍部分高度Hsubfin之和。在一些示范性实施例中，沟道部分高度Hfin,1和Hfin,2各自小于200 nm，有利地小于150nm，以及更有利地在20 nm与150 nm之间。子鳍高度Hsubfin可随着子鳍部分111、112的组成而改变。例如，在如下所述的一些实施例中，子鳍高度Hsubfin可以是数百纳米（例如300 nm或更大）以包含子鳍部分111和112内的高缺陷密度区域：在这些实施例中，子鳍部分111和112是具有如此不同以致于堆叠半导体鳍108是变质异质结构的晶格常数的两个不同结晶半导体。在子鳍部分111和112具有充分匹配以使堆叠半导体鳍108成为假晶异质结构的晶格参数的其他实施例中，子鳍高度Hsubfin可以是150纳米或更小。
如图1C中进一步所示，堆叠半导体鳍108具有关键尺寸CDstacked fin的横向宽度，该横向宽度可因制作技术而随堆叠鳍高度H stacked fin改变。在一些实施例中，鳍108具有小于50 nm、有利地小于30 nm以及更有利地小于20 nm的最小鳍宽度。因此，沟道部分121可具有与沟道部分122不同的宽度。但是值得注意，沟道部分121和122两者共享公共纵向中心线，该中心线还经过子鳍部分111和112的中心。因此，堆叠半导体鳍108可具有可比较尺寸（例如CDstacked fin和H stacked fin）的同质或单片鳍的任何物理特性。至少由于这个原因，堆叠半导体鳍108更好地表征为单鳍结构，其中存在两个或更多半导体层而不是两个或更多鳍的叠层。
对于图1C中所示的实施例，在介电材料180与子鳍部分111和112的侧壁相邻的同时，另一个介电层181与电极131的侧壁相邻，并且第三介电层182与电极131的侧壁相邻。虽然介电层181、182中的每个可以是上面针对介电材料180所述的那些材料的任一种，但是甚至在介电材料181、182中的任一个或两者具有与介电材料180相同的组成的情况下，这些材料层之间的界面也可以是可识别的并且指示下面进一步描述的制作工艺中的一个或多个。
图1D是示出按照一些实施例穿过图1B所示的B平面的垂直堆叠CMOS finFET 101的纵向长度的截面图。如图1D中所示，子鳍部分111、112延伸单个finFET的全纵向长度。沟道部分121和122分别在源与漏半导体141和142之间延伸。如果沟道部分121、122的末端例如通过凹陷蚀刻和外延再生长用源和漏半导体141、142来取代，则沟道部分121、122可被源和漏半导体141、142遮掩。栅电极131和132具有与叠层finFET的沟道长度关联的关键尺寸CDgate。在一些示范性实施例中，栅电极131具有与栅电极132的关键尺寸相等的关键尺寸CDgate。甚至在栅电极131和132没有恰好相同的关键尺寸CDgate的情况下，栅电极131的中心线也与栅电极132的中心线垂直对准，如图1D中所示。栅电极131和132的这个垂直对准是指示共享栅图案化工艺的特性，例如下面进一步描述。对于这类实施例，栅电极131和132虽然被分离了垂直高度Hsubfin，但是另外可具有在可比较尺寸（例如CDstacked fin和H stacked fin）的鳍的侧壁之上延伸的同质或单片栅电极的物理特性中的任一个。
上述晶体管结构可使用各种技术和单元工艺来制作。下面描述一些示范性制作方法，以进一步说明上面介绍的结构特征的属性。图2是示出按照一些实施例用于制作共享顶部与底部堆叠finFET之间的栅端子图案化的堆叠finFET的方法201的流程图。图3A-3H是按照一些实施例随着执行方法201中的所选操作而演进的堆叠finFET的截面图。
首先参照图2，方法201开始于操作210，其中制作鳍，该鳍包括半导体材料的一个或多个层。下面进一步描述的方法中的任一个例如可在操作210实施。在操作210所生成的鳍可具有上述堆叠半导体鳍108的性质中的一个或多个。但是值得注意，方法201不要求多个半导体层，以及在操作210所生成的鳍可仅包括单个半导体层（即，同质半导体鳍）。在操作210所制作的鳍具有充分的高度以最终容纳两个堆叠晶体管，即采用鳍的顶部部分的一个晶体管以及采用鳍的底部部分的第二晶体管。在操作220，介电栅心轴（mandrel）在鳍之上形成，以及所产生结构被平面化或者利用介电材料进行间隙填充。有利地，对于栅心轴的一部分可被保留在最终装置结构中（即，栅心轴不是完全牺牲的）的实施例，栅心轴可具有充分电阻性的材料，以避免随后制作的堆叠栅电极之间的电短接，如下面进一步描述。
图3A示出同质体半导体衬底301被图案化到鳍308中的一个示例。衬底301可以是已知为适合于FET的制作的任何半导体。衬底301能够是例如上面所述的IV族、III-V族、III-N族半导体中的任一种。已知为适合于鳍制作的任何常规图案化工艺可用来图案化鳍308。例如，可采用光刻掩模图案化和各向异性半导体蚀刻工艺。图3A中，栅心轴330是在多个鳍之上延伸的连续条带。栅心轴330可以是具有充分电阻率的任何材料。栅心轴330可以是低k、中等k或高k介电材料，诸如但不限于SiN、SiOx、SiON、HSQ、MSQ、碳合金（例如SiOC（H））。栅心轴330也可以是电阻金属氧化物（例如AlOx、HfOx、TaOx、TiOx、WOx）或电阻金属硅酸盐。
如图3A中所示，栅心轴层在鳍侧壁之上被沉积到确保间隙或空间仍在相邻鳍之间的厚度。例如，栅心轴层可利用基本上共形工艺（诸如原子层沉积（ALD）或等离子体增强化学气相沉积（PECVD））来沉积。栅心轴层然后可使用任何已知光刻掩蔽技术以及已知为适合于所选栅心轴材料的任何各向异性蚀刻工艺来图案化。栅心轴图案化最终将设置栅电极的CD，以及已知为适合于栅光刻的任何多图案化技术可用于图案化栅心轴中。在所示示例中，栅心轴330已经图案化为条带，该条带具有沿与鳍308基本上正交的方向延伸的纵向长度。栅心轴330的横向宽度可近似等于预期栅电极关键尺寸。
如图3B中进一步所示，在鳍308和栅心轴330之上沉积介电材料335。介电材料335可以是介电材料，例如上面针对栅心轴330所述材料中的任一种。但是，有利地，介电材料335是与栅心轴330不同的材料，以促进栅心轴330的后续选择性蚀刻。介电材料335可利用提供适当间隙填充和/或平面化的任何沉积工艺来沉积。在一些示范性实施例中，介电材料335采用流动CVD（fCVD）工艺来沉积。在其他实施例中，采用旋压技术来施加介电材料335。在一些实施例中，介电材料335使用任何适当化学机械平面化（CMP）工艺来平面化，以暴露栅心轴330的顶面，例如图3B中所示。
回到图2，方法200在操作230处继续，其中栅心轴被凹陷预定量。有利地，栅心轴凹陷蚀刻对周围介电材料和鳍半导体是选择性的。通过暴露一定量的鳍半导体侧壁，心轴凹陷限定finFET沟道宽度。然后，所去除的栅心轴材料的部分用栅叠层来取代。栅心轴的被排空的部分可直接用永久栅叠层（该永久栅叠层包括栅电介质和功函数金属）来取代，或者它可采用例如包括多晶硅等的中间牺牲栅来取代。在图3C所示的示例中，栅心轴330相对于介电材料335有选择地被凹陷，从而创建暴露沟道部分311的侧壁的顶侧凹陷341。可采用具有适当选择性的任何适当各向同性或各向异性蚀刻工艺。凹陷蚀刻可以是未掩蔽（覆盖）回蚀。如图3D中进一步所示，然后，栅叠层（包括栅介电层125和栅电极131）在凹陷341内被沉积在沟道部分321的暴露侧壁之上。任何适当技术可用于沉积栅电介质125（例如ALD）和栅电极131（例如PECVD、ALD）。然后，平面化工艺（例如CMP）可平面化栅电极131的顶面，以暴露介电材料335的顶面。
在目前制作了一个栅电极的情况下，方法201（图2）在操作240继续，其中显露半导体鳍和栅心轴的底部。在一些示范性实施例中，装置结构的背面的显露需要晶圆级背面处理。在这种处理期间，加工件的正面可被接合到载体，而背面衬底的厚度完成抛光（例如CMP）和/或采用湿式或干式（例如等离子体）蚀刻工艺来蚀刻。在操作240可采用已知为适合于衬底的组成的任何研磨、抛光和/或湿式/干式掩蔽或者未掩蔽蚀刻工艺。例如，在背面衬底是IV族半导体（例如硅）的情况下，在操作240可采用已知为适合于使半导体变薄的CMP浆料。同样，在操作240还可采用已知为适合于蚀刻IV族半导体的任何湿式蚀刻剂或等离子体蚀刻工艺。示例包括任何已知的透衬底通孔蚀刻工艺。取决于衬底去除技术，衬底去除可以是全局的、跨衬底的整个表面或者局部化，如通过衬底表面之上施加的蚀刻掩模来控制。在图3E中所示的示例中，背面去除工艺穿透到栅心轴330的底部，从而暴露介电材料335的底部。然后采用任何适当半导体蚀刻工艺相对于介电材料335有选择地凹陷鳍308的底部部分，从而形成鳍凹陷350。
回到图2，在半导体鳍和栅心轴暴露之后，充分重复进行用于形成第一栅电极的部分栅心轴取代技术，以便在操作250形成第二栅电极。在图3F中进一步所示的示例中，采用蚀刻工艺对栅心轴330进行凹陷蚀刻，该蚀刻工艺相对于介电材料335对栅心轴材料是选择性的。栅心轴凹陷342暴露沟道部分322的半导体侧壁。如所示出的，栅心轴330并非全部被去除，以避免暴露栅电极131。所保留的栅心轴330的部分要将栅电极131与随后在栅心轴凹陷342内形成的第二栅电极电隔离。如图3G中所示，在栅心轴凹陷342内沉积栅电介质和栅电极132。然后，超覆层（overburden）与介电材料335的顶面平面化，以电分离单独finFET栅，如图3H中进一步所示。在制作工艺中，此时，制作了堆叠finFET沟道和栅电极。
返回参考图2，方法201结束于操作260，其中制作其余晶体管端子。第一和第二finFET的源和漏端子可按照任何适当技术来制作。例如，为了形成源和漏区，掺杂剂（例如硼、铝、锑、磷、砷等）可被离子注入沟道部分的末端区域。激活掺杂剂的退火工艺可跟随离子注入工艺。这些相同掺杂剂也可在从子鳍部分和沟道部分的末端区域的外延再生长期间与多数成分原位沉积。例如，沟道部分可首先被蚀刻以形成凹陷，其中将形成源和漏区。然后，可执行外延生长或材料沉积工艺，以利用被用作源和漏区的材料来填充凹陷。在一些实施例中，源和漏区可在操作260使用硅合金（例如硅锗或碳化硅）来制作。所沉积合金可与任何杂质原位掺杂。在另外的实施例中，源和漏区可使用除了沟道部分的材料之外的一种或多种半导体材料来形成，使得异质结在沟道部分与源/漏区之间形成。
用于形成源和漏触点的金属和/或金属合金的一个或多个层也可在操作260按照任何适当技术来形成。一级或多级层间电介质（ILD）和互连金属化也可在操作260按照任何适当技术来制作。值得注意，操作260可在堆叠finFET的正面和背面两者上执行。这种正面处理可在背面显露操作240之前执行，或者它可在形成两个堆叠栅电极之后执行。这种背面处理可在背面显露操作240之后执行，并且例如它可在形成两个堆叠栅电极之后执行。
值得注意，半导体鳍的背面可在堆叠CMOS finFET结构的制作期间的任何点处被显露。在方法201中，半导体鳍的背面可在制作工艺中较晚时被显露，例如在堆叠半导体鳍、正面晶体管端子以及一级或多级正面互连金属化的形成之后被显露。备选地，半导体鳍的背面可在制作工艺中提早显露，例如以促进堆叠半导体鳍的形成。对于这类实施例，可在第一finFET的正面制作之后、在源和漏端子的正面制作之后或者甚至在正面互连金属化的正面制作之后制作堆叠半导体鳍。
如上所述，方法201还可能以堆叠半导体鳍来实施，以得出图1A-1D所示的堆叠CMOS finFET结构。这类堆叠半导体鳍可利用独有的正面处理或者利用包括背面处理的混合工艺来制作。图4是示出按照一些另外的实施例用于制作适合于结合到堆叠CMOS finFET结构中的堆叠半导体鳍的方法401的流程图。方法401仅采用正面处理。图5A、图5B、图5C、图5D和图5E是按照一些示范性实施例随着执行方法401中的所选操作而演进的堆叠鳍结构的截面图。
首先参照图4，方法401在操作405以形成包括第一半导体的鳍而开始。在操作405，鳍可被制作到体单晶半导体衬底的表面中或者半导体材料层的叠层的一个单晶半导体层中。在鳍形成之后，在操作410围绕鳍来沉积并且平面化掩模材料。在图5A所示的示例中，鳍308被蚀刻到衬底301中。衬底301可以是单晶或SOI衬底，例如包括上述IV族、III-V族、III-N族半导体材料中的任一种。已知为适合于鳍制作的任何常规图案化工艺可用于图案化鳍308。例如，一个或多个光刻掩蔽操作和各向异性半导体蚀刻工艺可用于描绘鳍高度为Hfin的鳍。鳍高度Hfin可以是足以包含两个堆叠finFET的预定高度。如图5B中进一步所示，在鳍308的侧壁之上沉积介电材料180，至少部分回填相邻鳍之间的空间，掩蔽除了鳍308的顶面之外的所有部分。介电材料180可以是上述那些材料中的任一种。在平面化（例如CMP）之后，鳍308的顶面被暴露，并且与隔离电介质180的顶面是基本上平面的。
回到图4，方法401在操作420继续，其中半导体鳍的顶部部分相对于周围掩模材料有选择地被蚀刻，从而将半导体鳍的表面凹陷到低于隔离电介质的顶面。因此，在操作405曾被形成到鳍中的第一半导体的一部分是牺牲的。在操作420可采用已知为适合于凹陷特定半导体组成的任何（一个或多个）蚀刻工艺。例如，在鳍是硅而周围掩模材料是二氧化硅的情况下，（一个或多个）蚀刻工艺可需要相对于介电材料是高度选择性的各向同性和/或各向异性化学蚀刻工艺（例如HBr、Cl2、HMDS等）。凹陷蚀刻可以是例如覆盖（未掩蔽）各向同性或各向异性蚀刻。凹陷蚀刻工艺可以是将半导体鳍凹陷到目标深度所预定的时长的定时工艺。在图5C所示的示例中，已经蚀刻鳍308的顶部部分，以形成隔离电介质180的部分之间的鳍凹陷550。凹陷的半导体鳍的残存剩余物成为堆叠半导体鳍的沟道部分122。如所示出的，凹陷550具有凹陷高度Hr,1。凹陷高度Hr,1可针对至少等于预期鳍高度Hfin,1的深度。在所示示例中，凹陷高度Hr,1大于预期鳍高度Hfin,1。
回到图4，方法401在操作430继续，其中半导体材料的一个或多个第二层在操作420所创建的凹陷内形成，从而用更适合于堆叠finFET之一的备选半导体组成来有效地取代第一半导体的一部分。在一些实施例中，在操作430执行外延生长工艺，以在第一半导体的残存部分的籽晶（seeding）表面之上生长一个或多个结晶半导体层。在鳍半导体的这种外延（再）生长期间，周围介电材料可提供半导体生长表面之上的充分高度的侧壁，以便在外延生长工艺期间实施纵横比捕集（aspect ratio trapping，ART）。利用ART，从生长平面传播的缺陷优先地可在与隔离电介质的侧壁相交的外延半导体层的侧壁处终止，由此降低再生长半导体的最上部分内的缺陷数（defect count）。ART技术可实现异质外延材料内的可接受晶体质量，并且是局部加性异质外延叠层半导体制作的一个示例，这可有利地降低跨堆叠鳍内的各种异质结的晶格失配的影响。在一些备选实施例中，操作430包括非结晶或者多晶半导体材料的沉积。这种材料然后可被熔融并且（再）结晶，以便在热退火期间使结晶度匹配籽晶表面。在操作430可实施已知为适合于给定半导体组成的任何这种固相外延工艺。与（一个或多个）外延生长或沉积工艺关联的任何超覆层可使用任何适当技术（例如CMP）与周围隔离电介质平面化。
在图5D所示的示例中，通过采用沟道部分121回填鳍凹陷550来形成堆叠半导体鳍108，沟道部分121包括半导体材料的一个或多个第二层。沟道部分121可包括例如上面在图1B的上下文中描述的半导体材料中的任一种。如所示出的，凹陷内生长的第二半导体层的厚度近似等于鳍凹陷高度Hr,1。沟道部分121的最上区（例如与鳍高度Hfin, 1关联）具有良好晶体质量与最接近鳍308的界面、子鳍部分111内发现的最高缺陷密度。此时，堆叠半导体鳍108基本上完成。在半导体鳍工艺完成的情况下，更低温度处理（例如低于所述外延生长）随后可在堆叠CMOS finFet的制作期间执行。例如，如通过方法401所制作的堆叠半导体鳍108可在方法201中用于得出图5E中所示的装置结构。在图5E所示的示例中，在堆叠CMOSfinFET 105的沟道区内，介电材料180已经从堆叠半导体鳍的正面和背面进一步被图案化（例如凹陷蚀刻），以暴露沟道部分121和122。在暴露的沟道部分121和122之上已经制作栅叠层131和132。因此，介电材料180保持与子鳍部分111和112的侧壁相邻，而附加隔离电介质181和182已经在随后被沉积，以分别占用相邻栅叠层131和132之间的间隔。对于已经采用自对准方式（例如按照方法201）制作栅叠层131和132的实施例，图5E中所示的示例基本上如上面在图1C中对垂直堆叠CMOS finFET结构101所述的那样。
图6是示出按照背面处理用于形成堆叠半导体鳍的一些备选实施例，用于制作堆叠半导体鳍的方法601的流程图。在这个示例中，半导体鳍的背面显露之后接着正面和背面晶体管端子制作，以便将高温外延处理限制到制作工艺的前端。在外延处理具有充分低温度（例如Ge生长）的情况下，正面晶体管端子制作可改为在用外延生长材料层来取代半导体鳍的一部分之前完成。
方法601开始于操作405，其中例如基本上如上面在方法401的上下文中所述的那样制作包括第一半导体的鳍。方法601在操作410继续，其中例如基本上如上面在方法401的上下文中所述在鳍周围形成掩模材料。在图7A中所示的示例中，半导体鳍308具有鳍高度Hfin，并且覆盖有平面化介电材料180。此时，介电材料180可被接合到适当正面载体（未示出）。
回到图6，方法601在操作620继续，其中半导体鳍的底部通过背面处理来显露。在操作620可执行任何适当技术，诸如但不限于分裂、研磨、磨平、抛光、掩蔽蚀刻和无掩模（unmask）蚀刻。在图7B中所示的示例中，衬底301的主体部分已经通过背面处理被去除，从而暴露半导体鳍308的底部部分。方法601（图6）在操作630继续，其中半导体鳍的底部部分相对于周围掩模材料有选择地被蚀刻，从而将半导体鳍的表面凹陷到低于掩模材料的顶面。因此，在操作405被形成到鳍中的半导体的一部分是牺牲的。在操作630可采用已知为适合于凹陷特定半导体组成的任何（一个或多个）蚀刻工艺。例如，在鳍是硅而周围掩模材料是二氧化硅的情况下，（一个或多个）蚀刻工艺可需要相对于隔离电介质是高度选择性的各向同性和/或各向异性化学蚀刻工艺（例如HBr、Cl2、HMDS等）。凹陷蚀刻可以是例如覆盖（未掩蔽）各向同性或各向异性蚀刻。凹陷蚀刻工艺可以是将半导体鳍凹陷到目标深度所预定的时长的定时工艺。
在图7C中所示的示例中，已经蚀刻半导体鳍的底部部分，以形成介电材料180的部分之间的鳍凹陷750。凹陷半导体鳍的残留剩余物成为堆叠半导体鳍的沟道部分121。如所示出的，凹陷750具有凹陷高度Hr,1。凹陷高度Hr,1可针对至少等于预期鳍高度Hfin,1的深度。在所示示例中，凹陷高度Hr,1大于预期鳍高度Hfin,1。
回到图6，方法601在操作640继续，其中一个或多个第二半导体层在操作630所创建的凹陷内形成，从而用更适合于堆叠finFET之一的备选半导体组成有效地取代第一半导体的一部分。在一些实施例中，在操作640执行外延生长工艺，以便在第一半导体的残余部分的籽晶表面之上生长一个或多个结晶半导体层。在鳍半导体的这种外延（再）生长期间，周围介电材料可提供半导体生长表面之上的充分高度的侧壁，以便在外延工艺期间实施纵横比捕集（ART）。
在图7D中所示的示例中，通过利用沟道部分122回填鳍凹陷750来形成堆叠半导体鳍108，沟道部分122包括一个或多个第二半导体材料。沟道部分122可包括例如上面在图1B的上下文中描述的半导体材料中的任一种。如所示出的，凹陷内生长的半导体材料的第二层的厚度近似等于鳍凹陷高度Hr,1。沟道部分122的最上区域（例如与鳍高度Hfin, 1关联）具有良好晶体质量与最接近沟道部分121的界面的、子鳍部分112内发现的最高缺陷密度。此时，堆叠半导体鳍108基本上完成。更低温度处理（例如低于外延生长）然后可在堆叠CMOSfinFet的制作期间执行。例如，堆叠半导体鳍108可按照方法601在操作210（图2）来制作，并且随后用于方法201中。
如通过方法601所制作的堆叠半导体鳍108可在方法201中用于得出图7E所示的装置结构。在这个示例中，在堆叠CMOS finFET 105的沟道区内，介电材料180已经从堆叠半导体鳍的正面和背面两者图案化（例如凹陷蚀刻），以暴露沟道部分121和122。在外露沟道部分121和122之上已经制作栅叠层131和132。因此，介电材料180保持为与子鳍部分111和112的侧壁相邻，而介电材料181和182的附加层随后在介电材料180之上被沉积，以分别占用相邻栅叠层131和132之间的间隔。对于已经采用自对准方式（例如按照方法201）制作栅叠层131和132的实施例，图7E中所示的示例基本上如上面在图1C中针对垂直堆叠CMOS finFET结构101所述的那样。
在一些实施例中，通过从多层半导体叠层图案化鳍来制作堆叠半导体鳍，该多层半导体叠层已经外延生长或层合（例如通过层转印（transfer）工艺）。图8是示出按照一些备选实施例用于制作堆叠半导体鳍的方法801的流程图。方法801再次仅将正面处理用于制作适合于形成堆叠CMOS finFET结构的堆叠半导体鳍。图9A、图9B、图9C和图9D是按照一些实施例随着执行图8中所示方法中的所选操作而演进的堆叠鳍结构的截面图。
首先参考图8，方法801在操作805以形成半导体膜叠层开始，该半导体膜叠层包括多个半导体层，其中至少两个这类层适合作为FET沟道材料。在操作805采用外延生长的情况下，具有适合于第一FET的组成的假晶或变质半导体层可从具有适合于第二FET的组成的结晶生长衬底来生长。生长衬底可具有任何适当晶格结构，诸如但不限于立方体或四棱体。任何适当外延生长工艺可用于生长第二半导体层。
在图9A中所示的示例中，结晶半导体层905在衬底301上外延生长。衬底301可以是已知为适合于FET的制作的任何半导体。衬底301能够是例如上面所述的IV族、III-V族、III-N族或II-VI族半导体中的任一种。结晶半导体层905可以是已知为适合于FET的制作的任何半导体。半导体层905能够是例如上面所述的IV族、III-V族、III-N族或II-VI族半导体中的任一种。取决于第一与第二半导体层之间的材料层失配（例如晶格失配和/或CTE失配）的程度，晶体缺陷可存在于半导体层905内。在没有ART的有益效果的情况下，高缺陷密度区域可在半导体层905的更大厚度T1上延伸。这类有缺陷区域一般不适合于FET，而应当被包含在子鳍部分内。在半导体层905的更大厚度的情况下，可要求更高鳍，其中这种鳍的更大体积不适合于FET。
在一些备选实施例中，结晶半导体层被接合到结晶半导体衬底层。相对于高度失配外延层的异质外延生长，接合工艺可虑及高晶体质量的更薄半导体层，并且实现降低高度的鳍。已知为适合于接合两个层的任何层转印工艺可用于形成半导体膜叠层。对于通过这类工艺所形成的叠层，一个或多个中间接合层（例如二氧化硅或另一电介质）可存在于两个结晶半导体层之间。
回到图8，方法801在操作810继续，其中半导体材料层叠层被图案化为鳍，所述鳍包括两个或更多半导体层。任何（一个或多个）掩蔽（例如光刻）工艺和（一个或多个）各向异性蚀刻工艺可用于从外延半导体层来限定鳍，并且延伸到衬底的预定深度。然后在操作820例如采用任何适当浅沟槽隔离技术围绕鳍来形成介电材料。在图9B中所示的示例中，凹陷950具有高度Hr，该高度Hr贯穿半导体层905的整个厚度，从而限定具有鳍高度Hfin,1的沟道部分121以及具有厚度T1的子鳍部分111。凹陷950在衬底301内在足以形成沟道部分122内的FET的预定目标深度停止。如所示出的，所产生的堆叠鳍108不对称于两个半导体层之间的结，其中子鳍部分111的厚度因与外延层内的高缺陷密度区域关联的更大厚度而明显大于子鳍部分112。这个不对称性与采用ART的实施例形成对照，在采用ART的实施例中，高缺陷密度可以是如此薄以致于子鳍部分111和112可以是基本上相同的厚度，这通过例如对于沟道部分之间的电隔离的需要所施加的约束来限制而受限。在图9C所示的示例中，在堆叠半导体鳍108之上已经沉积介电材料180，从而回填凹陷950。任何适当平面化工艺可用于平面化介电材料180的顶面与堆叠半导体鳍108的顶面。
此时，堆叠半导体鳍108基本上完成。在半导体鳍工艺完成的情况下，更低温度处理（例如低于所述外延生长）可在堆叠CMOS finFet的制作期间执行。例如，如通过方法801所制作的堆叠半导体鳍108可在方法201中用于得出图9D中所示的装置结构。在图9D中所示的示例中，在堆叠CMOS finFET 105的沟道区内，介电材料180已经从堆叠半导体鳍的正面和背面两者被图案化（例如凹陷蚀刻），以暴露沟道部分121和122。在暴露的沟道部分121和122之上已经制作栅叠层131和132。因此，介电材料180保持与子鳍部分111和112的侧壁相邻，而介电材料181和182的附加层已经在随后沉积在介电材料180之上，以分别占用相邻栅叠层131和132之间的间隔。对于已经采用自对准方式（例如按照方法201）已经制作栅叠层131和132的实施例，图9D中所示的示例基本上如上面在图1C中对垂直堆叠CMOS finFET结构101所述的那样。
如上所述，堆叠半导体鳍的子鳍部分在物理上分离堆叠finFET的两个选通沟道部分。堆叠半导体鳍的一个或多个子鳍部分可提供两个选通沟道部分之间的鳍内电隔离。在一些实施例中，例如，带隙工程可用于赋予沟道半导体与堆叠半导体鳍的子鳍部分之间的导带和/或价带偏移。杂质掺杂还可用于提供两个相邻子鳍部分之间或者一个子鳍部分与沟道半导体之间的结隔离。这种组成分化可例如在堆叠半导体鳍的外延生长期间实现。备选地，异位技术可用来增强两个堆叠finFET之间的电隔离。示范性异位技术包括固相掺杂剂扩散和离子注入/激活。两个堆叠CMOS FET之间的鳍内隔离还可通过引入与堆叠半导体鳍的部分相邻的固定电荷来提供。下面进一步描述这些技术的示例。
图10是示出按照一些实施例用于电隔离堆叠finFET的方法1001的流程图。方法1001在操作1005以接收具有堆叠半导体鳍的加工件开始，该堆叠半导体鳍包括第一半导体层和第二半导体层。例如在操作1005可接收上述堆叠半导体鳍结构中的任一个。在一些实施例中，所接收的加工件包括堆叠半导体鳍，该堆叠半导体鳍进一步包括适合于NMOS FET的第一半导体层以及适合于PMOS FET的第二半导体层。在操作1010，在第一半导体层的子鳍部分的侧壁之上形成第一介电材料层。在操作1020，在第二半导体层的子鳍部分的侧壁之上形成第二介电材料层。在一些实施例中，第一介电材料层与第一极性的固定电荷量关联。类似地，第二介电材料层与第二相反极性的固定电荷量关联。与半导体鳍的垂直堆叠子鳍部分相邻的固定电荷层的这个叠层可感应（induce）子鳍部分内的耗尽区。在一些其他实施例中，第一介电材料层包括一个或多个组分，所述组分能够成为第一半导体层内的电活性杂质。类似地，第二介电材料层包括一个或多个组分，所述组分能够成为第二半导体层内的电活性杂质。对于这类实施例，第一和第二介电材料层的叠层充当杂质的固态扩散源，其可穿过鳍侧壁扩散到堆叠半导体鳍的子鳍部分中。这类固态扩散源的示例包括但不限于硼硅酸盐玻璃（BSG）、磷硅酸盐玻璃（PSG）和砷硅酸盐玻璃。
然后，方法1001在操作1030以在第一半导体层的沟道部分的侧壁之上形成第一栅叠层继续。在操作1040类似地形成第二半导体层的沟道部分的侧壁之上的第二栅叠层。在一些示例中，本文其他部分所述技术中的一个或多个用于形成第一和第二栅叠层。然后，方法1001在操作260完成其余晶体管端子（例如源和漏极）的形成。然后，晶体管端子可采用一级或多级互连金属化来互连到电路中。
图11是示出按照一些实施例用于电隔离堆叠finFET的方法1101的流程图。方法1101可被认为方法1001的特定实现。方法1101示出正面和背面处理可如何用于引入结构特征，所述结构特征可改进堆叠CMOS finFET之间的隔离。图12A-12I是按照得出堆叠finFET结构的一些实施例随着执行图11中所示方法中的所选操作而演进的堆叠finFET的截面图，并且进一步示出示范性隔离结构，所述堆叠finFET结构具有针对堆叠finFET结构101（例如图1A-1C）所述特征中的一个或多个。
首先参考图11，方法1101在操作1005以接收具有堆叠半导体鳍的加工件开始，该堆叠半导体鳍包括第一半导体层和第二半导体层。在操作1005可接收上述堆叠半导体鳍结构中的任一个。在一些实施例中，所接收的加工件包括堆叠半导体鳍，该堆叠半导体鳍进一步包括适合于NMOS FET的第一半导体层以及适合于PMOS FET的第二半导体层。在一些示范性实施例中，堆叠半导体鳍由介电材料（例如STI材料）环绕或者嵌入介电材料中。在图12A中所示的示例中，包括子鳍部分111和112的堆叠半导体鳍108从衬底301延伸。介电材料180位于相邻堆叠半导体鳍108之间的空间内。衬底301、子鳍部分111和112以及介电材料180可具有先前所述组成中的任一个。
回到图11，方法1101在操作1120继续，其中介电材料的一部分相对于堆叠半导体鳍有选择地被凹陷。介电材料的凹陷可利用针对足以暴露子鳍区域中的至少一个的预定时长所执行的掩蔽或无掩模蚀刻来进行。在一些实施例中，暴露的子鳍区域具有适合于N型FET的组成。在操作1120可采用具有有利选择性的隔离电介质的任何已知各向同性或各向异性蚀刻工艺。在图12B中所示的示例中，隔离凹陷1250基本上暴露堆叠半导体鳍108内的一个半导体层的全部。隔离凹陷1250基本上暴露子鳍部分111的全部，然而隔离凹陷1250没有暴露子鳍部分112。
回到图11，方法1101在操作1130继续，其中适合于引入第一极性的固定电荷的第一电介质被沉积在通过凹陷隔离电介质所暴露的堆叠半导体鳍的侧壁之上。一般来说，第一介电材料包含固定电荷（即，不移动的电荷），所述固定电荷可能是正或者负电荷，这取决于介电材料的带隙并且取决于曾经如何形成/处理介电材料。第一介电材料中的固定电荷的浓度比与原本可存在于这种材料中的无意固定电荷关联的浓度要高。例如，第一介电材料中的固定电荷的浓度可以是每平方厘米1012或更高。当第一介电层中存在施体类型的未占用电子状态时，正固定电荷可产生，其能量比相邻子鳍半导体的导带更高。同样，当第一介电层中存在受体类型的被占用电子状态时，可产生负固定电荷，其能量比子鳍半导体的价带更低。
在第一半导体层适合于N型FET的示范性实施例中，第一介电材料包含固定负（电子）电荷。在第一介电材料具有负固定电荷的情况下，可存在于第一半导体层的子鳍部分中的移动电子将与负固定电荷（例如通过库仑力）相斥，从而引起移动电子与第一半导体层的子鳍部分的耗尽（或者相邻半导体区中的正电荷空穴类型载流子的吸引），其中负固定电荷与第一半导体层的子鳍部分的侧壁相邻，第一半导体层的子鳍部分适合于其中电子是多数载荷子（即，N型FET）的FET沟道。在第一半导体层适合于P型FET的备选实施例中，第一介电材料包含固定正（空穴）电荷。在第一介电材料具有正固定电荷的情况下，存在于第一半导体层的子鳍部分中的任何移动载荷子将与正固定电荷（例如通过库仑力）吸引或相斥，从而引起第一半导体层的子鳍部分内的移动空穴的耗尽/移动电子的积聚，其中正固定电荷与第一半导体层的子鳍部分的侧壁相邻，第一半导体层的子鳍部分适合于其中空穴是多数载荷子（即，P型FET）的FET沟道。因此，存能够穿入第二半导体层（其中它们可促成泄漏电流）中在子鳍部分内存在的更少（若有的话）的移动载流子。因此，第一介电层可明显降低从堆叠半导体鳍的第一半导体层内制作的第一FET到堆叠半导体鳍的第二半导体层内制作的第二FET的电流泄漏。
在图12C中所示的示例中，固定电荷层1221被沉积在堆叠半导体鳍108的暴露侧壁之上，以及更具体来说在至少鳍部分111之上。固定电荷层1221可包括一个或多个介电材料层，诸如但不限于SiOx、SiNx、AlOx、LaOx、ZrOx、TaOx、GaOx、GdOx或HfOx。SiO2、Si3N4、Al2O3、La2O3、ZrO2、Ta2O5、Ga2O3和Gd2O3中的全部。这些材料可具有与各种半导体材料（例如Si、SiGe、InGaAs）的充分大的价带偏移，以便适合于提供负固定电荷。固定电荷层的化学计量可改变，和/或上述示范性材料的各种材料的适合性可随着半导体鳍的暴露部分内将要制作的FET的极性而改变。固定电荷层1221可被沉积到足以实现适当电隔离的任何厚度。在一些实施例中，固定电荷层1221是至少5 nm，并且可在7nm与10 nm之间，例如其中更大厚度增加固定电荷量并且提供半导体鳍内更高等级的载流子耗尽。
然后，固定电荷层1221可被限制成与子鳍部分111的侧壁相邻。在一些实施例中，隔离电介质可被沉积在固定电荷层1221之上。根据需要，在沉积可填充相邻鳍之间的空间的介电材料183之前，固定电荷层1221可被各向异性蚀刻，以形成固定电荷间隔物1231。介电材料183还可与堆叠半导体鳍108的顶面平面化。一旦被平面化，任何凹陷蚀刻工艺（例如各向同性或各向异性、湿式或干式）可用于将介电材料183凹陷到针对沟道部分121与子鳍部分111之间的界面的预定水平。然后，可从半导体鳍中去除介电材料183的凹陷蚀刻之后残余的固定电荷层的任何外露部分。在图12D中所示的示例中，介电材料183已经被凹陷，以保持仅与子鳍部分111相邻。然后，介电材料183充当保护与唯一子鳍部分111相邻的固定电荷间隔物1231的一部分的掩模。没有受到介电材料183保护的固定电荷间隔物1231的部分被去除（蚀刻）。
回到图11，方法1101在操作1140继续，其中另一个介电材料被沉积在堆叠半导体鳍的暴露部分之上，例如为第一栅叠层的制作做准备。在图12E中所示的示例中，介电材料181被沉积在鳍部分121之上，从而填充相邻鳍之间的空间。介电材料181进一步与堆叠半导体鳍108的顶面平面化。在制作工艺中，此时，栅电极131可例如按照任何适当技术来制作成与沟道部分121耦合。第一finFET的其他端子也可按照任何适当技术来制作，以及一级或多级互连金属化可将多个第一finFET共同耦合到集成电路中。
回到图11，方法1101在操作1150继续，其中例如按照本文其他部分所述技术中的任一个来显露堆叠半导体鳍的底部。在操作1160，例如利用适合于具有对特定半导体组成的充分选择性的介电组成的任何蚀刻工艺来显露环绕半导体鳍的介电材料。在图12F中所示的示例中，已经完全去除介电材料180，从而暴露介电材料183以及延伸到超出介电材料183的堆叠半导体鳍108的部分。
回到图11，方法1101在操作1170继续，其中具有适当固定电荷的介电材料的第二层被沉积在子鳍部分的侧壁之上。对于在操作1160所暴露的堆叠半导体鳍的部分适合于极性互补极性（例如PMOS）的FET的一些示范性CMOS实施例，固定电荷有利地是空穴电荷（+）。如上所述，正固定电荷可防止PMOS FET的多数载流子穿过子鳍部分。因此，在操作1170所引入的（例如正）固定电荷可与在操作1130所引入的（例如负）固定电荷互补，以降低CMOS堆叠finFET结构的顶端与底端之间的泄漏电流的分量。
在图12G所示的示例中，固定电荷层1222被沉积在堆叠半导体鳍108的暴露侧壁之上，以及更具体来说在至少子鳍部分112之上。固定电荷层1222可包括一个或多个介电材料层，诸如但不限于SiOx、SiNx、AlOx、LaOx、ZrOx、TaOx、GaOx、GdOx或HfOx。SiO2、Si3N4、Al2O3、La2O3、ZrO2、Ta2O5、Ga2O3和Gd2O3中的全部。这些材料中的许多材料具有与各种半导体材料（例如Si、SiGe、InGaAs）的充分大的导带偏移，使得它们适合于提供正固定电荷。固定电荷层的化学计量可改变，和/或然而上述示范性材料的各种材料的适合性可随着半导体鳍的暴露部分内将要制作的FET的极性而改变。例如，对于空穴多数载流子在P型FET的操作期间穿过沟道部分122的实施例，五氧化二钽可能比氧化镓更加适合。固定电荷层1222可被沉积到足以实现适当电隔离的任何厚度。在一些实施例中，固定电荷层1222是至少5 nm，并且可在7与10 nm之间，例如其中更大厚度增加固定电荷量并且提供半导体鳍内更高等级的载流子耗尽。
然后，固定电荷层1222可采用与固定电荷层1221相似的方式限制成与子鳍部分112的侧壁相邻。在一些实施例中，另一个介电材料可被沉积在固定电荷层1222之上，从而填充相邻鳍之间的空间。根据需要，在沉积介电材料183之前，固定电荷层1222可被各向异性蚀刻，以形成固定电荷间隔物1232。介电材料183还可与堆叠半导体鳍108的顶面平面化。一旦被平面化，任何凹陷蚀刻工艺（例如各向同性或各向异性、湿式或干式）可用于将介电材料183凹陷到针对沟道部分122与子鳍部分112之间的界面的预定水平。然后可从半导体鳍中去除凹陷蚀刻之后残余的固定电荷层的任何暴露部分。方法1101在操作1180继续，其中另一个介电材料被沉积在堆叠半导体鳍的暴露部分之上，例如为第二栅叠层的制作做准备。然后，方法1101（图11）在操作260完成，其中晶体管端子可被制作并且互连到IC中。
图12H示出具有上面在堆叠CMOS finFET结构101的上下文中所述特征并且进一步包括适合于电隔离的固定电荷间隔物的堆叠CMOS finFET的一个示例。图12H中，介电材料184被凹陷，以保持为仅与子鳍部分111相邻。然后，介电材料184充当保护仅与子鳍部分112相邻的固定电荷间隔物1232的掩模。没有受到隔离电介质184保护的固定电荷间隔物1232的部分已经被去除（蚀刻）。介电材料182已经被沉积在沟道部分122之上，从而填充相邻鳍之间的空间。介电材料182例如可与堆叠半导体鳍108的顶面平面化。固定电荷间隔物1231和1232可定位成与遭受高缺陷密度的堆叠半导体鳍108的部分相邻。例如，固定电荷间隔物1231和1232可被结合到垂直堆叠CMOS finFET结构101（例如图1C）中，作为降低跨堆叠半导体鳍的垂直高度的泄漏电流的一个示范性手段。
图13是示出按照一些备选实施例用于电隔离堆叠finFET的方法1301的流程图。方法1301可被认为方法1001的特定实现。方法1301示出结构特征，所述结构特征可改进堆叠CMOS finFET之间的隔离，并且能够采用独有的正面处理来引入。值得注意，通过方法1301所制作的隔离结构能够与通过方法1201所制作的隔离结构基本上相同。图14A-14J是按照得出具有上面在堆叠finFET结构10的上下文中所述特征中的一个或多个并且进一步包括示范性隔离结构的堆叠finFET结构的一些实施例，随着执行图13中所示方法中的所选操作而演进的堆叠finFET的截面图。
首先参照图13，方法1301开始于操作1005，其中接收包括堆叠鳍的加工件，该堆叠鳍具有至少第一和第二半导体层。在一些实施例中，所接收的加工件包括堆叠半导体鳍，该堆叠半导体鳍进一步包括适合于NMOS FET的第一半导体层以及适合于PMOS FET的第二半导体层。在一些示范性实施例中，堆叠半导体鳍由介电材料（例如STI材料）环绕或者嵌入介电材料中。在图14A中所示的示例中，包括子鳍部分111和112的堆叠半导体鳍108从衬底301延伸。介电材料180位于相邻堆叠半导体鳍108之间的空间内。衬底301、子鳍部分111和112以及介电材料180可具有先前所述组成中的任一个。回到图13，方法1301在操作1320继续，其中介电材料的一部分相对于堆叠半导体鳍有选择地被凹陷。凹陷可利用对足以暴露两个鳍部分的预定时长所执行的掩蔽或无掩模蚀刻进行。在一些实施例中，暴露的子鳍部分之一是适合于N型FET的半导体材料，而暴露的子鳍部分的另一个是适合于P型FET的半导体材料。在操作1320可采用具有有利选择性的任何已知各向同性或各向异性蚀刻工艺。在图14B中所示的示例中，凹陷1450基本上暴露一个半导体层的全部以及堆叠半导体鳍109内的第二半导体层的仅子鳍部分。虽然凹陷1450基本上暴露子鳍部分112的全部，然而凹陷1450没有暴露沟道部分122。回到图13，方法1301在操作1330继续，其中适合于引入第一极性的固定电荷的介电材料的第一层被沉积在通过凹陷隔离电介质所暴露的堆叠半导体鳍的侧壁之上。一般来说，介电材料的第一层包含固定电荷（即，不移动的电荷），所述固定电荷可能是正或负电荷，这取决于介电材料的带隙并且取决于曾经如何形成/处理介电材料。介电材料的第一层中的固定电荷的浓度比与原本可存在于这种材料中的无意固定电荷关联的浓度更高。例如，介电材料的第一层中的固定电荷的浓度可以是每平方厘米1×1012或更高。
在示范性实施例中，在操作1330所沉积的介电材料的第一层引入固定正（空穴）电荷。在图14C中所示的示例中，固定电荷层1222被沉积在堆叠半导体鳍108的暴露侧壁之上，以及更具体来说在至少鳍部分112之上。固定电荷层1222可包括一个或多个介电材料层，诸如但不限于上面描述为适合于提供正固定电荷的介电材料层中的任一个。固定电荷层1222的化学计量可改变，和/或上述示范性材料的各种材料的适合性可随着半导体鳍的暴露部分内将要制作的FET的极性而改变。固定电荷层1222可再次被沉积到足以实现适当电隔离的任何厚度。在一些实施例中，固定电荷层1222是至少5 nm，并且可在7与10 nm之间，例如其中更大厚度增加固定电荷量并且提供半导体鳍内更高等级的载流子耗尽。
然后，固定电荷层1222可被限制成与子鳍部分112的侧壁相邻。例如，方法1301（图13）继续进行操作1340和1350，其中首先凹陷周围掩模材料，并且去除没有受到掩模材料保护的固定电荷层中的任一个。在图14D中进一步所示的示例中，介电材料183可被沉积在固定电荷层1222之上。根据需要，在沉积可填充相邻鳍之间的空间的介电材料183之前，固定电荷层1222可被各向异性蚀刻，以形成固定电荷间隔物1231。介电材料183与堆叠半导体鳍108的顶面平面化。一旦被平面化，任何凹陷蚀刻工艺（例如各向同性或各向异性、湿式或干式）可用于将介电材料183凹陷到针对子鳍部分111与子鳍部分112之间的界面的预定水平。然后可从半导体鳍中去除凹陷蚀刻之后残余的固定电荷层的任何暴露部分。在图14E中所示的示例中，介电材料183已经被凹陷，以保持仅与子鳍部分112相邻。然后，介电材料183充当保护仅与子鳍部分112相邻的固定电荷间隔物1232的一部分的掩模。没有受到介电材料183保护的固定电荷间隔物1232的部分被去除（蚀刻）。
回到图13，方法1301在操作1360继续，其中具有适当固定电荷的第二介电层被沉积在子鳍部分的侧壁之上。在操作1360可采用已知为适合于特定介电材料的任何共形或者非共形沉积工艺。对于在操作1360暴露的堆叠半导体鳍的部分适合于极性互补极性（例如NMOS）的FET的一些示范性CMOS实施例，固定电荷有利地是电子电荷（-）。如上所述，负固定电荷可防止NMOS FET的多数载流子穿过子鳍部分。因此，在操作1360引入的（例如负）固定电荷可与在操作1330引入的（例如正）固定电荷互补，以降低堆叠CMOS finFET结构的顶端与底端之间的泄漏电流的分量。在图14F中所示的示范性实施例中，固定电荷层1221被沉积在堆叠半导体鳍的暴露半导体部分之上。
然后，固定电荷层1221可采用与固定电荷层1222相似的方式来限制成与子鳍部分111的侧壁相邻。例如，方法1301在操作1370继续，其中介电材料被沉积在固定电荷层之上。这个介电材料可填充相邻鳍之间的空间。这个介电材料还可与堆叠半导体鳍的顶面平面化。一旦被平面化，在操作1380可执行任何凹陷蚀刻工艺（例如各向同性或各向异性、湿式或干式），以便将介电材料凹陷到预定水平。在图14G中所示的示例中，介电材料184被凹陷到限定沟道部分121与鳍部分111的界面的目标。根据需要，在沉积介电材料184之前，固定电荷层1221可被各向异性蚀刻，以形成固定电荷间隔物1231。然后，可从半导体鳍中去除凹陷蚀刻之后残余的固定电荷层的任何暴露部分。在图14H中所示的示例中，介电材料184已经被凹陷，以保持仅与子鳍部分111相邻。然后，介电材料184充当保护仅与子鳍部分111相邻的固定电荷间隔物1231的掩模。没有受到介电材料184保护的固定电荷间隔物1231的部分被去除（蚀刻）。
回到图13，方法1301在操作1390继续，其中另一介电材料被沉积在堆叠半导体鳍的暴露部分之上，例如为第二栅叠层的制作做准备。然后方法1301在操作260完成，其中晶体管端子可被制作并且互连到IC中。在图14H中所示的示例中，介电材料182已经被沉积在沟道部分122之上，从而填充相邻鳍之间的空间。介电材料182例如可与堆叠半导体鳍108的顶面平面化。图14I示出堆叠CMOS finFET结构的一个示例，该堆叠CMOS finFET结构具有上面在堆叠CMOS finFET结构101（图1A-1B）的上下文中所述的特征并且进一步包括适合于电隔离的固定电荷间隔物。
在一些另外的实施例中，两个堆叠固定电荷材料由中间阻挡层（barrier layer）分离。阻挡层可用来将两个固定电荷材料去耦，潜在地减轻不合需要的交互。这种阻挡层例如可帮助保持用作固定电荷层的化合物的化学完整性。这种势垒（barrier）例如可限制固定电荷层的相互扩散，并且促进子鳍部分之间的更突发的转变（transition）。图15进一步示出堆叠CMOS finFET结构的一个示例，所述堆叠CMOS finFET结构具有上面在堆叠CMOSfinFET结构101的上下文中所述的特征并且进一步包括由中间阻挡层1241分离的固定电荷间隔物。图15中所示的结构与图12H和图14I中所示的结构相同，不同之处是添加阻挡层1241。阻挡层1241可以是已知为适当扩散势垒的任何材料，诸如但不限于包含碳的电介质（例如SiC）、包含碳的金属（例如TaC）、包含氧的电介质（例如SiO、SiON）、金属层（例如至少包含Ti、Ta、W）或金属氮化物（至少包含TiN、TaN等）。阻挡层1241可例如在方法1101或者方法1301的实施中连同固定电荷间隔物1231、1232一起形成。
阻挡层1241以及固定电荷间隔物1231和1232的制作也可集成到堆叠半导体鳍的形成中。例如，可在一个或多个半导体鳍部分的外延生长之前引入固定电荷间隔物1231、1232和/或阻挡层1241。例如在图7C中所示的结构中，凹陷750可衬有阻挡层1241和固定电荷材料层两者。然后，固定电荷材料可被各向异性蚀刻到第一间隔物中以及然后阻挡层1241被蚀刻以暴露结晶籽晶表面，以便为半导体的外延生长做准备。
上面对固定电荷隔离结构所述的制作技术也可应用于采用固态隔离阱掺杂的备选隔离实施例。对于这类实施例，所产生的隔离结构可与上述结构相同，不同之处是与子鳍部分相邻的侧壁间隔物不是固定电荷源而取而代之是将要扩散到堆叠半导体鳍的相邻子鳍部分中的杂质源。一旦被掺杂和激活，堆叠半导体的子鳍部分可充当提供鳍的沟道部分之间的隔离的深对立掺杂“阱（well）”。对于充当第一和第二杂质源膜的介电材料，环绕子鳍部分的介电材料掺杂了电活性杂质，该电活性杂质在低子鳍区域内是期望的，诸如但不限于磷、砷、锑（硅的n型掺杂剂）和硼、铟或镓（硅的p型掺杂剂）。如同固定电荷的互补类型那样，互补杂质掺杂可用两个介电层来实现，每个介电层被限制成与仅一个子鳍部分相邻，例如基本上如上所述。因此，第一杂质源材料可与第一子鳍部分的侧壁相邻，而第二杂质源材料与第二子鳍部分的侧壁相邻。第一杂质源材料掺杂了第一杂质，该第一杂质向第一子鳍部分赋予第一导电类型，以及第二杂质源材料掺杂了第二杂质，该第二杂质向第二子鳍部分赋予第二导电类型。在一些实施例中，与第一子鳍部分相邻而沉积硼掺杂硅酸盐玻璃（BSG），而与第二子鳍部分相邻而沉积磷掺杂硅酸盐玻璃（PSG）。其他选项包括掺杂氮化物和掺杂金属氧化物。
在一个示范性实施例中，将P型FET与第二子鳍部分分离的第一子鳍部分是杂质掺杂N型，其中例如磷等杂质例如具有5x1017 cm-3与1x1019 cm-3之间的杂质浓度。相邻杂质源材料应当具有充分高的沉积态（as-desposited）杂质浓度和膜厚度，以提供第一子鳍部分内的预期杂质浓度。作为一个示例，杂质源材料是用磷掺杂成1×1020-1021 cm-3的1-5 nm厚的PSG膜。将第一子鳍部分与N型FET分离的第二子鳍部分是杂质掺杂P型，其中例如硼等杂质例如达到5x1017 cm-3与1x1019 cm-3之间的杂质浓度。相邻杂质源材料应当具有充分高的沉积态杂质浓度和膜厚度，以提供相邻子鳍部分内的预期杂质浓度。作为一个示例，杂质源膜材料可以是用硼掺杂成1×1020-1021 cm-3的1-5 nm厚的BSG膜。
在一些另外的实施例中，用受体和施体杂质掺杂的两个堆叠介电材料由中间阻挡层分离。阻挡层可基本上如上面在固定电荷层的上下文中所述的那样，以将两个杂质掺杂剂源材料去耦，潜在地减轻不合需要的交互。这种阻挡层例如可帮助保持用作杂质掺杂剂源材料的化合物的化学完整性。这种势垒例如可限制杂质掺杂剂的相互扩散，并且促进子鳍部分之间的更突发的转变。
如上所述，离子注入也可用于提供两个堆叠finFET之间的隔离。离子注入可从晶圆的正面、晶圆的背面或者从两侧来执行。可在通常会是向后的阱（retro-well）或阈值电压调整注入的情况期间、在鳍凹陷之后或者在隔离电介质沉积之前或者它们的任何组合，执行离子注入。图16是示出按照采用离子注入的一些实施例用于电隔离堆叠finFET的方法1601的流程图。图17A-17C是按照一些示范性实施例随着执行方法1601中的所选操作而演进的堆叠finFET的截面图。
首先参考图16，方法1601在操作1005以接收至少具有第一和第二半导体层的堆叠半导体鳍开始，例如基本上如上所述。在操作1620，第一杂质离子被注入在第一与第二半导体层之间的结的第一侧上。在操作1630，第二杂质离子被注入在第一与第二半导体层之间的结的第二侧上。然后，晶体管端子在操作260完成并且被互连到IC中。
在图17A中所示的示例中，第一杂质被注入独立鳍中，以及更具体来说被注入子鳍部分112中。注入子鳍部分112中的杂质的类型取决于沟道部分122中将要形成的装置的极性。例如，在N型FET将要形成沟道部分122的情况下，注入子鳍部分112中的杂质可以是适合于使子鳍部分112为P型的任何受体组分。在子鳍部分112是IV族半导体的一个这种实施例中，注入砷或硼。如图17B中进一步所示，第二杂质被注入独立鳍中，以及更具体来说被注入子鳍部分111中。注入子鳍部分111中的杂质的类型取决于沟道部分121中将要形成的装置的极性。例如，在P型FET将要形成沟道部分121的情况下，注入子鳍部分111中的杂质可以是适合于使子鳍部分112为N型的任何一种。在子鳍部分111是IV族半导体的一个这种实施例中，注入磷。在注入之后，可例如按照已知为适合于掺杂半导体鳍的任何技术来执行激活退火。图17C示出具有上面在堆叠CMOS finFET结构101（图1A-1B）的上下文中所述特征的堆叠CMOS finFET的一个示例，并且进一步突出用于晶体管叠层内的电隔离的杂质对立掺杂。
在方法1601的备选方案中，两个子鳍部分可经穿过介电材料来注入，该介电材料与鳍的顶部齐平。然后，一种组分的注入范围会被确定目标为比第二组分的注入范围要深。这些隔离技术中的任一个可用于形成按照本文的实施例的堆叠CMOS finFET结构中的电隔离结构。
图18示出系统1800，其中移动计算平台1805和/或数据服务器机器1806采用包括按照一些实施例的至少一个堆叠CMOS finFET的电路。服务器机器1806可以是任何商业服务器，例如包括设置在机架内并且共同连网以用于电子数据处理的任何数量的高性能计算平台，其在本示范性实施例中包括电路1850。移动计算平台1805可以是配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每个的任何便携式装置。例如，移动计算平台1805可以是平板、智能电话、膝上型计算机等等中的任一个，并且可包括显示屏幕（例如电容、电感、电阻或光学触摸屏）、芯片级或封装级集成系统1810和电池1815。
无论是设置在展开图1820所示的集成系统1810内还是作为服务器机器1806内的独立封装芯片，IC包括例如如本文其他部分所述的至少一个III-N异质结构二极管。电路1850可连同电源管理集成电路（PMIC）一起进一步被固定到板、衬底或插入器1860。在功能上，PMIC 1830可执行电池功率调节、DC-DC转换等，并且因此具有耦合到电池1815的输入，并且具有向其他功能模块提供电流供应的输出。
在一些实施例中，电路1850包括RF（无线）集成电路（RFIC），所述RFIC进一步包括宽带RF（无线）发射器和/或接收器（TX/RX包括数字基带和模拟前端模块，其包括发射路径上的功率放大器和接收路径上的低噪声放大器）。RFIC包括例如本文其他部分所述的过电压保护电路中的至少一个堆叠CMOS finFET。RFIC具有耦合到天线（未示出）的输出，以实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及表示为3G、4G、5G和以上的任何其他无线协议。
图19是按照本公开的至少一些实现所布置的计算装置1900的功能框图。计算装置1900可存在于例如平台1805或服务器机器1806内部。装置1900进一步包括主板1902，该主板1902托管多个组件，诸如但不限于处理器1904（例如应用处理器），该处理器1904可进一步结合按照本发明的实施例的至少一个堆叠CMOS finFET。处理器1904可在物理和/或电气上耦合到主板1902。在一些示例中，处理器1904包括封装在处理器1904内的集成电路管芯。一般来说，术语“处理器”或“微处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换为还可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。
在各种示例中，一个或多个通信芯片1906还可在物理和/或电气上耦合到主板1902。在另外的实现中，通信芯片1906可以是处理器1904的组成部分。计算装置1900取决于其应用可包括其他组件，其可以或者可以不在物理和电气上耦合到主板1902。这些其他组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、照相装置和大容量存储装置（例如硬盘驱动器、固态驱动器（SSD）、致密光盘（CD）、数字多功能光盘（DVD）等）等。通信芯片1906可实现用于向/从计算装置1900传递数据的无线通信。术语“无线”及其派生词可用于描述可通过使用调制电磁辐射通过非固态介质来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片1906可实现多种无线标准或协议中的任一种，包括但不限于本文其他部分所述的无线标准或协议。如所论述的，计算装置1900可包括多个通信芯片1906。例如，第一通信芯片可专用于短程无线通信，例如Wi-Fi和蓝牙，以及第二通信芯片可专用于远程无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
虽然以及参考各个实现描述了本文所提出的某些特征，但是本描述不要在限制性意义上解释。因此，本文所述实现的各种修改以及本公开所涉及本领域的技术人员明白的其他实现被认为在本公开的精神和范围之内。
将会认识到，本发明并不局限于这样描述的实施例，而是能够采用修改和变更来实施，而不背离所附权利要求的范围。例如，上述实施例可包括如下面进一步提供的特征的特定组合。
在一个或多个第一示例中，晶体管结构包括鳍，该鳍在半导体材料的第二层之下或之上包括半导体材料的第一层。晶体管结构包括鳍的一个或多个侧壁之上并且与半导体材料的第一层相邻的第一栅叠层，其中第一栅叠层包括第一栅电极和第一栅介电层。晶体管结构包括耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第一源端子和第一漏端子，其中第一源端子和漏端子包括N型半导体。晶体管结构包括鳍的一个或多个侧壁之上并且与半导体材料的第二层相邻的第二栅叠层，其中第二栅叠层包括第二栅电极和第二栅介电层。晶体管结构包括耦合到半导体的第二层并且在第二栅叠层的相对侧上的第二源端子和第二漏端子，其中第二源和漏端子包括P型半导体。
在一个或多个第二示例中，对于第一示例中的任一个，第一栅电极的中心线与第二栅电极的中心线垂直对准。
在一个或多个第三示例中，对于第一至第二示例中的任一个，鳍具有等于第一沟道高度与第二沟道高度和其间的子鳍高度相加的总高度。第一沟道高度等于与第一栅叠层相邻的鳍的高度。第二沟道高度等于与第一栅叠层相邻的鳍的高度。子鳍高度等于第一与第二栅叠层之间的垂直间距。
在一个或多个第四示例中，对于第一至第三示例中的任一个，晶体管结构包括与鳍的子鳍部分相邻并且在第一与第二栅电极之间的介电材料的第一层。晶体管结构包括介电材料的与介电材料的第一层相邻、与第一栅电极的侧壁相邻并且与第二栅电极的侧壁相邻的第二层。
在一个或多个第五示例中，对于第四示例中的任一个，鳍是第一鳍，以及该结构进一步包括：第二鳍，其包括半导体材料的第一层和半导体材料的第二层；第二鳍的一个或多个侧壁之上并且与半导体材料的第一层相邻的第三栅叠层；以及第二鳍的一个或多个侧壁之上并且与半导体材料的第二层相邻的第四栅叠层。介电材料的第一层与位于第三与第四栅叠层之间的第二鳍的子鳍部分相邻。介电材料的第二层将第一栅叠层与第三栅叠层分离，并且将第二栅叠层与第四栅叠层分离。介电材料的第二层将介电材料的与第二鳍相邻的第一层从介电材料的与第一鳍相邻的第一层分离。
在一个或多个第六示例中，对于第四至第五示例中的任一个，介电材料的第一层与半导体材料的第一层的子鳍部分相邻。该结构进一步包括介电材料的与半导体材料的第二层的子鳍部分相邻的第三层，以及介电材料的第二层与介电材料的第一层和第三层两者相邻。
在一个或多个第七示例中，对于第六示例中的任一个，介电材料的第一层具有第一极性的固定电荷，而介电材料的第三层具有与第一极性互补的第二极性的固定电荷。
在一个或多个第八示例中，对于第六或第七示例中的任一个，介电材料的第一层具有负固定电荷，而介电材料的第三层具有正固定电荷。在一个或多个第九示例中，对于第六或第七示例中的任一个，介电材料的第一层具有至少每平方厘米1×1012的固定电荷的浓度，并且介电材料的第二层具有至少每平方厘米1×1012的固定电荷的浓度。
在一个或多个第十示例中，对于第六示例中的任一个，介电材料的第一层包括一个或多个受体杂质，所述受体杂质也存在于半导体材料的第一层的子鳍部分中，以及其中介电材料的第二层包括一个或多个施体杂质，所述施体杂质也存在于半导体材料的第二层的子鳍部分中。在一个或多个第十一示例中，对于第十一示例中的任一个，介电材料的第二层包括磷掺杂硅酸盐玻璃（PSG）。
在一个或多个第十二示例中，对于第六示例中的任一个，晶体管结构进一步包括位于介电材料的第一层与第二层之间的阻挡层。
在一个或多个第十三示例中，对于第一至第十二示例1-12中的任一个的晶体管结构中的任一个，半导体材料的第一层包括III-V族半导体。半导体材料的第二层包括IV族半导体。
在一个或多个第十四示例中，系统包括电子存储器以及耦合到该存储器的处理器。处理器包括CMOS电路，该CMOS电路包括多个NMOS和PMOS场效应晶体管（FET）。NMOS和PMOS FET中的第一个进一步包括第一至第十三示例中的任一个的晶体管结构。
在一个或多个第十五示例中，对于第十四示例中的任一个，该系统进一步包括耦合到处理器的无线通信天线以及耦合到处理器和存储器中的至少一个的电池。在一个或多个第十六示例中，系统包括数据存储部件和处理部件。处理部件包括CMOS电路，该CMOS电路包括多个NMOS和PMOS场效应晶体管（FET）。NMOS和PMOS FET中的第一个进一步包括：鳍，其在半导体材料的第二层之下或之上包括半导体材料的第一层；鳍的一个或多个侧壁之上并且与半导体材料的第一层相邻的第一栅叠层，其中第一栅叠层包括第一栅电极以及栅介电材料的第一层。NMOS和PMOS FET中的第一个进一步包括耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第一源端子和第一漏端子，其中第一源端子和漏端子包括N型半导体。NMOS和PMOS FET中的第二个进一步包括鳍的一个或多个侧壁之上并且与半导体材料的第二层相邻的第二栅叠层，其中第二栅叠层包括第二栅电极以及栅介电材料的第二层。NMOS和PMOS FET中的第二个进一步包括耦合到半导体材料的第二层并且在第二栅叠层的相对侧上的第二源端子和第二漏端子，其中第二源端子和漏端子包括P型半导体。
在一个或多个第十七示例中，对于第十六示例中的任一个，半导体材料的第一层包括III-V族半导体。半导体材料的第二层包括IV族半导体。鳍具有等于第一沟道高度与第二沟道高度和其间的子鳍高度相加的总高度。第一沟道高度等于与第一栅叠层相邻的鳍的高度。第二沟道高度等于与第一栅叠层相邻的鳍的高度。子鳍高度等于第一与第二栅叠层之间的垂直间距。
在一个或多个第十八示例中，对于第十六至第十七示例中的任一个，该系统进一步包括：介电材料的与鳍的子鳍部分相邻并且在第一与第二栅电极之间的第一层；以及介电材料的第二层，其与介电材料的第一层相邻、与第一栅电极的侧壁相邻并且与第二栅电极的侧壁相邻。在一个或多个第十九示例中，一种制作晶体管结构的方法包括形成鳍，该鳍在半导体材料的第二层之下或之上包括半导体材料的第一层。该方法包括在鳍之上形成栅心轴。该方法包括形成环绕栅心轴和鳍的隔离电介质。该方法包括用第一栅叠层来取代栅心轴的顶部部分，第一栅叠层包括栅介电材料的第一层和第一栅电极。该方法包括显露栅心轴的底部部分。该方法包括用第二栅叠层来取代栅心轴的底部部分，第二栅叠层包括栅介电材料的第二层和第二栅电极。该方法包括形成耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第一源端子和第一漏端子，其中第一源端子和漏端子包括N型半导体。该方法包括形成耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第二源端子和第二漏端子，其中第二源端子和漏端子包括P型半导体。
在一个或多个第二十示例中，对于第十九示例中的任一个，形成栅心轴进一步包括在鳍之上沉积介电材料的第一层，以及用第一栅叠层来取代栅心轴的顶部部分进一步包括：通过对半导体材料的第一层有选择地蚀刻介电材料的第一层来形成凹陷，该凹陷暴露半导体材料的第一层的侧壁；在凹陷内并且与半导体材料的第一层的侧壁接触而沉积栅介电材料的第一层；以及在凹陷内并且与栅介电材料的第一层接触而形成栅电极。
在一个或多个第二十一示例中，用第二栅叠层来取代栅心轴的顶部部分进一步包括：通过对半导体材料的第二层有选择地蚀刻介电材料的第一层来形成第二凹陷，该第二凹陷暴露半导体材料的第二层的侧壁；在第二凹陷内并且与半导体材料的第二层的侧壁接触而沉积栅介电材料的第二层；以及在第二凹陷内并且与栅介电材料的第二层接触而形成第二栅电极。
在一个或多个第二十二示例中，形成鳍进一步包括：形成前体（precursor）鳍，其包括半导体材料的第一层；形成围绕鳍的掩模材料；通过对掩模材料有选择地凹陷蚀刻半导体材料的第一层在掩模材料内形成凹陷；以及在凹陷内外延生长半导体材料的第二层。
在一个或多个第二十三示例中，制作晶体管结构的方法包括在半导体材料的第一层的子鳍部分的侧壁之上形成介电材料的第一层。该方法包括在半导体材料的第二层的子鳍部分的侧壁之上形成介电材料的第二层。该方法包括在半导体材料的第一层的沟道部分的侧壁之上形成第一栅叠层，其中第一栅叠层包括栅介电材料的第一层和第一栅电极。该方法包括在半导体材料的第二层的沟道部分的侧壁之上形成第二栅叠层，其中第二栅叠层包括栅介电材料的第二层和第二栅电极，以及半导体材料的第一层和第二层的沟道部分由半导体材料的第一层和第二层的子鳍部分来分离。该方法包括形成耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第一源端子和第一漏端子，其中第一源端子和漏端子包括N型半导体。该方法包括形成耦合到半导体材料的第一层并且在第一栅叠层的相对侧上的第二源端子和第二漏端子，其中第二源端子和漏端子包括P型半导体。
在一个或多个第二十四示例中，对于第二十三示例中的任一个，介电材料的第一层具有负固定电荷，而介电材料的第三层具有正固定电荷。
在一个或多个第二十五示例中，对于第二十三至二十四示例中的任一个，介电材料的第一层包括一个或多个受体杂质，所述受体杂质也存在于半导体材料的第一层的子鳍部分中，以及其中介电材料的第二层包括一个或多个施体杂质，所述施体杂质也存在于半导体材料的第二层的子鳍部分中。
但是，上述实施例并不局限于这个方面，以及在各个实现中，上述实施例可包括仅采取这类特征的子集、采取这类特征的不同顺序、采取这类特征的不同组合和/或采取除了明确列出的那些特征之外的附加特征。因此，本发明的范围应当参考所附权利要求连同这类权利要求享有的完整等效范围来确定。

Claims (25)

1.一种晶体管结构，包括：
鳍，所述鳍在半导体材料的第二层之下或之上包括半导体材料的第一层；
所述鳍的一个或多个侧壁之上并且与半导体材料的所述第一层相邻的第一栅叠层，其中所述第一栅叠层包括第一栅电极和第一栅介电层；
第一源端子和第一漏端子，所述第一源端子和所述第一漏端子耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上，其中所述第一源和漏端子包括N型半导体；
所述鳍的一个或多个侧壁之上并且与半导体材料的所述第二层相邻的第二栅叠层，其中所述第二栅叠层包括第二栅电极和第二栅介电层；以及
第二源端子和第二漏端子，所述第二源端子和所述第二漏端子耦合到半导体的所述第二层并且在所述第二栅叠层的相对侧上，其中所述第二源和漏端子包括P型半导体。
2.如权利要求1所述的晶体管结构，其中所述第一栅电极的中心线与所述第二栅电极的中心线垂直对准。
3.如权利要求1所述的晶体管结构，其中：
所述鳍具有等于第一沟道高度与第二沟道高度和其间的子鳍高度相加的总高度；
所述第一沟道高度等于与所述第一栅叠层相邻的所述鳍的高度；
所述第二沟道高度等于与所述第一栅叠层相邻的所述鳍的高度；以及
所述子鳍高度等于所述第一与第二栅叠层之间的垂直间距。
4.如权利要求4所述的晶体管结构，进一步包括：
介电材料的第一层，与所述鳍的子鳍部分相邻并且在所述第一与第二栅电极之间；以及
介电材料的第二层，与介电材料的所述第一层相邻、与所述第一栅电极的侧壁相邻并且与所述第二栅电极的侧壁相邻。
5.如权利要求4所述的晶体管结构，其中所述鳍是第一鳍，以及所述结构进一步包括：
第二鳍，包括半导体材料的所述第一层和半导体材料的所述第二层；
所述第二鳍的一个或多个侧壁之上并且与半导体材料的所述第一层相邻的第三栅叠层；
所述第二鳍的一个或多个侧壁之上并且与半导体材料的所述第二层相邻的第四栅叠层；以及其中：
介电材料的所述第一层与位于所述第三与第四栅叠层之间的所述第二鳍的子鳍部分相邻；
介电材料的所述第二层将所述第一栅叠层与所述第三栅叠层分离，并且将所述第二栅叠层与所述第四栅叠层分离；以及
介电材料的所述第二层将介电材料的与所述第二鳍相邻的所述第一层从介电材料的与所述第一鳍相邻的所述第一层分离。
6.如权利要求4所述的晶体管结构，其中：
介电材料的所述第一层与半导体材料的所述第一层的子鳍部分相邻；
所述结构进一步包括介电材料的与半导体材料的所述第二层的子鳍部分相邻的第三层；以及
介电材料的所述第二层与半导体材料的所述第一层和所述第三层相邻。
7.如权利要求6所述的晶体管结构，其中介电材料的所述第一层具有第一极性的固定电荷，并且介电材料的所述第三层具有与所述第一极性互补的、第二极性的固定电荷。
8.如权利要求7所述的晶体管结构，其中介电材料的所述第一层具有负固定电荷，并且介电材料的所述第三层具有正固定电荷。
9.如权利要求7所述的晶体管结构，其中介电材料的所述第一层具有至少每平方厘米1012的固定电荷的浓度，并且介电材料的所述第二层具有至少每平方厘米1012的固定电荷的浓度。
10.如权利要求6所述的晶体管结构，其中介电材料的所述第一层包括一个或多个受体杂质，所述受体杂质也存在于半导体材料的所述第一层的所述子鳍部分中，以及其中介电材料的所述第二层包括一个或多个施体杂质，所述施体杂质也存在于半导体材料的所述第二层的所述子鳍部分中。
11.如权利要求7所述的晶体管结构，其中介电材料的所述第二层包括磷掺杂硅酸盐玻璃（PSG）。
12.如权利要求6所述的晶体管结构，进一步包括位于介电材料的所述第一层与所述第二层之间的阻挡层。
13.如权利要求1-12中的任一项所述的晶体管结构，其中：
半导体材料的所述第一层包括III-V族半导体；以及
半导体材料的所述第二层包括IV族半导体。
14.一种系统，包括：
电子存储器；以及
耦合到所述存储器的处理器，所述处理器包括CMOS电路，所述CMOS电路包括多个NMOS和PMOS场效应晶体管（FET），其中所述NMOS和PMOS FET中的第一个进一步包括如权利要求1-13中的任一项所述的晶体管结构。
15.如权利要求14所述的系统，进一步包括：
无线通信天线，耦合到所述处理器；以及
电池，耦合到所述处理器和存储器中的至少一个。
16.一种系统，包括：
数据存储部件；以及
处理部件，所述处理部件包括CMOS电路，所述CMOS电路包括多个NMOS和PMOS场效应晶体管（FET），其中所述NMOS和PMOS FET中的第一个进一步包括：
鳍，所述鳍在半导体材料的第二层之下或之上包括半导体材料的第一层；
所述鳍的一个或多个侧壁之上并且与半导体材料的所述第一层相邻的第一栅叠层，其中所述第一栅叠层包括第一栅电极和栅介电材料的第一层；
第一源端子和第一漏端子，所述第一源端子和所述第一漏端子耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上，其中所述第一源和漏端子包括N型半导体；以及
其中所述NMOS和PMOS FET中的第二个进一步包括：
所述鳍的一个或多个侧壁之上并且与半导体材料的所述第二层相邻的第二栅叠层，其中所述第二栅叠层包括第二栅电极和栅介电材料的第二层；以及
第二源端子和第二漏端子，所述第二源端子和所述第二漏端子耦合到半导体材料的所述第二层并且在所述第二栅叠层的相对侧上，其中所述第二源和漏端子包括P型半导体。
17.如权利要求16所述的系统，其中：
半导体材料的所述第一层包括III-V族半导体；
半导体材料的所述第二层包括IV族半导体；
所述鳍具有等于第一沟道高度与第二沟道高度和其间的子鳍高度相加的总高度；
所述第一沟道高度等于与所述第一栅叠层相邻的所述鳍的高度；
所述第二沟道高度等于与所述第一栅叠层相邻的所述鳍的高度；以及
所述子鳍高度等于所述第一与第二栅叠层之间的垂直间距。
18.如权利要求17所述的系统，进一步包括：
介电材料的第一层，与所述鳍的子鳍部分相邻并且在所述第一与第二栅电极之间；以及
介电材料的第二层，与介电材料的所述第一层相邻、与所述第一栅电极的侧壁相邻并且与所述第二栅电极的侧壁相邻。
19.一种制作晶体管结构的方法，所述方法包括：
形成鳍，所述鳍在半导体材料的第二层之下或之上包括半导体材料的第一层；
在所述鳍之上形成栅心轴；
形成环绕所述栅心轴和鳍的隔离电介质；
用第一栅叠层来取代所述栅心轴的顶部部分，所述第一栅叠层包括栅介电材料的第一层和第一栅电极；
显露所述栅心轴的底部部分；
用第二栅叠层来取代所述栅心轴的所述底部部分，所述第二栅叠层包括栅介电材料的第二层和第二栅电极；
形成耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上的第一源端子和第一漏端子，其中所述第一源和漏端子包括N型半导体；以及
形成耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上的第二源端子和第二漏端子，其中所述第二源和漏端子包括P型半导体。
20.如权利要求19所述的方法，其中：
形成所述栅心轴进一步包括在所述鳍之上沉积介电材料的第一层；以及
用所述第一栅叠层来取代所述栅心轴的所述顶部部分进一步包括：
通过对半导体材料的所述第一层有选择地蚀刻介电材料的所述第一层来形成凹陷，所述凹陷暴露半导体材料的所述第一层的侧壁；
在所述凹陷内并且与半导体材料的所述第一层的所述侧壁接触而沉积栅介电材料的所述第一层；以及
在所述凹陷内并且与栅介电材料的所述第一层接触而形成所述栅电极。
21.如权利要求20所述的方法，其中用所述第二栅叠层来取代所述栅心轴的所述顶部部分进一步包括：
通过对半导体材料的所述第二层有选择地蚀刻介电材料的所述第一层来形成第二凹陷，所述第二凹陷暴露半导体材料的所述第二层的侧壁；
在所述第二凹陷内并且与半导体材料的所述第二层的所述侧壁接触而沉积栅介电材料的所述第二层；以及
在所述第二凹陷内并且与栅介电材料的所述第二层接触而形成所述第二栅电极。
22.如权利要求20所述的方法，其中形成所述鳍进一步包括：
形成前体鳍，所述前体鳍包括半导体材料的所述第一层；
形成围绕所述鳍的掩模材料；
通过对所述掩模材料有选择地凹陷蚀刻半导体材料的所述第一层在所述掩模材料内形成凹陷；以及
在所述凹陷内外延生长半导体材料的所述第二层。
23.一种制作晶体管结构的方法，所述方法包括：
在半导体材料的第一层的子鳍部分的侧壁之上形成介电材料的第一层；
在半导体材料的第二层的子鳍部分的侧壁之上形成介电材料的第二层；
在半导体材料的所述第一层的沟道部分的侧壁之上形成第一栅叠层，其中所述第一栅叠层包括栅介电材料的第一层和第一栅电极；
在半导体材料的所述第二层的沟道部分的侧壁之上形成第二栅叠层，其中所述第二栅叠层包括栅介电材料的第二层和第二栅电极，以及半导体材料的所述第一层和第二层的所述沟道部分通过半导体材料的所述第一层和第二层的所述子鳍部分来分离；
形成耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上的第一源端子和第一漏端子，其中所述第一源和漏端子包括N型半导体；以及
形成耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上的第二源端子和第二漏端子，其中所述第二源和漏端子包括P型半导体。
24.如权利要求23所述的方法，其中介电材料的所述第一层具有负固定电荷，并且介电材料的所述第三层具有正固定电荷。
25.如权利要求23所述的方法，其中介电材料的所述第一层包括一个或多个受体杂质，所述受体杂质也存在于半导体材料的所述第一层的所述子鳍部分中，以及其中介电材料的所述第二层包括一个或多个施体杂质，所述施体杂质也存在于半导体材料的所述第二层的所述子鳍部分中。
CN201780094231.5A 2017-08-24 2017-08-24 垂直堆叠FinFET和共享栅图案化 Pending CN110945664A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/048475 WO2019040071A1 (en) 2017-08-24 2017-08-24 FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS

Publications (1)

Publication Number Publication Date
CN110945664A true CN110945664A (zh) 2020-03-31

Family

ID=65033878

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780094231.5A Pending CN110945664A (zh) 2017-08-24 2017-08-24 垂直堆叠FinFET和共享栅图案化

Country Status (5)

Country Link
US (2) US11404319B2 (zh)
EP (1) EP3673514A4 (zh)
CN (1) CN110945664A (zh)
TW (1) TWI775778B (zh)
WO (1) WO2019040071A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023131225A1 (en) * 2022-01-06 2023-07-13 International Business Machines Corporation Upper and lower gate configurations of monolithic stacked finfet transistors
CN117133719A (zh) * 2023-08-07 2023-11-28 北京大学 一种半导体结构的制备方法及半导体结构

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018111250A1 (en) * 2016-12-14 2018-06-21 Intel Corporation Subfin leakage suppression using fixed charge
CN110945664A (zh) * 2017-08-24 2020-03-31 英特尔公司 垂直堆叠FinFET和共享栅图案化
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
KR102253282B1 (ko) * 2019-05-31 2021-05-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조
US11211493B2 (en) 2019-06-18 2021-12-28 Samsung Electronics Co., Ltd. Apparatus and method of modulating threshold voltage for fin field effect transistor (FinFET) and nanosheet FET
CN112635560B (zh) 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
US11916134B2 (en) * 2020-01-02 2024-02-27 Nexgen Power Systems, Inc. Regrowth uniformity in GaN vertical devices
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11239208B2 (en) 2020-05-12 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor devices including backside power rails and methods of forming the same
US20220139914A1 (en) * 2020-10-30 2022-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Gate Isolation Structure and Method for Forming the Same
US20220238679A1 (en) * 2021-01-22 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US8278691B2 (en) * 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
JP2013038336A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US9087724B2 (en) * 2013-03-21 2015-07-21 International Business Machines Corporation Method and structure for finFET CMOS
CN105027291A (zh) * 2013-03-29 2015-11-04 英特尔公司 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
US9123546B2 (en) * 2013-11-14 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials
US9397101B2 (en) * 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
KR102175767B1 (ko) 2014-05-02 2020-11-06 삼성전자주식회사 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자
US9583490B2 (en) * 2015-01-20 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and manufacturing methods thereof
US9356027B1 (en) * 2015-05-11 2016-05-31 International Business Machines Corporation Dual work function integration for stacked FinFET
US9514995B1 (en) * 2015-05-21 2016-12-06 Globalfoundries Inc. Implant-free punch through doping layer formation for bulk FinFET structures
US9659963B2 (en) * 2015-06-29 2017-05-23 International Business Machines Corporation Contact formation to 3D monolithic stacked FinFETs
US10084090B2 (en) * 2015-11-09 2018-09-25 International Business Machines Corporation Method and structure of stacked FinFET
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
EP3394899A4 (en) * 2015-12-26 2019-07-31 Intel Corporation BUILT-ON DYNAMIC LOGIC WITH STACKED TRANSISTORS WITH COMMON-USED COMMON GATE
US10439039B2 (en) * 2016-03-25 2019-10-08 Qualcomm Incorporated Integrated circuits including a FinFET and a nanostructure FET
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US9997413B1 (en) * 2017-03-22 2018-06-12 International Business Machines Corporation Stacked vertical devices
CN110945664A (zh) * 2017-08-24 2020-03-31 英特尔公司 垂直堆叠FinFET和共享栅图案化
US10381346B1 (en) * 2018-01-24 2019-08-13 International Business Machines Corporation Logic gate designs for 3D monolithic direct stacked VTFET

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023131225A1 (en) * 2022-01-06 2023-07-13 International Business Machines Corporation Upper and lower gate configurations of monolithic stacked finfet transistors
CN117133719A (zh) * 2023-08-07 2023-11-28 北京大学 一种半导体结构的制备方法及半导体结构

Also Published As

Publication number Publication date
TWI775778B (zh) 2022-09-01
US20200235013A1 (en) 2020-07-23
US11404319B2 (en) 2022-08-02
EP3673514A1 (en) 2020-07-01
TW202301702A (zh) 2023-01-01
EP3673514A4 (en) 2021-06-09
US20220336284A1 (en) 2022-10-20
WO2019040071A1 (en) 2019-02-28
TW201841378A (zh) 2018-11-16

Similar Documents

Publication Publication Date Title
US20220336284A1 (en) Vertically stacked finfets & shared gate patterning
US11616015B2 (en) Integrated circuit device with back-side interconnection to deep source/drain semiconductor
US10643999B2 (en) Doping with solid-state diffusion sources for finFET architectures
CN111725317A (zh) 具有背面接触金属化的晶体管结构的深源极和漏极
US20230207700A1 (en) Integrated circuit structures having partitioned source or drain contact structures
US11688637B2 (en) Wrap-around contact structures for semiconductor fins
US11329162B2 (en) Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
US11935891B2 (en) Non-silicon N-type and P-type stacked transistors for integrated circuit devices
CN111164761A (zh) 具有电介质材料之上的高密度沟道半导体的晶体管
EP4300561A1 (en) Integrated circuit structures having vertical power gate transistor for backside power delivery
EP4020597A1 (en) Substrate-less vertical diode integrated circuit structures
EP4020556A1 (en) Substrate-less electrostatic discharge (esd) integrated circuit structures
US20220415880A1 (en) Substrate-less diode, bipolar and feedthrough integrated circuit structures
US20220102385A1 (en) Substrate-free integrated circuit structures
US20220415925A1 (en) Substrate-less lateral diode integrated circuit structures
US20220415881A1 (en) Substrate-less silicon controlled rectifier (scr) integrated circuit structures
US20220416022A1 (en) Substrate-less nanowire-based lateral diode integrated circuit structures
US20240006483A1 (en) Integrated circuit structures having raised epitaxy on channel transistor
EP4254480A1 (en) Integrated circuit structures with full-wrap contact structure
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact
US20230187441A1 (en) Integrated circuit structures with trench contact flyover structure
US20230299157A1 (en) Integrated circuit structures with deep via structure
CN115483210A (zh) 具有背侧自对准导电过孔条的集成电路结构
CN115863345A (zh) 具有掺杂子鳍状物的全环栅集成电路结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination