TW201841378A - 積體電路裝置結構和雙面製造技術 - Google Patents

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道格 英格李
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Abstract

積體電路單元架構包含前側和背側結構兩者。一或多個背側佈植、半導體沉積、介電質沉積、金屬化、膜圖案化和晶圓級層轉移係與前側處理整合。這種雙端處理可能需要露出從基板的前側製造的結構的背側。主施體基板組件可以在背側處理期間被建立以支援和保護前側結構。諸如FET的前側裝置可以在背側處理期間被修改和/或相互連接。諸如FET的背側裝置可與前側裝置整合以擴充裝置功能、提高效能或增加裝置密度。

Description

積體電路裝置結構和雙面製造技術 申請專利範圍的優先權
本申請案要求於2016年8月26日所提交之標題為「Integrated Circuit Device Structures and Fabrication Techniques with a Back-side Reveal of Front-Side Structures」的美國臨時申請案62/380,316的優先權。
相關申請案
本申請案關於國際專利申請案：2015年10月1日所提交之標題為「Methods of Forming Backside Self-Aligned Vias and Structures Formed Thereby」之US2015/052033；2015年9月25日所提交之標題為「Backside Contact Structures and Fabrication For Metal on Both Sides of Devices」之US2015/052440；以及2015年9月25日所提交之標題為「Backside Fin Recess Control With Multi-HSi Option」之US2015/052288；2016年4月1日所提交之標題為「Layer Transferred Ferroelectric Memory Devices」之US2016/025576；2016年4月1日所提交之標題為「Semiconductor Diodes Employing Back-Side Semiconductor or Metal」之US2016/025579；2016年4月1日所提交之標題為「Transistor structures Including a Deep Via Lined With A Dielectric Material」之US2016/025593； 本發明關於積體電路裝置結構和雙面製造技術。
積體電路(IC)中的裝置密度幾十年來符合摩爾定律而增加。然而，當裝置結構的橫向尺寸隨著每一代技術縮小，變得難以進一步降低結構尺寸。
三維(3D)縮放現在受到高度關注，因為z高度(裝置厚度)的減少提供了增加整體裝置密度和IC效能的另一種途徑。3D縮放可以例如是以晶片堆疊或封裝IC堆疊的形式。已知的3D整合技術是昂貴的，並且僅可以提供在z高度和裝置密度的增量改進。例如，晶片的大部分厚度可以是不活動的基板材料。這種晶片的堆疊可採用貫穿基板通孔(TSV)技術作為將晶片堆疊垂直互連的手段。TSV通常延伸穿過20-50微米或更高的基板材料，並且因此通常限於微米級的通孔直徑。因此，TSV密度被限於遠低於大多裝置(例如，電晶體、記憶體)單元的密度。此外，採用 TSV技術的晶片堆疊的最終z高度可以比由堆疊裝置採用的實際裝置層更厚數百微米。
3D縮放也可以是以垂直定向裝置的形式，例如其中電晶體通道長度是基本上垂直於晶片的表面，而不是較常見的橫向定向電晶體的平行於那表面。許多垂直定向裝置結構面臨的一個問題是如何在裝置的相對端上製造終端，其能夠更容易地實現橫向定向裝置。
101‧‧‧方法
105‧‧‧操作
110‧‧‧操作
115‧‧‧操作
120‧‧‧操作
125‧‧‧操作
130‧‧‧操作
201‧‧‧施體基板
202‧‧‧主基板
203‧‧‧施體-主基板組件
205‧‧‧載子層
210‧‧‧居間層
211‧‧‧晶粒
212‧‧‧虛線
215‧‧‧裝置層
215A‧‧‧核心裝置層
215B‧‧‧前側裝置層
220‧‧‧非原生材料層
240‧‧‧次級主基板
310‧‧‧半導體本體
320‧‧‧互連金屬階層
321‧‧‧互連金屬階層
333‧‧‧前側互連金屬
334‧‧‧背側互連金屬
350‧‧‧IC階層
360‧‧‧3D IC
390‧‧‧鍵
410‧‧‧半導體
440‧‧‧晶體缺陷
480‧‧‧場隔離介電質層
501‧‧‧方法
505‧‧‧操作
510‧‧‧操作
515‧‧‧操作
520‧‧‧操作
530‧‧‧操作
601‧‧‧IC晶粒
602‧‧‧額外的裝置單元
604‧‧‧電晶體結構
605‧‧‧背側基板
610‧‧‧半導體本體
640‧‧‧源極/汲極半導體
650‧‧‧源極/汲極金屬
671‧‧‧間隔件介電質
673‧‧‧閘極電極
680‧‧‧場隔離介電質
690‧‧‧前側堆疊
701‧‧‧方法
705‧‧‧操作
710‧‧‧操作
715‧‧‧操作
725‧‧‧操作
845‧‧‧閘極介電質
911‧‧‧背側表面
1012‧‧‧背側
1120‧‧‧背側隔離介電質
1201‧‧‧方法
1205‧‧‧輸入
1210‧‧‧操作
1215‧‧‧操作
1304‧‧‧電晶體結構
1410‧‧‧蝕刻掩模
1411‧‧‧未保護的裝置半導體區域
1540‧‧‧選擇性露出凹部
1640‧‧‧背側源極/汲極半導體
1650‧‧‧背側源極/汲極金屬
1701‧‧‧方法
1705‧‧‧操作
1710‧‧‧操作
1715‧‧‧操作
1720‧‧‧操作
1809‧‧‧溝槽
1810‧‧‧子鰭半導體
2173‧‧‧犧牲閘極材料
2470‧‧‧凹部
2611‧‧‧背側表面
2712‧‧‧背側
2845‧‧‧背側閘極介電質
2873‧‧‧背側閘極電極
2912‧‧‧背側
3040‧‧‧空隙
3201‧‧‧方法
3205‧‧‧操作
3210‧‧‧操作
3220‧‧‧操作
3230‧‧‧操作
3240‧‧‧操作
3512‧‧‧間隔件凹部
3671‧‧‧背側介電質
3771‧‧‧空隙
3801‧‧‧方法
3805‧‧‧操作
3810‧‧‧操作
3815‧‧‧操作
3820‧‧‧操作
3825‧‧‧操作
3830‧‧‧操作
3835‧‧‧操作
3840‧‧‧操作
3850‧‧‧操作
3855‧‧‧操作
3802‧‧‧方法
3806‧‧‧操作
3808‧‧‧操作
3812‧‧‧操作
3818‧‧‧操作
3826‧‧‧操作
3803‧‧‧方法
3807‧‧‧輸入
3809‧‧‧操作
3813‧‧‧操作
3819‧‧‧操作
3825‧‧‧操作
3834‧‧‧操作
3904‧‧‧平面電晶體結構
3911‧‧‧背側表面
5501‧‧‧背側處理方法
5505‧‧‧輸入
5510‧‧‧操作
5515‧‧‧操作
5610‧‧‧操作
5801‧‧‧方法
5805‧‧‧輸入
5810‧‧‧操作
5815‧‧‧輸出
5915‧‧‧半導體層
6080‧‧‧場隔離介電質
6090‧‧‧背側堆疊
6104‧‧‧平面背側電晶體結構
6110‧‧‧FET通道區域
6140‧‧‧背側源極/汲極半導體
6145‧‧‧背側閘極介電質
6171‧‧‧居間背側介電質間隔件
6173‧‧‧背側閘極電極
6180‧‧‧背側場隔離介電質
6199‧‧‧接合介面
6204‧‧‧背側電晶體結構
6210‧‧‧非平面背側半導體本體
6304‧‧‧背側電晶體結構
6404‧‧‧背側電晶體結構
6504‧‧‧電晶體結構
6704‧‧‧STTM裝置
6707‧‧‧金屬電極
6710‧‧‧電極介面材料層或堆疊
6711‧‧‧晶種層
6712‧‧‧SAF堆疊
6713‧‧‧雙層
6714‧‧‧居間非磁性間隔件
6715‧‧‧雙層
6720‧‧‧固定磁性材料層或堆疊
6730‧‧‧穿隧介電質材料層
6740‧‧‧自由磁性材料層或堆疊
6770‧‧‧介電質材料層
6780‧‧‧金屬電極
6804‧‧‧背側STTM裝置
6807‧‧‧STTM電極
6840‧‧‧鐵電穿隧層
6850‧‧‧緩衝層
6880‧‧‧金屬電極
6897‧‧‧金屬電極
6904‧‧‧FET單元
6980‧‧‧熱導管
6999‧‧‧接合介面
7000‧‧‧晶圓
7001‧‧‧電子測試設備
7002‧‧‧電子測試器
7003‧‧‧電耦接
7004‧‧‧空間轉換器
7010‧‧‧金屬
7011‧‧‧探測器
7015‧‧‧基板
7025‧‧‧探針陣列
7050‧‧‧測試晶粒
7051‧‧‧背側
7101‧‧‧電子測試設備
7103‧‧‧電耦接
7104‧‧‧空間轉換器
7111‧‧‧探測器
7115‧‧‧基板
7120‧‧‧導電跡線路由
7125‧‧‧探針陣列
7151‧‧‧前側
7201‧‧‧方法
7205‧‧‧操作
7210‧‧‧操作
7215‧‧‧操作
7220‧‧‧操作
7225‧‧‧操作
7301‧‧‧導電引腳
7302‧‧‧導電引腳
7303‧‧‧導電引腳
7411‧‧‧前側結構
7412‧‧‧前側結構
7501‧‧‧開口
7511‧‧‧前側結構
7512‧‧‧前側結構
7701‧‧‧導電引腳
7702‧‧‧導電引腳
7703‧‧‧導電引腳
7811‧‧‧前側結構
7813‧‧‧前側結構
7901‧‧‧開口
7911‧‧‧前側結構
7913‧‧‧前側結構
8011‧‧‧前側結構
8012‧‧‧背側結構
8013‧‧‧前側結構
8105‧‧‧行動計算平台
8106‧‧‧伺服器電腦
8110‧‧‧積體系統
8115‧‧‧電池
8120‧‧‧放大圖
8125‧‧‧射頻(無線)積體電路(RFIC)
8130‧‧‧功率管理積體電路(PMIC)
8135‧‧‧控制器
8150‧‧‧單片SoC
8160‧‧‧中介層
8200‧‧‧計算裝置
8202‧‧‧主機板
8206‧‧‧通訊晶片
本文所描述的材料在附圖中以示例的方式，而不是以限制的方式來說明。為了簡單和清楚地說明，在圖中所顯示的元件不一定按比例繪製。例如，一些元件的尺寸可能為了清楚相對於其它元件被誇大。此外，為了清楚的討論，各種實體特徵可以用其簡化的「理想」形式和幾何形狀來表示，但是應當理解的是，實際的實現可以僅接近所示意的理想。例如，可以繪製光滑表面和正方形交點，而不考慮由奈米製造技術形成的結構的有限粗糙度、角落圓角和不完美的角度交叉點特徵。因此，在參考坐標系統的平面中以矩形橫截面繪製的特徵、實際製造的特徵可以替代地具有在特徵的一或多個端部處是圓潤或傾斜的橫截面，其可以致使非矩形(例如，鼓形、梯形等)的橫截面輪廓。此外，在認為適當的地方，參考標記已在圖中重複以指示相應的或類似的元件。在圖中：圖1是根據一些實施例顯示雙面裝置處理方法的流程 圖；圖2A、2B、2C、2D、2E、2F、2G和2H是根據一些實施例利用雙面裝置處理方法處理的基板的平面圖；圖3A、3B、3C、3D、3E、3F、3G、3H、3I和3J是根據一些實施例利用雙面裝置處理方法處理的基板的橫截面圖；圖4A、4B和4C是根據一些實施例進一步顯示包含III-N半導體與介電質材料的居間層的立體圖；圖4D是根據一些實施例進一步顯示包含III-V半導體與介電質材料的居間層的截面圖；圖5是根據一些實施例的顯示背側露出方法的流程圖；圖6是根據一些實施例的具有基板上的IC晶粒與IC晶粒上的電晶體結構的放大圖的基板的平面圖；圖7是根據一些實施例的顯示包含電晶體半導體本體的電隔離的背側處理方法的流程圖；圖8A、8B、8C根據一些實施例顯示當執行在圖7中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖9A、9B、9C根據一些實施例顯示當執行在圖7中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖10A、10B、10C根據一些實施例顯示當執行在圖7中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖11A、11B、11C根據一些實施例顯示當執行在圖7中所示的方法中的一些操作時的電晶體結構的橫截面圖； 圖11D、11E、11F根據一些實施例顯示當執行在圖7中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖12是根據一些實施例的顯示包含背側電晶體源極/汲極接觸金屬的背側處理方法的流程圖；圖13是根據一些實施例的適於形成背側電晶體源極/汲極接觸金屬的電晶體結構的平面圖；圖14A、14B、14C根據一些實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖14D、14E、14F根據一些替代實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖15A、15B、15C根據一些實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖15D、15E、15F根據一些實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖16A、16B、16C根據一些實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖16D、16E、16F根據一些實施例顯示當執行在圖12中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖17是根據一些實施例的顯示包含背側電晶體閘極金屬的背側處理方法的流程圖；圖18A、19A、20A、21A、22A、23A、24A和25A根據一些實施例顯示當執行一些前側製造操作時的電晶體結構的橫截面圖； 圖18B、19B、20B、21B、22B、23B、24B和25B根據一些實施例顯示當執行一些前側製造操作時的電晶體結構的橫截面圖；圖26A、26B、26C根據一些實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖27A、27B、27C根據一些實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖28A、28B、28C根據一些實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖28D、28E、28F根據一些替代實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖29A、29B、29C根據一些替代實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖30A、30B、30C根據一些替代實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖31A、31B、31C根據一些替代實施例顯示當執行在圖17中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖32是根據一些實施例顯示包含介電質間隔件替換的背側處理方法的流程圖；圖33A、33B、33C根據一些替代實施例顯示當執行在 圖32中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖34A、34B、34C根據一些替代實施例顯示當執行在圖32中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖35A、35B、35C根據一些替代實施例顯示當執行在圖32中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖36A、36B、36C根據一些替代實施例顯示當執行在圖32中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖37A、37B、37C根據一些替代實施例顯示當執行在圖32中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖38A根據一些實施例顯示背側露出方法；圖38B是根據一些實施例顯示用於形成非平面電晶體背側源極/汲極半導體和對於平面電晶體是選擇性的接觸金屬的方法的流程圖；圖38C是根據一些實施例顯示用於形成非平面電晶體背側源極/汲極半導體和對於其它非平面電晶體是選擇性的接觸金屬的方法的流程圖；圖39是根據一些實施例的缺少一個源極/汲極接觸金屬的非平面電晶體結構和具有源極/汲極金屬兩者的平面電晶體結構的平面圖； 圖40A、40B、40C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖41A、41B、41C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的平面電晶體結構的橫截面圖；圖42A、42B、42C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖43A、43B、43C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的平面電晶體結構的橫截面圖；圖44A、44B、44C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖45A、45B、45C根據一些實施例顯示當執行在圖38B中所示的方法中的一些操作時的平面電晶體結構的橫截面圖；圖46是根據一些實施例的缺乏一個源極/汲極接觸金屬的非平面電晶體結構以及具有源極/汲極金屬兩者的非平面電晶體結構的平面圖；圖47A、47B、47C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖； 圖48A、48B、48C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖49A、49B、49C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖50A、50B、50C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖51A、51B、51C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖52A、52B、52C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖53A、53B、53C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖54A、54B、54C根據一些實施例顯示當執行在圖38C中所示的方法中的一些操作時的非平面電晶體結構的橫截面圖；圖55根據一些實施例顯示包含背側雜質佈植的背側處理方法的流程圖；圖56A、56B和56C根據一些實施例顯示當執行在圖55 中所示的方法中的一些操作時的電晶體結構的橫截面圖；圖57A、57B和57C根據一些實施例顯示具有背側佈植的電晶體結構的橫截面圖；圖58是根據一些實施例顯示包含半導體的磊晶生長的背側處理方法的流程圖；圖59A、59B、59C根據一些實施例顯示當執行在圖58中所示的方法中的一些操作時的III-N半導體裝置層的橫截面圖；圖60A、60B、60C顯示根據一些實施例顯示當執行在圖58中所示的方法中的一些操作時的半導體裝置層的橫截面圖；圖61A、61B、62A和62B根據一些實施例顯示堆疊的半導體裝置層的橫截面圖；圖63A、63B、64A和64B根據一些實施例顯示堆疊的半導體裝置層的橫截面圖；圖65根據一些實施例顯示垂直定向裝置的平面圖；圖66根據一些實施例顯示圖65所示的垂直定向裝置的截面圖；圖67A根據一些實施例顯示堆疊的1T1R記憶體單元的橫截面圖；圖67B根據一些實施例顯示堆疊的1T1R記憶體單元的橫截面圖；圖68A根據一些實施例顯示堆疊的1T1R記憶體單元的橫截面圖； 圖68B根據一些實施例顯示堆疊的1T1R記憶體單元的橫截面圖；圖69根據一些實施例顯示具有居間熱導管的堆疊裝置層的橫截面圖；圖70是根據一些實施例經由背側來測試測試晶粒的電子測試設備的等角立體圖；圖71是根據一些實施例同時經由背側和前側來測試測試晶粒的電子測試設備的等角立體圖；圖72是根據一些實施例顯示電子測試處理方法的流程圖；圖73是根據一些實施例使用同時背側和前側接觸被電子測試的非平面電晶體結構的平面圖；圖74A、74B、74C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的非平面電晶體結構的橫截面圖；圖75A、75B、75C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的非平面電晶體結構的橫截面圖；圖76A、76B、76C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的非平面電晶體結構的橫截面圖；圖77是根據一些實施例的使用同時背側和前側接觸的被電子測試的邏輯電晶體結構的平面圖；圖78A、78B、78C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的邏輯電晶體結構的橫截面圖；圖79A、79B、79C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的邏輯電晶體結構的橫截面圖； 圖80A、80B、80C根據一些實施例顯示藉由用於電子測試的導電引腳接觸的邏輯電晶體結構的橫截面圖；圖81根據一些實施例顯示採用具有包含雙面互連的複數個FET的SoC的行動計算平台和資料伺服器機器；以及圖82是根據一些實施例的電子計算裝置的功能方塊圖。
【發明內容及實施方式】
一或多個實施例參照附圖被描述。雖然具體配置和佈置被詳細地描繪和討論，但是應當理解，這麼做僅是為了說明的目的。相關領域的技術人員將理解其它配置和佈置是可能的而不脫離本描述的精神和範圍。對於那些相關領域的技術人員顯而易見的，在本文所描述的技術和/或佈置可以在本文中詳細描述之外的各種其它系統和應用中被採用。
在下面的詳細描述中參考了附圖，其形成本發明一部分並顯示了示例性實施例。此外，可以理解的是，在不脫離所請求標的物的範圍下，其他實施例可以被利用，並且結構和/或邏輯上的改變可能發生。還應該注意的是，例如，向上、向下、頂部、底部等的方向和參考可以僅用於幫助描述附圖中的特徵。因此，下面的詳細描述不應被認為具有限制意義，並且所請求標的物的範圍是僅由所附申請專利範圍及其等同物來定義。
在以下的描述中，許多細節被闡述。然而， 對本領域技術人員顯而易見的，實施例可以在沒有這些具體細節的情況下被實施。在一些實例中，眾所周知的方法和裝置以方塊圖的形式被顯示，而不是詳細地說明，以避免模糊實施例。參考遍及本說明書的「實施例」或「一個實施例」或「一些實施例」意味著在至少一個實施例中所包括的關於實施例描述的特定特徵、結構、功能或特性。因此，在遍及本說明書的各處的「在實施例中」或「在一個實施例中」或「一些實施例」之用語的出現，不一定指的是本發明的相同實施例。此外，特定特徵、結構、功能或特性可以用任何合適的方式在一或多個實施例中被結合。例如，第一實施例可以與第二實施例在任何地方結合關聯兩實施例的而不是相互排斥的特定特徵、結構、功能或特性。
如在描述和所附的申請專利範圍中使用的，單數形式「一」、「一個」以及「該」意指也包括複數形式，除非上下文清楚地另外指明。還應當理解的是，如本文所用的用語「和/或」是指並且包括一或多個相關所列的項目的任何以及所有可能的組合。
用語「耦接」和「連接」在本文中可用於描述部件之間的功能或結構關係。但是應當理解的是，這些用語並不作為彼此的同義詞。相對地，在特定實施例中，「連接」可以用於表示兩個或更多元件彼此直接物理、光學或電接觸。「耦接」可意味著兩個或更多元件彼此直接或間接(它們之間具有其他居間元件)物理或電接觸，及/或 兩個或更多元件協同操作或彼此相互作用(例如，如存在因果關係)。
如本文所用的用語「在...上方」、「在...之下」、「在...之間」以及「在...之上」意指一種部件或材料相對於其它部件或材料的相對位置，其中這種物理關係是值得注意的。例如在材料的上下文中，一種材料或設置在其它材料上方或之下的材料，可以是直接接觸或可以具有一或多個居間材料。此外，設置在兩種材料之間的一種材料或材料可以直接與兩層接觸或可具有一或多個居間層。相對地，第一材料或材料在第二材料或材料「之上」係與該第二材料/材料直接接觸。類似的區別是在部件的裝配的上下文中進行。
如遍及本說明書和申請專利範圍中使用的，由用語「中的至少一者」或「中的一或多個」所接合的用語列表可以意指所列出的用語的任意組合。例如，用語「A、B或C的中的至少一者」可能意味著A；B；C；A和B；A和C；B和C；A、B和C。
本文描述了採用裝置結構的雙面處理的IC裝置結構和製造技術。除了通常用於製造IC裝置結構的前側處理之外，雙面處理還包含IC裝置結構的背側處理。雙面處理還可能需要非典型的前側處理，以便於背側處理。在一些示例性實施例中，雙面處理包含前側裝置結構的背側的露出。在一些示例性實施例中，裝置結構的背側的露出(在本文中也稱作「背側露出」或「BSR」)需要晶圓級的 背側處理，其係用以在晶圓區域上整體地或局部地在例如由蝕刻掩模所限制的晶圓區域的部分內移除基板材料的塊體。相比於僅提供穿過基板材料的厚度的電佈線的傳統TSV型技術，如本文所述的背側露出是為了便於IC的裝置層內的裝置結構的進一步製造。這種背側裝置層製造可以個別裝置(例如，電晶體)的密度，甚至單一裝置的子區域內(例如，單一電晶體的終端)來執行。此外，這種背側露出可以被執行，以移除在前側裝置處理期間裝置層被設置在其上的施體基板的僅一部分或基本上全部。因此，當從背側存取的裝置結構的半導體材料的厚度可以僅是幾十或幾百奈米，微米深TSV可變得不必要的。值得注意的是，雖然根據本文的實施例進行更深入的背側處理的情況下，微米深導電TSV可變得不必要的，但例如，TSV型技術仍然可以用作露出裝置層的背側的手段。
如進一步在下面描述的一些示例性實施例，裝置結構的露出背側的處理可能需要下列中的一或多者：犧牲裝置結構和/或前側處理的產物的移除；接觸金屬的沉積，例如，用以增加裝置佈線密度、和/或允許背側電子探測和/或增加裝置終端接觸區域；介電質的沉積，例如，用以增加裝置隔離、增加閘極電極耦接和/或減少寄生電容；半導體的沉積，例如，用以降低寄生電阻和/或改善晶體品質、帶隙工程、在裝置半導體區域中賦予應變和/或形成垂直定向的裝置；及/或製造彼此耦接或緊密接觸的堆疊裝置。
本文所描述的背側露出技術致使從「自下而上」的裝置製造至「中心向外」製造的模式轉變，其中「中心」在前側製造中採用、從背側露出並在背側製造中再次採用的任何層。如應從下面討論中變得清楚的，裝置結構的前側和露出背側的處理可以解決許多與單獨藉由前側處理製造3D IC相關的挑戰。
本文描述的技術可以利用足夠的精度來執行以將在電晶體階層(例如，5-10奈米的數量級上)的裝置層的背側露出。因此，幾乎所有未被積體裝置採用的材料都可以從裝置中丟棄。這種精度是可能的，部分係藉由在基板(例如，晶圓)材料的均勻性控制和材料品質處理的進步。至今，TSV式背側電連接技術尚未致使在降至裝置(例如，電晶體)級的尺寸的具體位置的互連，因為TSV技術通常涉及將基板的背側磨削下來到至少20-50微米的剩餘基板材料係穿過只有導電通孔可被形成的相對大(例如，2-5微米)的直徑的程度。
透過大量的基板材料的移除，在奈米級的電連接成為可能。如以下一些示例性實施例進一步描述的，載子的永久接合(「處理」)可被採用，其中類似於穿透基板通孔的技術採用了相對更柔順的臨時鍵，並且剛性不足以實現足夠的厚度均勻性控制。例如，永久接合(諸如氧化物熔接)可以實現有利於製造本文中進一步描述的結構的機械剛度。氧化物可能非常硬、機械強度高且不具有壓縮性。
如以下一些示例性實施例進一步描述的，對於氧化物材料是非常有選擇性的CMP程序可有利地利用足以移除甚至微米的材料的厚度控制以平面的方式使用減少的材料厚度，並且廣泛地在基板的表面區域上停止至10奈米內的目標厚度。藉由這種平坦性，通常僅限於基板的前側之處理(諸如高解析度微影)也可以在基板的背側上被採用，例如使具有在那些一般前側金屬(例如，裝置接觸)的相同量級的尺寸之電性接觸。這種平面處理可以被單獨使用或與其它基板移除技術接合利用，包含但不限於奈米縮放TSV型基板處理，例如，用以促進個別裝置和/或個別裝置的個別終端可被曝露的足夠小的橫向尺寸的開口的形成。
圖1是根據一些實施例顯示雙面裝置處理方法101的流程圖。方法101可以在晶圓級實施。在一些示例性實施例中，大規格基板(例如，直徑300或450mm)晶圓可以藉由方法101來進行處理。方法101開始於具有包含裝置層的施體基板的操作105。在某些實施例中，裝置層可以包含主動裝置或被動裝置。在一些實施例中，裝置層是由IC裝置採用的半導體材料。在具體的實施例中，裝置層是單晶半導體材料，這種材料往往比是多晶或非晶的薄膜半導體材料提供了裝置效能的優點。舉例而言，在諸如場效電晶體(FET)的電晶體裝置中，該電晶體通道係由半導體裝置層形成。作為另一範例，對於諸如光電二極體的光學裝置，漂移和/或增益半導體係由裝置層形成。裝置層也 可以在具有IC裝置的被動結構中採用。例如，正光波導可以採用從裝置層圖案化的半導體。
在一些實施例中，施體基板包含材料層的堆疊。這種材料堆疊可促進IC裝置層的隨後形成。如本文中所使用的，用語「裝置層」是指至少該裝置層，並且缺乏對於IC裝置功能不需要，因此僅是非功能的大量「開引腳」的施體基板的其它層。例如，「裝置層」可以僅僅包含一個裝置層、多個裝置層，或具有一或多個居間層的裝置層。在某些實施例中，「裝置層」還可以包含其它的一或多個非原生材料層，如下面進一步解釋的，其已沉積在裝置層之上或之下。在圖1所示的示例性實施例中，方法101提供了一種包含藉由一或多個中間材料層與裝置層分離的載子層的施體基板。載子層可以在裝置層的前側處理期間提供機械支撐。載子還可以提供用於半導體裝置層中的晶體的基礎。雖然居間層不必要存在，包含一或多個這種材料層可有利於從裝置層移除載子層，或促進露出裝置層的背側。
方法101繼續於操作110，其中前側製造操作在施體基板上執行以形成包含在裝置層中的一或多個區域的裝置結構。可在操作110採用任何合適的前側處理技術以形成任何合適的IC裝置與在本文別處進一步描述的示例性實施例。這種IC裝置可以包含採用所述裝置層材料和形成在裝置層的前側上的一或多層互連金屬的裝置(例如，電晶體)。在操作115處，施體基板的前側可以接合到主基 板以形成裝置-主機組件。主基板可以用於在裝置層的背側處理期間提供前側機械支撐。主基板還可以包含施體基板上製造的IC裝置可以被互連到其中的積體電路。對於這種實施例，主要和施體基板的接合可以進一步意味著藉由混合(介電質/金屬)接合形成3D互連結構。可在操作115採用任何合適的主基板和晶圓級接合技術，並且一些示例性實施例在本文別處進一步描述。
方法101繼續於裝置層的背側係藉由移除載子層的至少一部分來露出的操作120。在一些進一步的實施例中，裝置層下面的任何居間層的部分也可以在露出操作120期間被移除。在一些其它實施例中，沉積在裝置層的前側上的前側材料也可以在露出操作120期間被移除。如本文別處所描述的，在一些示例性實施例的上下文中，居間層可以有助於裝置層背側的高度均勻的曝露，例如作為在晶圓級背側露出程序中採用的蝕刻標記或蝕刻停止中的一或多個。
在操作125處，從背側露出的裝置層表面被處理以形成雙面裝置層。在某些實施例中，諸如接觸裝置層的任何區域的那些施體基板中的任一者的原生材料在操作125處可以用一或多個非原生的材料來取代。例如，半導體裝置層或居間層的一部分可以用一或多個其它半導體、金屬或介電質材料來取代。在一些其它實施例中，非原生的材料可以被沉積在裝置層的背側的至少一部分上面或之上。在一些進一步的實施例中，在露出操作120期間被移 除的前側材料的部分也可以在操作125處被取代。例如，在前側裝置製造期間形成的半導體本體、介電質間隔件、閘極堆疊或接觸金屬的一部分可以用前側裝置的背側剝層/重新處理期間的一或多個其它半導體、金屬或介電質材料來取代。在另外的其它實施例中，第二裝置層或金屬中介層係接合到露出的背側。
方法101在操作130處完成於裝置層-主基板組件的輸出。裝置層-主基板組件接著可以被進一步處理。例如，任何合適的技術可用於將裝置層-主基板組件單一化和封裝。當主基板是完全犧牲的，裝置層-主基板的封裝可能意味著從裝置層將主基板分離。當主基板不是完全犧牲的(例如，當主基板也包含裝置層)，在操作130處的裝置層-主基板組件輸出在方法101的後續迭代期間(圖1中的用虛線)可能被反饋作為到操作115的主基板輸入。作為主基板，裝置層-主組件可以與另一施體基板進行連接，並且方法101迭代。方法101的迭代可以由此形成任何數量的雙面裝置層的晶圓級組件，例如，其每一個的厚度僅為幾十或幾百奈米。在一些實施例中，並且如本文別處進一步描述的，裝置層內的一或多個裝置(例如，電晶體)或裝置胞元(例如，1T-1R的記憶體胞元)在操作130處被電子測試，例如作為雙面裝置層的晶圓級組件的製造中的良率控制點。在下文中進一步描述的一些實施例中，電子測試意味著背側裝置探測。
圖2A、2B、2C、2D、2E、2F和2G是根據一 些實施例利用諸如方法101的雙面裝置處理方法處理的基板的平面圖。圖3A、3B、3C、3D、3E、3F、3G、3H和3I是根據一些實施例利用雙面裝置處理方法處理的基板的對應橫截面圖。如圖2A和3A所示，施體基板201在前側晶圓表面上的任意空間佈局中包含複數個IC晶粒211。IC晶粒211的前側處理可以在用以形成任何裝置結構的任何技術之後被執行。在示例性實施例中，晶粒211在裝置層215內包含一或多個半導體區域。晶粒211還包含在裝置層215的前側上的一或多個前側互連金屬層(未顯示)。居間層210將裝置層215的背側與載子層205分隔開。在示例性實施例中，居間層210與載子層205和裝置層215兩者直接接觸。可替代地，一或多個間隔層可設置在居間層210和裝置層215和/或載子層205之間。施體基板201還可以例如在裝置層215上方和/或載子層205下方包含其它層。
裝置層215可以包含已知適合於諸如但不限於電晶體、二極體和電阻器的特定IC裝置的任何裝置材料成分的一或多個層。在一些示例性實施例中，裝置層215包含一或多個IV族(即，IUPAC族14)半導體材料層(例如，Si、Ge、SiGe)、III-V族半導體材料層(例如，GaAs、InGaAs、InAs、InP)，或III-N族半導體材料層(例如，GaN、AlGaN、InGaN)。裝置層215還可以包含一或多個II-VI族半導體材料層，或半導體過渡金屬二硫屬化物(TMD或TMDC)層。在其它實施例中，裝置層215包含一或多個石墨烯層，或具有半導體性質的石墨烯材料層。在又 其它實施例中，裝置層215包含一或多個氧化物半導體層。示例性氧化物半導體包含過渡金屬(例如，IUPAC族4-10)或後過渡金屬(例如，IUPAC族11-14)的氧化物。在有利的實施例中，氧化物半導體包含Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一者。金屬氧化物可以是次氧化物(A2O)、一氧化物(AO)、二氧化物(AO2)、三氧化物(ABO3)，以及其混合物。在其它實施例中，裝置層215包含一或多個磁性的、鐵磁性的、鐵電的材料層。例如，裝置層215可包含已知適合於諸如但不限於磁性穿隧接面(MTJ)裝置的穿隧接面裝置的任何材料的一或多層。
在一些實施例中，裝置層215基本上是單晶的。雖然是單晶的，可能仍然存在顯著數量的晶體缺陷。在其它實施例中，裝置層215是非晶的或多晶的(例如，微或奈米晶體)。裝置層215可以是任何厚度(例如，圖3A中的z維度)。在一些示例性實施例中，裝置層215具有比採用作為晶粒211的功能半導體區域的半導體區域中的至少一些的z厚度大的厚度。建立在裝置層215上和/或嵌入在裝置層215內的功能區域不需要穿過裝置層215的整個厚度延伸。在一些實施例中，晶粒211的半導體區域僅設置在圖3A中由虛線212限定的裝置層215的頂側厚度之內。例如，晶粒211的半導體區域可具有200-300奈米以下的z厚度，而裝置層可以具有700-1000奈米以上的z厚度。因此，約在600奈米的裝置層厚度可以將晶粒211的半導體區 域與居間層210分離。更大的裝置層厚度也是可能的，例如從1000奈米至10微米的範圍。
載子層205可以與裝置層215具有相同的材料成分，或可以與裝置層215具有不同的材料成分。對於載子層205和裝置層215具有相同成分的實施例，這兩個層可以由其相對於居間層210的位置來識別。在一些實施例中，裝置層215是晶體IV族、III-V族或III-N族半導體，載子層205是與裝置層215相同的晶體IV族、III-V族或III-N族半導體。在替代實施例中，裝置層215是晶體IV族、III-V族或III-N族半導體，載子層205是不同於裝置層215的晶體IV族、III-V族或III-N族半導體。在又其它實施例中，載子層205可以包含(或者是)裝置層215被轉移到或在生長其上的材料。例如，載子層205可以包含一或多個非晶氧化物層(例如，玻璃)或晶體氧化物層(例如，藍寶石)、聚合物片材，或建立或層壓成已知在IC裝置處理期間適合作為載子的結構支撐的任何材料。載子層205可以是作為載子材料性質與基板直徑的函數的任何厚度(例如，在圖3A中的z維度)。例如，當載子層205是大格式(例如，300-450毫米)半導體基板，則載子層厚度可以是700-1000微米以上。
在一些實施例中，一或多個居間層210被設置在載子層205和裝置層215之間。在一些示例性實施例中，居間層210在組成上與載子層205不同，使得其可以在載子層205的隨後移除期間用作檢測的標記。在一些這種實施 例中，居間層210具有當曝露於載子層205的蝕刻劑時，將相較於載子層205以顯著較慢的速率來蝕刻的成分(即，居間層210用作載子層蝕刻程序的蝕刻停止)。在進一步的實施例中，居間層210具有與裝置層215不同的成分。例如，居間層210可以是金屬、半導體或介電質材料。
在一些示例性實施例中，其中載子層205和裝置層215中的至少一者是晶體半導體，而居間層210也是晶體半導體層。居間層210可進一步與載子層205和/或裝置層215具有相同的晶體性和晶體定向。相對於居間層210是形成非晶絕緣體或將居間層210接合(例如，熱壓縮接合)到裝置層215和/或載子層205的必要材料的替代實施例，這種實施例可以具有降低施體基板成本的優點。
對於居間層210是半導體的實施例，主要半導體晶格元件、合金成分或雜質濃度中的一或多個可以至少在載子層205和居間層210之間變化。在至少載子層205是IV族半導體的一些實施例中，居間層210也可以是IV族半導體，但不同的IV族元素或合金的和/或摻雜有與載子層205的雜質物質不同的雜質程度的雜質物質。例如，居間層210可以是磊晶生長在矽載子上的矽鍺合金。對於這種實施例，偽晶居間層可以異質生長到低於居間層成為異型之點的臨界厚度的任何厚度。可替代地，居間層210可以是具有大於臨界厚度之厚度的鬆弛緩衝層。
在其它實施例中，其中至少載子層205是III-V族半導體，居間層210也可以是III-V族半導體，但不同的 III-V族合金和/或摻雜有與載子層205的雜質物質不同的雜質程度的雜質物質。例如，居間層210可以是磊晶生長在GaAs載子上的AlGaAs合金。在載子層205和裝置層215都是晶體半導體的一些其它實施例中，居間層210也是晶體半導體層，其還可以與載子層205和/或裝置層215具有相同的晶體性和晶體定向。
在載子層205和居間層210皆是相同的或不同的主要半導體晶格元素的實施例中，雜質摻雜物可以區分載子和居間層。例如，居間層210和載子層205兩者都可以是矽晶體，其中居間層210缺乏存在於載子層205中的雜質，或者摻雜有載子層205缺乏的雜質，或者摻雜到與存在於載子層205中的雜質不同的程度。雜質區分可賦予載子和居間層之間的蝕刻選擇性，或僅引入可以用來作為背側處理可以被預測的標記的可檢測種類。
居間層210可以摻雜有電活性的雜質(即，使居間層210為n型或p型半導體)，或沒有，當雜質可以在諸如在操作120中所描述的後續載子層移除期間提供用於檢測居間層210的基礎。用於某些半導體材料的示例性電活性雜質包含III族元素(例如，B)、IV族元素(例如，P)。任何其它元件也可以被採用作為非電活性種類。居間層210內的雜質摻雜濃度僅需要隨載子層205的雜質摻雜濃度變化一足夠進行檢測的量，其可作為檢測技術和檢測器靈敏度的函數被預先確定。
如本文其它地方進一步描述的，居間層210可 以具有與裝置層215不同的成分。在一些這種實施例中，居間層210可以具有與裝置層215不同的帶隙。例如，居間層210可以具有比裝置層215更寬的帶隙。
在居間層210包含介電質材料的實施例中，介電質材料可以是無機材料(例如，SiO、SiN、SiON、SiOC、氫倍半矽氧烷、A基倍半矽氧烷)或有機材料(聚醯亞胺、聚降冰片烯、苯並環丁烯)。對於一些介電質實施例，居間層210可以被形成為嵌入層(例如，藉由將氧佈植到矽裝置和/或載子層的SiOx)。介電質居間層的其它實施例可能需要將載子層205接合(例如，熱壓縮接合)到裝置層215。例如，當施體基板201是氧化物上半導體(SOI)基板，則載子層205和裝置層215中的任一個或兩者可以被氧化並且接合在一起以形成SiO居間層210。類似的接合技術可用於其它無機或有機介電質材料。
在一些其它實施例中，居間層210包含在該層內橫向(即，在圖3A中的X方向)間隔開的兩種或多種材料。所述兩種或多種材料可以包含介電質和半導體、介電質和金屬、半導體和金屬、介電質和半導體、兩種不同的介電質、兩種不同的半導體，或兩種不同的金屬。在這種居間層之內，第一材料可以圍繞穿過居間層的厚度延伸的第二材料的島。例如，居間層可包含圍繞穿過居間層的厚度延伸的半導體的島的場隔離介電質。半導體可以被磊晶地生長在圖案化的介電質的開口內，或介電質材料可以被沉積在圖案化的半導體的開口內。
在一些示例性實施例中，半導體的特徵(如鰭或凸台)被蝕刻到半導體裝置層的前側表面。圍繞這些特徵的溝槽可以隨後利用隔離介電質被回填，例如在任何已知的淺溝槽隔離(STI)程序之後。半導體特徵或隔離介電質中的一或多個可被用於終止背側載子層移除程序，例如，作為背側露出蝕刻停止。在一些實施例中，溝槽隔離介電質的曝露可能會停止、顯著延緩或引發用於終止背側載子研磨的可檢測訊號。例如，採用對於移除隔離介電質(例如，SiO)具有有利於移除載子半導體(例如，Si)的高選擇性的漿料的載子半導體的CMP研磨可以在環繞包含裝置層之半導體特性的溝槽隔離介電質的(底部)表面的曝露時顯著地減慢。因為該裝置層被設置在居間層的前側，該裝置層不需要直接曝露於背側露出程序。
作為另一範例，半導體的島可以從穿過設置在載子層上的介電質層厚度延伸的針孔內的晶體載子表面生長。對於這種實施例，居間層是嵌入在介電質層內的半導體島的合成物。施體基板的製造可以利用晶體載子層(如矽、另一IV族半導體或其它)繼續進行。介電質層(例如，SiO)可藉由沉積在載子層上、掩蔽和蝕刻以形成穿過該介電質層的開口的高密度陣列。這種開口可以是溝槽或針孔。這種開口的臨界尺寸(CD)可以是幾十奈米到幾微米的量級。在一些實施例中，開口的長寬比足夠(例如，4：1以上)用以實現在該開口中生長的半導體內的晶體缺陷的長寬比捕獲(ART)。載子層的晶體表面係在每個開口內曝 露。從露出載子表面的異質磊晶或同質磊晶生長利用晶體半導體回填開口的陣列。在一些實施例中，例如，矽在非矽晶種表面的ART圖案內生長。在一些其它實施例中，III-V族材料在III-V族或IV族晶種表面上的ART圖案內生長。在一些其它實施例中，III-N材料在元素或合金化的IV族晶種表面上ART圖案內生長。在一些進一步的實施例中，晶體半導體的側向磊晶過度生長(LEO)隨後使用任何已知技術來執行以橋接晶體半導體的島並且形成在針孔居間層210上延伸的連續裝置層215。
圖4A、4B和4C是進一步顯示III-N半導體生長為居間層210的一部分與裝置層215的一些示例性實施例的立體圖。在一些這種異質磊晶實施例中，居間層半導體可以是生長在IV族(例如，矽)載子層上的III-N族材料(例如，GaN)。每個III-N磊晶島可利用基本上正交於載子生長表面的六角形/纖鋅礦c軸來放寬。如圖4A所示，施體基板201包含沉積在載子層205(例如，晶體矽)上的場隔離介電質層480(例如，SiO)。半導體410是異質地從載子層205的表面生長、回填在場隔離介電質層480處的開口的III-N材料(例如，GaN)。III-N半導體的LEO進一步在圖4B中描繪。對於可用於圖4A-4C中所示的生長程序的磊晶生長參數的額外描述，有興趣的讀者可參考國際申請案PCT/US2014/56299(US申請案15504634)(2014年9月19日提交，並且根據共同所有權或轉讓)。如圖4B所示，對於具有所描繪的定向的六方晶體，當裝置層215生長超過場隔 離介電質層480，晶體缺陷440在側向過度生長期間將側向地滑行，變得更平行於III-N半導體的c平面。如圖4C所示，當合併III-N半導體島，形成了連續的III-N半導體裝置層215。額外的材料層(諸如極化層(未顯示))可以生長為裝置層215的另一部件。極化層可在裝置層215內的材料介面處促進二維電子氣體(2DEG)。
有利的是，顯示在圖4C中的施體基板201可在沒有分離的基板的任何接合和/或裝置層215的轉移來製造。施體基板201可以進一步在任何本文別處所描述的方法之後進行處理。在一些III-N裝置層的實施例中，高電子遷移率電晶體(HEMT)被製造在III-N裝置層215中。載子層205和/或居間層210可以從裝置層215被移除，例如，如本文別處所描述的。有利的是，針孔場隔離介電質層480還可以在隨後移除載子層205期間提供優良的蝕刻停止。在蝕刻停止之後，背側露出程序可進一步移除居間層210、曝露裝置層215的背側。
包含半導體和介電質兩者的居間層內的半導體材料也可以是異質磊晶生長的III-V族材料。如本文所用的，異質磊晶生長是指從另一種材料成分的另一晶體的表面生長一種材料成分的晶體。舉例而言，III-V磊晶裝置層(例如，InAlAs、InGaAs等)可以藉由在晶體IV族(例如，Si、Ge、SiGe)或III-V族(例如，GaAs)載子層上沉積的針孔介電質來生長。對於一些這種實施例，施體基板201可能是基本上如圖4D所示，其中居間層210包含針孔或溝槽 場隔離介電質層480，並且半導體410是生長在基部針孔和/或溝槽內的III-V族化合物(例如，InAlAs)。裝置層215進一步生長在針孔和/或溝槽的頂部部分內的半導體410上。在一些示例性實施例中，裝置層215是不同於如居間層210的一部分生長的合金成分的合金成分的第二III-V族材料(例如，InGaAs)。接著隨後的處理可以形成裝置層215內的裝置(例如，電晶體)。例如，如本文其它地方所描述的，裝置層215可以被製造成鰭或其它非平面結構。
值得注意的是，對於居間層包含半導體和介電質兩者的實施例，居間層的厚度可以是顯著地大於臨界厚度，其中由於居間層和載子之間的晶格失配，發生了鬆弛。而臨界厚度之下的居間層可以是厚度不足以容納晶圓級背側露出程序的非均勻性，具有更大厚度的實施例可以有利地提高背側露出程序的窗口。具有針孔介電質的實施例還可以促進載子層從裝置層的後續分離，以及提高該裝置層內的晶體品質(例如，在裝置層215內)。
包含半導體和介電質兩者的居間層內的半導體材料也可以是同質磊晶的。如本文所用，同質磊晶生長是指從相同的材料的成分的另一種晶體的表面生長一種材料成分的晶體。在一些示例性實施例中，矽磊晶裝置層透過設置在矽載子層上的針孔介電質而生長。對於這樣的實施例，施體基板結構也可以是基本上如圖4D所示的，其中針孔介電質可以促進載子層和裝置層的隨後分離。
包括半導體和介電質二者的居間層還可以包 括蝕刻到載子層(諸如但不限於矽層)的前側的半導體特徵。這些特徵在被介電質材料(例如STI)包圍時可以具有與生長到針孔介電質中的同質磊晶結構基本相同的結構。對於這樣的實施例，施體基板結構可以再次與圖4D中所示的裝置層215類似，並且居間層210內的半導體與載子層205是相同的材料。在這樣的實施例中，介電質材料480可以再次促進載子層和裝置層的隨後分離。
繼續描述圖2A和圖3A，居間層210也可以是金屬。對於這種實施例，所述金屬可以是已知適合於接合到載子層205或裝置層215的任何成分。例如，載子層205和裝置層215中的任一者或兩者可以用金屬完成，諸如但不限於Au或Pt，並隨後接合在一起，例如，用以形成Au或Pt居間層210。這種金屬也可以是還包含圍繞金屬特徵的圖案化的介電質的居間層的一部分。
居間層210可以是任何厚度(例如，圖3A中的z高度)。居間層210應該足夠厚以確保載子移除操作可以在曝露裝置區域和/或裝置層215之前被可靠地終止。居間層210的示例性厚度的範圍從幾百奈米至幾微米。例如，所述厚度可以隨著要被移除的載子材料的量、所述載子移除程序的均勻性，以及載子移除程序的選擇性的函數而變化。對於居間層210具有與載子層205相同的結晶性和晶體定向的實施例，載子層的厚度可藉由居間層210的厚度來減少。換句話說，居間層210可以是還用作載子層205的700-1000微米厚的IV族晶體半導體基板的頂部。在偽晶異 質磊晶的實施例中，居間層的厚度可受限於臨界厚度。對於採用ART或另一個完全鬆弛的緩衝架構的異質磊晶居間層的實施例，居間層210可具有任意厚度。
如圖2B和圖3B進一步所示的，對於背側處理是用以在晶圓面積的實質部分上(例如，晶圓的整體上)移除載子基板材料的實施例，施體基板201可以是首先接合到主基板202，以形成施體-主基板組件203。在下降到次微米厚度的背側處理被限制在足夠小的區域(例如，與IC中的電晶體的子集重合)的替代實施例中，可避免這種主基板接合。在圖示的實施例中，然而，施體基板201的前側表面被接合到主基板202的表面上，使得裝置層215接近主基板202，並且載子層205遠離主基板202。主基板202可以是已知適合於接合到裝置層215的任何基板和/或製造於裝置層215上的前側堆疊。在一些實施例中，主基板202包含一或多個額外的裝置層。例如，主基板202可進一步包含一或多個裝置層(未描繪)。主基板202可包含在主基板202的裝置層中製造的IC裝置互連的積體電路，其中在裝置層215接合到主基板202的情況下，可進一步藉由晶圓級鍵結來形成3D互連結構。
儘管圖3B未描繪細節，任何數量的前側層(如互連金屬化階層和層間介電質(ILD)層)可以存在於裝置層215和主基板202之間。主基板202和施體基板201的厚度可以基本上從相同的厚度到顯著厚於另一者的厚度(例如，5到10倍)而變化。對於一些實施例，主基板202的厚度是數 微米(例如，20-50微米)，並且也包含積體電路。在一些實施例中，施體和主基板可以是背對面接合(例如，主基板202的背側接合到施體基板201的前側)。對於這種實施例，主基板201上的電路可以包含穿過數微米的主基板厚度延伸的TSV。這些TSV可以根據任何已知的技術接合到施體基板201上的特徵。如此，數十微米厚的主基板202可以用作IC的永久性特徵，其具有引導不受限制地通過由主基板202提供的機械支撐的施體基板201的隨後背側處理的較大厚度。可替代地，施體和主基板可以面對面接合。對於這種實施例，主基板201上的電路不需要包含穿過數微米的主基板厚度延伸的TSV。取而代之的是，在施體基板201的前側上的特徵可以根據任何已知的技術接合到主基板202的前側上的特徵。因為由主基板202提供的機械支撐，數十微米厚的主基板202可以再次用作引導具有擺脫最小厚度限制的厚度的施體基板201的後續背側處理。利用將主基板202的背側曝露，主基板202可能最終被薄化，例如在由主基板厚度提供的剛性之後的製造流程的結尾不再是有利的。
可以採用任何技術來接合主基板202和施體基板201。在本文別處進一步描述的一些示例性實施例中，施體基板201與主基板202的接合係藉由金屬-金屬、氧化物-氧化物或混合(金屬/氧化物-金屬/氧化物)熱壓接合。這種永久接合技術可以有利地提供高剛性。
利用面對載子層205相對側上的裝置層215的 主基板202，載子層205的至少一部分可以如圖2C和3C進一步所示的被移除。在整個載子層205被移除之處，施體-主基板組件203保持具有平面背側和前側表面的高度均勻的厚度。可替代地，載子層205與居間層210可以被選擇性地移除(例如，載子層205被掩蔽，並且居間層210僅在未掩蔽的子區域被曝露或移除)以形成非平面的背側表面。在由圖2C、3C所示的示例性實施例中，載子層205係從施體-主基板組件203的整個背側表面上被移除。載子層205可以被移除，例如藉由切割、打磨和/或研磨(例如，化學機械研磨)和/或濕式化學蝕刻，和/或電漿蝕刻穿過載子層的厚度以曝露居間層210。一或多個操作可被用來移除載子層205。有利的是，基於持續時間或敏感於居間層210的曝露的端點訊號，移除操作可被終止。
在進一步的實施例中，例如，如由圖2D和3D所示，居間層210也至少部分地蝕刻以曝露裝置層215的背側。在居間層210作為載子層的蝕刻停止和/或載子層的蝕刻端點觸發器使用之後，居間層210的至少一部分可以被移除。在整個居間層210被移除(例如，利用高度選擇性的CMP)之處，施體-主基板組件203藉由居間層比載子層薄得多來維持具有平面背側和前側表面的高度均勻裝置層厚度。可替代地，居間層210可以被掩蔽，並裝置層215僅在未掩蔽的子區域曝露，從而形成非平面的背側面。在由圖2D、3D所示的示例性實施例中，居間層210從施體-主基板組件203的整個背側表面移除。居間層210可以這樣被移 除，例如，藉由研磨(例如，化學機械研磨)和/或毯式濕式化學蝕刻，和/或毯式電漿蝕刻穿過居間層的厚度以露出裝置層215。一或多個操作可以被用來移除居間層210。有利的是，基於持續時間或敏感於裝置層215的曝露的端點訊號，移除操作可被終止。
在一些進一步的實施例中，例如，如圖2E和圖3E所示，裝置層215被部分蝕刻以曝露先前在前側處理期間形成的裝置結構的背側。在裝置層215製造於裝置半導體區域中的一或多個和/或裝置層215用作居間層的蝕刻停止或端點觸發器之後，裝置層215的至少一部分可以被移除。裝置層215在整個基板區域上被薄化處，施體-主基板組件203保持具有平面後表面和前表面的高度均勻降低的厚度。可替代地，裝置層215可以被掩蔽，並且裝置結構(例如，裝置半導體區域)僅在未掩蔽的子區域選擇性地露出，從而形成非平面的背側表面。一些這種實施例在下面進一步描述。在由圖2E和3E所示的示例性實施例中，然而，裝置層215在施體-主基板組件203的整個背側表面上被薄化。裝置層215可以被薄化，例如藉由研磨(例如，化學機械研磨)和/或濕式化學蝕刻，和/或電漿蝕刻穿過裝置層的厚度以曝露先前在裝置層215的前側處理期間形成的一或多個裝置半導體區域，和/或一或多個其它裝置結構(例如，前側裝置終端接觸金屬、閘極電極間隔件介電質等)。一或多個操作可被用來薄化裝置層215。有利的是，裝置層薄化可以基於持續時間或敏感於裝置層215內的圖 案化特徵的曝露的終點訊號被終止。例如，在前側處理形成裝置隔離特徵(例如，淺溝槽隔離)之處，裝置層215的背側薄化可以在曝露隔離介電質材料時被終止。
非原生材料層可以被沉積在居間層的背側表面、裝置層，和/或裝置層215內的特定裝置區域，和/或一或多個其它裝置結構(例如，前側裝置終端接觸金屬、間隔件介電質等)之上。從背側曝露(露出)的一或多種材料可覆蓋有非原生材料層或用這種材料來取代。在一些實施例中，如圖2F、3F所示，非原生材料層220係沉積在裝置層215上。非原生材料層220可以是與被移除以露出裝置層的背側的材料具有不同成分和/或微結構的任何材料。例如，在居間層210被移除以露出裝置層215之處，非原生材料層220可以是與居間層210具有不同成分和/或微結構的另一種半導體。在裝置層215是III-N半導體的一些這種實施例中，非原生材料層220也可以是與在III-N裝置區域的露出背側表面上再生長的成分相同或不同的III-N半導體。這種材料可以從所述露出III-N裝置區域被磊晶地再生長，例如，以相較於被移除的材料具有更好的晶體品質，和/或在裝置層內和/或裝置層內的裝置區域誘發應變，和/或形成適合於製造堆疊(多層)裝置的裝置區域的垂直(例如，z維度)堆疊。
在裝置層215是III-V族半導體的一些其它實施例中，非原生材料層220也可以是與在III-V裝置區域的露出背側表面上再生長的成分相同或不同的III-V半導體。這 種材料可以從所述露出III-V裝置區域被磊晶地再生長，例如，以相較於被移除的材料具有更好的晶體品質，和/或在裝置層內和/或裝置層內的特定裝置區域誘發應變，和/或形成適合於堆疊(多層)裝置的裝置半導體區域的垂直堆疊。
在裝置層215是IV族半導體的一些其它實施例中，非原生材料層220也可以是與在IV裝置區域的露出背側表面上再生長的成分相同或不同的IV半導體。這種材料可以從所述露出IV裝置區域被磊晶地再生長，例如，以相較於被移除的材料具有更好的晶體品質，和/或在裝置層內和/或裝置層內的特定裝置區域誘發應變，和/或形成適合於堆疊(多層)裝置的裝置半導體區域的垂直堆疊。
在一些其它實施例中，非原生材料層220是介電質材料，諸如但不限於SiO、SiON、SiOC、氫倍半矽氧烷、甲基倍半矽氧烷、聚醯亞胺、聚降冰片烯、苯並環丁烯，或類似物。這種介電質的沉積可以用於電隔離可能已在施體基板201的前側處理期間預先形成的各種裝置結構(諸如半導體裝置的區域)。這種介電質材料層可以係進一步包含互連金屬層或階層的背側材料堆疊的第一層。
在一些其它實施例中，非原生材料層220是導電材料，諸如已知適合用於接觸從背側露出的裝置區域的一或多個表面的任何元素金屬或金屬合金。在一些實施例中，非原生材料層220是適合於接觸從背側露出的裝置區域(諸如電晶體的源極/汲極(即，源極或汲極)區域)的金 屬。
在一些實施例中，非原生材料層220是材料的堆疊，如包含閘極介電質層和閘極電極層兩者的FET閘極堆疊。舉例而言，非原生材料層220可以是適合於接觸從背側露出的半導體裝置區域(諸如電晶體通道區域)的閘極堆疊。任何描述為裝置層215的選項的其它材料還可以被沉積在裝置層215的背側。例如，非原生材料層220可以是上述的氧化物半導體、TMDC或穿隧材料中的任一者，其可以被沉積在背側，例如，用以增量地製造垂直堆疊的裝置層。
背側晶圓級處理可用已知適合於前側處理的任何方式繼續。例如，非原生材料層220可以使用任何已知的微影和蝕刻技術被圖案化成主動裝置區域、裝置隔離區域、裝置接觸金屬，或裝置互連。背側晶圓級處理可以進一步製造將不同裝置的終端耦接到IC的一或多個互連金屬化階層。在本文其它地方進一步描述的一些實施例中，背側處理可以用來將電力匯流排互連到IC內的各種裝置終端。
在一些實施例中，背側處理包含接合到次級主基板。這種接合可以採用任何層轉移程序以將背側(例如，非原生的)材料層接合到另一基板。在這種接合之後，先前的主基板可以被移除作為犧牲施體以重新曝露裝置層的前側堆疊和/或前側。這種實施例可以令具有作為組件的核心的第一裝置層的裝置層的側對側層壓迭代。在 圖2G和3G所示的一些實施例中，接合到非原生材料層220的次級主基板240在主基板202被移除時至少提供了機械支撐。
任何接合，諸如但不限於熱壓縮接合或類似的燒結程序可以用來接合次級主基板240與非原生材料層220。在一些實施例中，次級主基板240和非原生材料層220的表面層皆是熱壓縮接合的連續介電質層(例如，SiO)。在一些其它實施例中，次級主基板240和非原生材料層220的表面層皆包含熱壓縮接合的金屬層(例如Au、Pt等)。在其它實施例中，次級主基板240和非原生材料層220的表面層中的至少一者被圖案化，包含圖案化的金屬表面(即，跡線)和環繞介電質(例如，隔離)兩者，其為熱壓縮接合以形成混合(例如，金屬/氧化物)接合。對於這種實施例，在次級主基板240和圖案化的非原生材料層220處的結構特徵可以在接合程序期間對齊(例如，光學地)。在一些實施例中，非原生材料層220包含耦接到在裝置層215中製造的電晶體的終端的一或多個導電背側跡線。所述導電背側跡可以例如被接合到次級主基板240上的金屬。
在替代實施例中，次級施體基板係接合到非原生材料層220。圖3G所示的組件也適用於這種實施例，然而對於以基本上相同於上面針對施體基板201描述的方式之範例，至少直到完成次級施體基板的背側處理，主基板202不會被移除。如此，任何數量的施體基板可依賴由主基板202提供的支援被堆疊並且薄化。在這種支援不再 需要之後，主基板202可以被薄化(例如，主基板202被面對面與施體基板201接合。
裝置層與主(或次級施體)基板的接合可在裝置層的前側處理已經完成之前或之後從裝置層的前側和/或背側進行。接合程序可以在施體基板上的裝置(例如，電晶體)的前側製造基本上完成之後進行。可替代地，主(或次級施體)基板的接合可在完成施體基板上的裝置(例如，電晶體)的前側製造之前進行，在這種情況下，在施體基板上的裝置層的前側可在背側接合到主(或次級施體)基板之後接收額外的處理。如圖2H和3H進一步所示，例如，前側處理包含移除主基板202以重新曝露裝置層215的前側。此時，施體-主基板組件203包含透過非原生材料層220接合到裝置層215的次級主基板240。
圖3I顯示進一步根據一些實施例顯示前側和背側金屬的裝置層215的放大圖。在圖3I中，未顯示主基板，例如已在裝置封裝程序期間被移除。裝置層215包含複數個由隔離介電質480所包圍的半導體本體310。例如，半導體本體310處的每一個可以是一或多個finFET的部件。前側互連金屬333包含複數個嵌入在層間介電質(ILD)內的互連金屬階層320。背側互連金屬334包含複數個嵌入在層間介電質(ILD)內的互連金屬階層321。例如如下面進一步描述的，前側互連金屬333和背側互連金屬334可以具有不同的材料成分和/或尺寸。互連金屬333和334中的每一個可以具有通常具有從那些較低階層釋放的尺寸的較高 階層的任意數量的階層。當完全與前側互連金屬333和背側互連金屬334兩者互連時，裝置層215是一個IC階層350。IC階層可僅包含前側互連金屬和背側互連金屬中的一者或兩者。單一IC階層可以根據任何合適的技術來進行封裝。可替代地，如上所述，IC階層可以與包含另一裝置層的次級主或施體基板接合。
圖3J還根據一些實施例顯示接合成3D IC360的複數個IC階層350。每個IC階層350包含裝置層215，例如具有本文其它地方所描述的任何特性。如圖所示，3D IC360沒有任何與本體晶體基板材料相關的厚度額外開引腳。在沒有這種材料的情況下，3D IC360不具有微米厚的TSV結構。相對地，IC階層350藉由可以是任何合適的接合技術(諸如，但不限於熱壓接合或接合接合)的鍵390彼此介接。鍵390是在兩條互連金屬層之間的足以實現分離的IC階層的互連金屬特徵之間的充分對準的幾何形狀。任何數量的IC階層350可以例如根據本文所描述的一或多個技術來接合。在一些實施例中，數對IC階層被面對面接合(前側到前側)。在一些實施例中，數對IC階層被背對背接合(背側到背側)。在一些實施例中，數對IC階層被面對背接合(前側到背側)，前側和背側之間的區別係取決於實現。在具有至少四個IC階層的一些實施例中，第一(內)對IC階層被面對面接合，而所述第一對中的各別一者與第二(外)對IC階層中的各別一者背對背接合。
圖5是根據一些實施例的顯示背側露出方法 501的流程圖。方法501可以用來例如移除施體-主基板組件的載子層和居間層的至少一部分，例如，如操作120(圖1)的一部分，並且如圖2C-2E和圖3C-3E所示的。在操作505處，方法501開始於施體-主基板組件的輸入。在一些實施例中，在操作505接收的施體-主基板組件是如圖3B所示的施體-主基板組件203。在操作510處，在施體-主基板中的載子層的厚度被研磨掉(例如，CMP)和/或利用用濕式或乾式(例如，電漿)蝕刻程序被蝕刻。已知適合於載子層的成分的任何打磨、研磨和/或掩蔽或未掩蔽的濕式/乾式蝕刻程序可以在操作510處採用。例如，在載子層是IV族半導體(例如，矽)的情況，已知適合用於薄化半導體的CMP漿料可在操作510處採用。作為另一範例，已知適合用於將特徵蝕刻到IV族半導體中的任何濕式蝕刻劑或電漿蝕刻程序也可在操作510處採用。
在一些實施例中，在操作510之前，將沿著基本上平行於居間層的斷裂面的載子層切割。切割或斷裂程序可以用來移除作為本體的載子層的實質部分、減少移除載子層所需的研磨或蝕刻時間。例如，在載子層厚度為400-900微米的情況下，100-700微米可能被切除。可以在操作510處採用任何已知用來促進晶圓級斷裂的毯式佈植。在一些示例性實施例中，光元件(例如，H、He或Li)被佈植到斷裂面希望的載子層內的均勻目標深度。在這種切割程序之後，保留在施體-主基板組件中的載子層的厚度接著可以被研磨或蝕刻以完成移除。可替代地，在載子 層不斷裂的情況下，打磨、研磨和/或蝕刻操作510可以被應用以移除載子層的更大厚度。
在操作515處，居間層的曝露被檢測。檢測操作515係用以在曝露裝置層之前，識別施體基板的背側表面何時已經進展到居間層。任何已知適合於檢測用於載子層和居間層材料之間的轉換的端點檢測技術可在操作515處實踐。在一些實施例中，一或多個端點標準係基於在操作510處的研磨和/或蝕刻期間檢測施體基板的背側表面的光學吸收或發射的改變。在一些其它實施例中，端點標準係與在施體基板背側表面的研磨或蝕刻期間的副產物的光學吸收或發射的改變有關。例如，與載子層蝕刻副產物相關的吸收或發射波長可以作為載子層和居間層的不同成分的函數。在其它實施例中，端點標準與研磨或蝕刻施體基板的背側表面的副產物中的種類的質量變化有關。例如，操作510的副產物可以藉由四極質量分析儀被取樣，並種類的質量變化可以關聯於載子層和居間層的不同成分。在另一個示例性實施例中，端點標準係與施體基板的背側表面和與該施體基板的背側表面接觸的研磨表面之間的摩擦的改變相關。
居間層的檢測可以被強化，其中相對於居間層，移除程序對於載子層是選擇性的，因為載子移除程序中的非均勻性可以藉由載子層和居間層之間的蝕刻速率差異被減輕。如果打磨、研磨和/或蝕刻操作510以足夠低於使載子層被移除的速率之速率移除了居間層，甚至可以省 略檢測操作515。如果端點標準未在操作515處採用，則預定的固定持續時間的打磨、研磨和/或蝕刻操作510可在居間層材料停止，如果居間層的厚度是足以用於蝕刻的選擇性。在載子是半導體而居間層是介電質的一些範例中，載子蝕刻速率：居間層蝕刻速率可以是3：1至10：1以上。在操作510處採用的CMP程序可例如採用在半導體(例如，矽)和包圍裝置層和嵌入在居間層之內(例如，作為相鄰裝置區域之間的電隔離)的介電質材料(例如，SiO)之間提供非常高的選擇性(例如，100：1至300：1以上)之漿料。
一旦曝露居間層，在操作520處，居間層的至少一部分可以被移除。例如，該居間層中的一或多個部件層可以被移除。然而，操作520是可選的。居間層的厚度可以例如藉由研磨來均勻移除。可替代地，居間層的厚度可以利用掩蔽或毯式蝕刻程序來移除。操作520可以採用與在操作515處用來薄化載子的相同研磨或蝕刻程序，或者可以是具有不同程序參數的不同程序。例如，在居間層提供用於載子移除程序的蝕刻停止的情況下，操作520可以採用相較於移除裝置層較偏好移除居間層的不同研磨或蝕刻程序。在小於幾百奈米的居間層厚度要被移除的情況下，移除程序可能相對較慢、為跨晶圓的均勻性進行了最佳化，並且相較於用於移除載子層更精確地被控制。在操作520處採用的CMP程序使用可例如採用在半導體(例如，矽)和包圍裝置層和嵌入在居間層之內(例如，作為相鄰裝置區域之間的電隔離)的介電質材料(例如，SiO)之間提供 非常高的選擇性(例如，100：1至300：1以上)之漿料。
對於裝置層係藉由居間層的完全移除來露出的實施例，背側處理可以開始於裝置層的曝露背側或裝置層內的特定裝置區域。在一些實施例中，背側裝置層處理包含穿過設置在居間層和先前在裝置層中製造的裝置區域(諸如源極/汲極區域)之間的裝置層的厚度的進一步研磨或濕式/乾式蝕刻。
在載子層、居間層，或裝置層背側係利用濕式和/或電漿蝕刻凹陷的一些實施例中，這種刻蝕可以是將顯著的非平面或地形賦予到裝置層背側表面的圖案化蝕刻或材料選擇性蝕刻。如本文中別處進一步描述的，圖案化可以是在單一裝置結構內(即，「單元內」圖案化)，或者可以是跨多個(例如，所有的)裝置單元(即，「單元間」圖案化)。在一些圖案化的蝕刻實施例中，至少居間層的部分厚度被用作硬掩模以供背側裝置層圖案化。因此，在操作520處的掩蔽蝕刻可以在對應的掩蔽裝置層蝕刻之前。
方法501的輸出是施體-主基板組件，其包含具有居間層的背側、裝置層的背側和/或裝置層內的一或多個半導體區域的背側，和/或在前側金屬已經被沉積到形成到/穿過裝置層的地形露出的前側金屬的IC裝置。這些露出區域中任一者的額外背側處理接著可以執行方法501的下游。在一些示例性實施例中，方法501的背側處理執行的下游包含在露出區域上的非原生材料的沉積，例如 本文其它地方進一步描述的。
圖6是根據一些實施例的具有IC晶粒211的放大圖與設置在IC晶粒211內的邏輯電晶體結構604的進一步放大圖的施體基板201的平面圖。如上所述，施體基板201可以例如是方法101(圖1)的輸入。進一步參考圖6，複數個邏輯電晶體結構604係排列在IC晶粒211內的裝置層的區域上。額外的裝置單元602可以例如是記憶體單元、功率電晶體結構、RF電晶體結構、光學裝置單元中任一者，或類似物。根據一些說明性實施例，電晶體結構604包含具有源極終端、汲極終端和閘極終端的場效FET。在一些實施例中，源極和汲極終端包含具有相同導電類型的半導體。在其它實施例中，源極和汲極終端包含具有互補導電類型的半導體(即，穿隧FET或TFET)。所述FET還可以包含異質接面(即，HFET)，並且當通道包含III-V或III-N材料時還可以有資格作為高電子遷移率電晶體(HEMT)。在圖6中，電晶體結構604內的實線表示覆蓋其它材料或在電晶體結構層內的虛線所示的結構特徵形成的突出材料。圖6中的粗點虛線表示如圖8A、8B、8C、9A、9B、9C和11A、11B、11C進一步提供的橫截面圖所沿著的平面A-A'、B-B'和C-C'，其中圖號中的字母對應於由相同的字母指定橫截面。
如圖6中進一步所示，電晶體結構604是由具有嵌入在前側場隔離介電質材料680之內的半導體本體610的背側基板605支撐。在一些實施例中，背側基板605包含 載子層(例如，圖3A的載子層205)。在一些實施例中，居間層(未描繪)將背側基板505與電晶體結構604分開。在一些其它實施例中，背側基板605包含載子層(例如，圖3A的載子層205)和居間層(例如，圖3A的居間層210)兩者。在一個範例中，電晶體結構604被製造在施體基板201上(圖3A)。在某些實施例中，電晶體單元604包含如FinFET、三閘極、ω-閘極等等的非平面FET。進一步參考圖6，電晶體結構604包含穿過第一和第二半導體本體610中之各者的通道區域的閘極電極673。雖然在圖6中顯示兩個半導體本體610，非平面FET可以包含一或多個這樣的半導體本體。在一些示例性實施例中，半導體本體610包含源自施體基板201的裝置層的至少一個半導體區域。例如，半導體本體610內的電晶體通道區域可以被衍生自圖3A的半導體裝置層215。如此，半導體本體610可包含具有上述用於適合於場效電晶體的施體基板裝置層(例如，如圖3A中所示的裝置層215)的任意成分的一或多個半導體區域。示例性材料包含但不限於IV族半導體(例如，Si、Ge、SiGe)、III-V族半導體(例如，GaAs、InGaAs、InAs、InP)、III-N族半導體(例如，GaN、AlGaN、InGaN)、氧化物半導體、TMDC、石墨烯等。在一些有利的實施例中，半導體本體610是單晶的。
如圖6進一步所示，源極/汲極金屬650被設置成鄰近閘極電極673，並且還延伸跨過半導體本體610。在顯示的實施例中，源極/汲極金屬650係設置在再生長或凸 起的源極/汲極半導體640上，其進一步設置成與半導體本體610接觸。源極/汲極半導體640可以被摻雜有賦予n型或p型導電性的電活性雜質。對於一些示例性實施例，源極和汲極半導體640皆被摻雜為相同的導電類型(例如，NMOS的n型和PMOS的p型)。在替代實施例中(例如，用於穿隧FET)，源極和汲極半導體640被摻雜為具有互補導電性(例如，n型源極和p型汲極)。源極/汲極半導體640可以是與半導體本體610相容的任何半導體材料，諸如但不限於IV族半導體(例如，Si、Ge、SiGe)，和/或III-V族半導體(例如，InGaAs、InAs)，和/或III-N族半導體(例如，InGaN)，和/或(金屬)氧化物半導體。
電絕緣間隔件介電質671將閘極電極673與源極/汲極金屬650和/或源極/汲極半導體640橫向地分隔。源極/汲極金屬650可包含形成具有摻雜的源極/汲極半導體640的歐姆或穿隧接面的一或多種金屬(例如，Ti、W、Pt、其合金，以及氮化物)。間隔介電質671可以是或任何介電質，諸如但不限於二氧化矽、氮化矽或氮氧化矽，或任何已知具有低於4.0的相對介電質常數的低k材料。雖然只有一個閘極電極673以實線顯示為單一邏輯電晶體結構的一部分，示例性第二閘極電極673以虛線描繪為與相鄰的電晶體結構相關。第二閘極電極也藉由間隔件介電質671與金屬650和/或源極/汲極半導體640橫向地分離。
圖7是根據一些實施例的顯示用於電晶體的背側隔離的方法701的流程圖。方法701進一步舉例說明了可 以是不大於幾百奈米的厚度的電晶體結構層的形成。方法701進一步說明了上面在圖1-5的上下文中介紹的技術可被如何應用以將背側隔離結構提供到裝置層。如本文其它地方所描述的，這種階層是適合於垂直地堆疊成潛在具有非常高的垂直單元密度的3D IC(例如，高階層數/微米厚度)。方法701也改善電晶體的電隔離，例如藉由減少相鄰裝置之間的穿透基板漏電。方法701開始於在輸入705處包含採用施體基板的裝置層的電晶體結構的施體基板。如圖6所示，電晶體結構可以完全如從前側製造的操作，例如包含三個終端。可替代地，一或多個終端可以不存在，使得電晶體結構將不被操作直到背側處理完成。施體基板可以具有上述特徵中的一或多個，諸如但不限於居間層和載子層。然而，值得注意的是，載子層和/或居間層並不需要執行方法701。在操作710處，施體-主基板組件被形成，例如，如本文別處所述的(例如，在方法101之後)。在操作715處，所述電晶體結構的背側藉由移除施體基板的至少一部分來露出以形成電晶體階層-主基板組件。隔離介電質接著可以沉積在露出的背側表面上，其在示例性實施例中是半導體或金屬的表面。在操作720處，背側隔離電晶體階層-主基板組件是來自方法701的輸出，並準備好進行進一步的處理，例如在方法101的後續迭代之後(圖1)。
圖8A、9A、10A和11A根據一些實施例顯示如在方法701中的操作所執行的沿著在圖6中標示的A-A'平面 的電晶體結構604的橫截面圖。圖8B、9B、10B和11B根據一些實施例顯示如在方法701中的操作所執行的沿著在圖6中標示的B-B'平面的電晶體結構604的橫截面圖。圖8C、9C、10C和11C根據一些實施例顯示如在方法701中的操作所執行的沿著在圖6中標示的C-C'平面的電晶體結構604的橫截面圖。值得注意的是，雖然電晶體結構604顯示具有耦接到半導體本體的多個表面的閘極電極的非平面電晶體結構，方法701還可以用類似的方式應用到平面電晶體結構。
圖8A-8C顯示在施體基板的前側處理之後存在於示例性電晶體結構中的結構。半導體本體610是垂直(例如，z維度)延伸一鰭高度H f 的鰭狀結構。半導體本體610包含具有通道高度H c 的通道部。在一些示例性實施例中，通道高度H c 包含裝置層215。在圖8A-8C中所示的實施例中，半導體本體610還包含具有也包含裝置層215的子鰭高度H sf 的子鰭部。電晶體半導體本體610可能已經被形成，例如，利用裝置層215的圖案化的前側凹部蝕刻。如本文別處進一步描述的，半導體鰭本體或可包含與通道部不同成分的子鰭半導體，在這種情況下，裝置層215可以僅是通道部，同時子鰭半導體可以是居間層210的部件(圖3A)。可替代地，子鰭半導體可以被視為裝置層215和背側基板605之間的間隔件，其還可包含子鰭半導體和載子層之間的居間層。包圍半導體本體610的一或多個側壁的是場隔離介電質680。場隔離介電質680可以是適於提供橫向 (例如，x或y維度)相鄰的電晶體之間的電隔離的一或多種材料。在一些示例性實施例中，場隔離介電質680包含二氧化矽。其它材料，諸如但不限於SiN、SiON、SiOC、聚醯亞胺、HSQ或MSQ也是可能的。在一些實施例中，場隔離介電質680和半導體本體610的子鰭部構成使在其上的載子移除程序停止的居間層。
包含設置在與電晶體半導體本體610的通道部相交的閘極介電質845上的閘極電極673的閘極堆疊係進一步在圖8A和8B中顯示。利用源極/汲極半導體640的源極/汲極金屬的交點係進一步在圖8C中顯示。半導體本體通道部係耦接到閘極堆疊並且具有側壁高度H c ，其低於子鰭具有的子鰭z高度H sf 。雖然可以利用任何已知適合於半導體本體610的閘極堆疊材料，在一些示例性實施例中，閘極堆疊包含高k介電質材料(具有大於9的塊體相對介電質常數)，以及具有適合於半導體本體610的功函數的金屬閘極電極。示例性高k材料包含金屬氧化物，諸如但不限於Al2O3、HFO2、HfAlOx。矽酸鹽，諸如但不限於HfSiOx或TaSiOx也可以適用於一些半導體本體成分(例如，Si、Ge、SiGe、III-V)。閘極電極673可以有利地具有低於5電子伏特的功函數，並且可以包含元素金屬層、金屬合金層，或二者之一或兩者的層壓結構。在一些實施例中，閘極電極是金屬氮化物，如TiN(例如，4.0至4.7電子伏特)。閘極電極也可以包含Al(例如，TiAlN)。其它的合金成分也可以在閘極電極673中使用，諸如但不限於C、Ta、W、 Pt和Sn。
圖8A-8C進一步顯示設置在前側表面上的前側堆疊690。前側堆疊690係以虛線顯示為電晶體結構層的一部分，其可以無限制地變化，並且例如可以包含任何數量的後端互連金屬階層。這種階層可以藉由一或多個層間介電質(ILD)層將半導體本體610分隔和/或彼此分隔。可能還包含居間層和/或載子層的背側基板605係設置在背側表面上。
圖9A-9C描繪施體基板與主基板202的接合之後的電晶體結構604。主基板202可具有本文中別處描述的任何屬性。如圖所示，主基板202係接合到前側堆疊690的前側表面上，例如藉由熱壓縮接合。如圖9A-9C進一步所示，背側基板605已被移除，露出了居間層210的背側表面911。背側基板605可以藉由任何技術被移除，諸如但不限於方法501(圖5)。例如，露出場隔離介電質680的背側之前，標記或蝕刻停止可能已存在於終止載子移除操作的居間層210之內。
圖10A-10C描繪了半導體本體610的背側1012露出之後的電晶體結構604。為了露出電晶體半導體本體610的背側，電晶體半導體本體610被固定的塊體半導體的部分可利用濕式和/或乾式蝕刻程序被研磨回來和/或凹陷蝕刻，例如，如上面針對操作520描述的(圖5)。在相較於採用介電質(例如，SiO2)具有裝置層半導體(例如，Si)的較高蝕刻速率的高度選擇性(例如，200至300：1)CMP漿 料的一些示例性實施例中，居間層210的背側研磨可以在場隔離介電質680曝露時被停止。任何數量的過度蝕刻(過度研磨)可以被進行以藉由進一步薄化包含半導體本體610的子鰭部和相鄰的場隔離介電質680之居間層來減少子鰭高度H sf 。在一些實施例中，用於電晶體結構內的一或多個半導體本體的整個子鰭可以在背側露出操作期間被移除。
圖11A-11C描繪了在電晶體半導體本體610的露出背側上沉積背側隔離介電質1120之後的電晶體結構604。背側隔離介電質1120是替代被移除以曝露電晶體半導體區域的居間層的部分的非原生材料的一個範例。背側隔離介電質1120可以是適合於電晶體的電隔離的任何介電質材料。在一些示例性實施例中，背側隔離介電質1120是二氧化矽。然而，值得注意的是，由於背側隔離介電質1120係在背側露出之後沉積而不是已經被預先合併到施體基板，例如，相較於在絕緣層係上游設置作為基板的嵌入層的SOI基板中的情況，材料的更廣泛選擇是可能的。因此，在一些有利實施例中，背側隔離介電質1120具有低的相對介電質常數(例如，如針對塊體狀態中的材料測量的)。這種材料通常無法維持與許多前側製造程序(例如，源極/汲極形成)相關的高溫處理。背側隔離介電質可以是低k介電質材料，諸如任何那些已知適合作為後端互連堆疊中的前側ILD。在一些實施例中，背側隔離介電質1120具有不大於場隔離介電質680的相對介電質常數，並且更 有利地低於場隔離介電質680的相對介電質常數。在一些實施例中，背側隔離介電質1120具有小於3.9，並且更有利地小於3.5的相對介電質常數。在一些實施例中，背側隔離介電質1120與前側堆疊690中的一或多個ILD層具有相同的成分。示例性背側隔離介電質材料包含SiOC、SiOCH、HSQ或MSQ。其它低k介電質也是可能的。同樣地，具有高於3.9的相對介電質常數的其它介電質材料(例如，SiN、SiON)也是可能的。
圖11D-11F描繪在利用背側隔離介電質1120替代半導體本體610的至少一部分之後的電晶體結構604。圖11D提供了根據一些實施例的沿著圖6中標示的A-A'平面的電晶體結構604的圖。圖11E顯示沿著圖6中標示的B-B'平面的電晶體結構604的橫截面圖，而圖11F顯示沿著圖6中標示的B-B'平面的電晶體結構604的橫截面圖。在一些說明性實施例中，半導體本體610的子鰭部被從背側蝕刻，例如利用選擇性地對於場隔離680上的子鰭半導體的任何蝕刻程序。背側子鰭凹陷可將裝置層215(例如，包含通道半導體)的背側露出，或不。背側隔離介電質1120是接著回填到所得凹槽。在可替代的實施例中，裝置層下面的居間層的一部分被轉換成隔離介電質。例如，半導體本體610的子鰭部可被轉換成背側隔離介電質1120。在一些有利的實施例中，裝置層215之下的半導體本體610(例如，矽)的至少一部分厚度使用任何已知的熱和/或濕式化學和/或電漿增強化學氧化程序被轉換成SiO2，以形成背側隔離 介電質1120。
圖12是根據一些實施例的顯示用於形成背側電晶體源極/汲極接觸金屬的方法1201的流程圖。方法1201進一步舉例說明厚度可以是不大於幾百奈米的電晶體結構層的形成。方法1201開始於以包含電晶體結構的施體-主基板組件作為輸入1205。施體基板可具有上文所描述的一或多個特徵，諸如但不限於居間層和載子層。然而值得注意的是，載子層和/或居間層並不需要執行方法1201。所述在方法1201的輸入處的電晶體結構可以是完全可操作的，例如包含如圖6所示的三個終端。可替代地，一或多個終端可以不存在，使得電晶體結構直到背側處理完成將是不可操作的。
圖13是缺乏一個源極/汲極金屬650的電晶體結構1304的平面圖。粗點虛線表示沿著如圖14A-14C、15A-15C和16A-16C所進一步提供的橫截面圖的平面。當源極或汲極金屬650不存在時，源極/汲極金屬650和/或其它前側金屬階層(例如，閘極電極673或更高的金屬階層)的間距和/或臨界尺寸約束可以被有利地放寬。源極或汲極金屬650的不存在可使電晶體結構1304直到第三終端連接被製造為止不可操作，例如，利用背側電晶體源極/汲極接觸金屬化方法1201(圖12)。這種背側電晶體源極/汲極接觸金屬可以將電力軌(例如，VCC)耦接到電晶體結構中，有利地配置電力和在電晶體結構層的相對側上路由的訊號(閘極電極電壓)。對於記憶體單元(諸如SRAM或其它記憶 體單元)，可能有類似的優點。例如，位元線、源極線，和/或字線金屬可以是在一個記憶體單元層的相對側上。值得注意的是，背側電晶體源極/汲極接觸金屬化方法1201也可以被實踐在從前側製造的完全功能(例如，包含所有裝置終端)的電晶體結構。對於這種實施例，所述背側電晶體源極/汲極接觸金屬化方法1201可被實施以將源極/汲極電晶體終端併入設置在的電晶體層兩側的互連跡線，其可有利地減少源極/汲極接觸電阻和/或致使電晶體源極/汲極半導體區域成為被直接扇出到至少兩個其它電路節點的電路節點。
在操作1210處，至少一個電晶體的源極/汲極區域的背側被露出。在一些實施例中，圖案化的背側凹陷蝕刻在操作1210處進行，以選擇性地對於電晶體結構的其它區域露出源極汲極區域。可替代地，在源極/汲極位置處的源極/汲極半導體(或任何犧牲材料)從前側延伸到比其它電晶體區域深的深度時，操作1210可能需要在其它裝置區域(如通道半導體)的曝露之前，在曝露源極/汲極半導體(或其它犧牲材料)時暫停的未圖案化的背側凹陷蝕刻或研磨。一旦露出，方法1201在操作1215處完成，其中源極/汲極半導體和/或接觸金屬係沉積在源極/汲極半導體的背側。源極/汲極半導體和/或接觸金屬係可以被沉積的非原生材料的進一步範例，例如，如以上在圖1的操作125的上下文中所描述的。
圖14A、15A和16A顯示根據一些實施例(如在 方法1201被執行的操作)的沿著圖13中表示的A-A'平面的電晶體結構1304的橫截面圖。圖14B、15B和16B顯示根據一些實施例(如在方法1201被執行的操作)的沿著圖13中表示的B-B'平面的電晶體結構1304的橫截面圖。圖14C、15C和16C顯示根據一些實施例(如在方法1201被執行的操作)的沿著圖13中表示的C-C'平面的電晶體結構1304的橫截面圖。
圖14A-14C顯示存在於施體基板的前側處理和接合到主基板202之後的示例性電晶體結構中的結構。如在圖14A-14C中進一步顯示的，背側基板已經藉由任何技術移除，諸如但不限於方法501(圖5)。圖14A-14C中所示的結構特徵，相同的參考符號可以具有任何以上描述(例如，圖8A-8C和9A-9C)的特性。在移除背面基板時可見蝕刻掩模1410被對準到前側電晶體特徵。相對於源極/汲極半導體640的對準不必是精確的，並且最小化或避免與閘極電極673重疊。蝕刻掩模1410是僅保護居間層210的一部分。蝕刻掩模1410可以例如是背側基板的另一個居間層。可替代地，蝕刻掩模1410可以是在載子層移除期間在居間層210的曝露之後沉積的介電質(例如，SiO、SiN等)。在又其它的實施例中，蝕刻掩模1410是施加在裝置層215的背側表面上的軟掩模(例如，感光性抗蝕劑)。未保護的裝置半導體區域1411係接著利用已知適合於該材料成分的任何已知的濕式和/或電漿蝕刻程序被凹陷蝕刻。例如，對於蝕刻掩模上的矽具有選擇性的乾式蝕刻和/或濕式蝕刻 可以用來選擇性地移除矽半導體子鰭的一部分並且露出電晶體源極/汲極。
圖14D-14F顯示存在於施體基板的前側處理和接合到主基板202之後的示例性電晶體結構中的結構。如在圖14D-14F中進一步顯示的，背側基板已經藉由任何技術移除，諸如但不限於方法501(圖5)。圖14D-14F中所示的結構特徵，相同的參考符號可以具有任何以上描述(例如，圖8A-8C和9A-9C)的特性。對於此實施例，沒有採用蝕刻掩模來選擇性地露出一個源極或汲極半導體640。取而代之的是，前側處理已經區分在通道的相對側的源極和汲極半導體640的兩個區域之間的z深度。在說明性實施例中，源極半導體640具有基本上等於半導體本體610的高度之深度，儘管它可以比顯示的具有更小或更大的深度。
圖15A-15C是圖14A-14C中所示結構的延續。如圖15A-15C所示，電晶體半導體本體610的主要部分在選擇性露出凹部1540內被移除，而子鰭高度H sf 被維持在由蝕刻掩模1410保護的電晶體結構區域。選擇性露出凹部1540可以是任何的深度和橫向尺寸。例如，選擇性露出凹部1540可以完全移除半導體本體610的子鰭部(即，居間層210的半導體部分)，並且曝露源極/汲極半導體640。在其它實施例中，選擇性露出凹部1504可以用作將鰭分叉成兩個單獨的鰭的背側鰭切，例如，致使鰭中的第一者實現PMOS FET，而鰭中的第二者實現NMOS FET。而當限定於前側處理，鰭分叉通常是在鰭圖案化期間的程序中的早 期，利用背側鰭分叉，雖然前側處理，鰭的端部完全不需要被限定。因此，前側鰭處理可以更好地將一維光柵圖案與甚至是在單一鰭片中一起製造的NMOS和PMOS FET匹配。當背側露出時，單獨的電晶體可以藉由背側鰭切被劃定。
圖15D-15F是圖14D-14F中所示結構的延續。居間層210已被移除，例如利用毯式研磨或蝕刻程序以對於淺源極/汲極選擇性地露出深電晶體源極/汲極。如圖15D-15F所示，深源極/汲極半導體640被曝露，同時保持在其它區域電晶體結構1304中被保持的子鰭高度H sf 。
圖16A-16C是圖15A-15C中所示結構的延續。圖16A-16C顯示p型或n型雜質摻雜的背側源極/汲極半導體1640的磊晶生長或沉積之後的電晶體結構1304，和背側源極/汲極金屬1650的隨後沉積。任何磊晶生長或沉積程序可以用來形成背側源極/汲極半導體1640。例如，用來形成源極/汲極半導體640的相同磊晶或沉積程序可被用於形成背側源極/汲極半導體1640。同樣地，任何金屬沉積程序可被用來形成背側源極/汲極金屬1650。例如，用於形成源極/汲極金屬650的相同沉積程序可被用於形成背側源極/汲極金屬1650。背側源極/汲極半導體1640具有小於半導體本體610的縱向長度L f 的縱向長度L 1 和基本上等於半導體本體610的橫向長度的橫向長度L 2 。因此，在此說明性實施例中，源極/汲極半導體640具有比背側源極/汲極半導體1640更大的橫向長度L 3 。同樣地，前側和背側源極/ 汲極半導體的縱向長度可以是不同的。例如，在背側源極/汲極半導體1640可操作為電晶體的源極的一些實施例中，可以被包含的尖端區域(例如，輕摻雜源極半導體)不存在於可操作為電晶體的汲極的源極/汲極半導體640。這種選擇性源極尖端區域可以例如在雜質摻雜的背側源極/汲極半導體1640的磊晶生長期間形成。無尖端電晶體汲極可以顯示少汲極導致位障降低(DIBL)，例如，當最低源極電阻可以取決於尖端摻雜源極半導體。然而，通常難以單獨透過前側處理導致FET源極/汲極結構的不對稱。因此，將汲極半導體的製造從源極半導體去耦成分離的前側/背側程序可有利於形成非對稱的源極/汲極架構。
在由圖16A-16C表示的一些進一步的實施例中，背側金屬過度負擔係藉由研磨(例如，CMP)來移除、重新曝露蝕刻掩模1410和/或具有源極/汲極接觸金屬的居間層210，接著局限以回填選擇性露出凹部1540。隨後的背側處理還可以包含至少電耦接到源極/汲極金屬1650的一或多個背側互連金屬層級(未顯示)的製造。在一些這種實施例中，這種背側互連金屬與前側互連金屬階層有不同組成。例如，在前側互連金屬中主要是銅(例如，富含Cu的合金)，而背側金屬是銅貧乏的(例如，富含Al的合金)。在前側互連金屬是銅貧乏(例如，富含Al的合金)的另一範例中，背側金屬主要是銅(例如，富含Cu的合金)。背側互連金屬也可能與前側互連金屬的對應階層在尺寸上不同(例如，較大)。例如，在背側互連金屬提供電力給電晶體 結構的一些實施例中，背側金屬包含較大橫向寬度和/或垂直高度(例如，z維度)的線。具有較大尺寸的背側金屬可以對於電力軌被限制在背側金屬且訊號線被限制在前側金屬的結構有利。具有較大尺寸的背側金屬也可以對於沿著設置在裝置層的背側的長匯流排或時鐘分佈線的結構有利。
圖16D-16F是在圖15D-15F中所示結構的延續。在圖16D-16F中，電晶體結構1304在與深源極/汲極半導體1650接觸的背側源極/汲極金屬1650的沉積之後顯示。任何金屬沉積程序可以被用來形成背側源極/汲極金屬1650。例如，用來形成源極/汲極金屬650的相同沉積程序可以被用來形成背側源極/汲極金屬1650。背側源極/汲極金屬1650的形成可以進一步意味著背側介電質1410的形成，例如，在任何已知的鑲嵌互連金屬技術之後。
雖然上面的討論提供了背側金屬結構的一些說明性範例，其它結構可以使用基本上相同的技術來製造。通常，在裝置層中製造的裝置的任何終端可以包含背側金屬結構。例如，相較於(或除了)上面顯示的背側源極和/或汲極接觸金屬，電晶體的其它終端可以由背側金屬互連。例如，在三端裝置中，第三終端(例如，FET中的閘極電極或雙極性接面電晶體中的基底)可以包含背側金屬結構。同樣地，在四端裝置中，第四終端(例如，浮接本體頭或場板)可以包含背側金屬結構。
因此，電晶體結構的背側露出還可以包含曝 露電晶體閘極電極和/或通道半導體。在一些實施例中，背側閘極電極處理被用來完全包圍具有閘極電極的電晶體通道，由此形成具有環繞式閘極電極的奈米線電晶體。此外，或者在替代方案中，曝露的閘極電極可被耦接至進一步製造在含有電晶體結構的階層的背側的背側互連。在一些其它實施例中，背側閘極電極處理替代了在前側處理期間製造的犧牲閘極心軸或固定器。圖17是根據一些實施例的顯示用於形成背側電晶體閘極電極的方法1701的流程圖。方法1701進一步舉例說明在厚度上可以是不大於幾百奈米的電晶體結構層的背側處理。方法1701開始於作為輸入1705的包含電晶體結構的施體-主基板組件。施體基板可具有上文所描述特徵中的一或多個，諸如但不限於居間層和載子層。然而值得注意的是，載子層和/或居間層對於執行方法1701不是必需的。
當在輸入1705處接收，電晶體結構可以被完全操作，例如包含如圖6所示的三個終端。可替代地，一或多個終端(例如，閘極電極)可以不存在，使得電晶體結構直到背側處理完成前將不可操作。在操作1710處，電晶體閘極電極、犧牲閘極心軸和/或電晶體通道半導體的背側係在背側露出程序期間曝露。在一些實施例中，在操作1710處執行的背側露出程序包含方法501(圖5)的操作中的一或多個。背側露出程序可以例如藉由至少移除施體基板(例如，載子層)的一部分來露出半導體通道區域。在操作1715處，閘極堆疊係從裝置層的背側形成。閘極堆疊可以 在半導體通道的背側形成，並且還可以在半導體通道的前側形成，其取決於有多少通道半導體在操作1710處露出。方法1701結束於包含設置在電晶體通道半導體的背側上的閘極電極材料的電晶體結構層的輸出。
在一些實施例中，方法1701藉由一或多個前側處理操作變得容易。例如，在前側處理期間，電晶體閘極電極的深度(例如，z維度位置)或閘極心軸被做成大於一或多個電晶體源極/汲極區域的深度，以促進將閘極電極或閘極心軸從背側露出而不露出一或多個源極/汲極區域。為了說明前側和背側處理之間的協同效應，圖18A-26A提供了根據一些示例性實施例的沿著由在示例性電晶體結構604(圖6)的平面圖中的粗點虛線表示的A-A'平面的橫截面圖。圖18B-26B顯示根據一些示例性實施例的當執行前側電晶體處理，沿著由在示例性電晶體結構604的平面圖中的粗點虛線表示的B-B'平面的橫截面圖。顯示的前側電晶體處理可被執行，例如，在本文其它地方描述的背側處理實施例的上游。在圖示的範例中，半導體裝置層是利用附加的程序形成的電晶體鰭。可替代地，半導體層可以是由任何減法程序(例如，連續半導體裝置層的圖案化)形成的電晶體鰭。
在圖18A和18B所示的實施例中，溝槽1809被各向異性地蝕刻成場隔離介電質680，露出在溝槽1809的底部的背側基板605的一部分。在一些實施例中，背側基板605的曝露部分如圖所示被凹陷蝕刻。在一些實施例 中，溝槽1809具有10和200奈米之間的CD。然而，當需要時，溝槽材料的z厚度和CD可以被縮放以保持針對希望的電晶體電流承載寬度選擇的預定鰭高度的可行長寬比。如圖19A、19B進一步所示的，子鰭半導體1810被選擇性地磊晶生長到基板晶種表面，以部分地回填溝槽1809。在一些示例性實施例中，子鰭半導體1810係進一步用作在隨後的背側基板605的移除中採用的居間層(例如，圖3A中的210)。半導體裝置層215係進一步從子鰭晶種表面磊晶生長作為從仍包含在該溝槽內的子鰭表面延伸的半導體本體610。裝置層215和子鰭半導體1810可以是相同的或不同的成分。例如，裝置層215和子鰭半導體1810皆可以是矽。可替代地，裝置層215可以是第一半導體合金，而子鰭半導體1810是第二半導體合金。
在磊晶鰭生長之後，周圍的場隔離介電質680可被選擇性地凹陷到低於裝置層215的希望水平，如進一步在圖20A中描繪的。在說明性實施例中，場隔離介電質680被充分地凹陷以完全曝露裝置層215，以準備升高的源極/汲極的再生長。此時，在前側處理中，子鰭高度H sf、1 的子鰭半導體1810被嵌入場隔離介電質680。值得注意的是，鰭圖案被蝕刻到背側基板605中的減法性圖案化程序可以基本上完成圖20A中所示的相同鰭結構。對於這種實施例，裝置層215和子鰭半導體1810可以是相同的半導體材料(例如，皆為矽)，或不同的半導體材料。
如圖21A和21B所示，包含犧牲閘極材料 2173(例如，多晶矽)的閘極堆疊心軸係使用任何傳統技術在裝置層215上方形成。犧牲閘極材料2173可以在裝置層215的至少兩個側壁上形成、落在場隔離介電質680上。間隔件介電質671也可以使用任何傳統技術來形成。對於圖21A中所描繪的實施例，犧牲閘極材料2173不包含子鰭材料110的側壁的任何部分，但它可以作為隔離介電質凹部的功能。形成閘極心軸之後，摻雜的半導體(或任何犧牲材料)係在半導體裝置層215的源極/汲極端部形成。在一些實施例中，升高的源極/汲極區域係藉由沉積適合於半導體裝置層215的任何成分的重摻雜半導體來形成。在圖22A、22B所示的示例性實施例中，採用了磊晶程序來形成單晶升高的源極/汲極半導體640。另外，場隔離介電質680接著沉積在升高的源極/汲極半導體640上，且與閘極心軸平面化，如圖23A、23B進一步所描繪的。
在圖24A、24B中，犧牲閘極材料2173被選擇性地相對於周圍的場隔離介電質680移除，將半導體裝置層215曝露。任何傳統的技術可被用於移除犧牲閘極心軸。在移除閘極心軸之後，曝露的場隔離介電質680可以進一步選擇性地凹陷到其它區域，從而進一步至少曝露凹部2470內的子鰭半導體1810的一部分。如圖所示，在場隔離介電質680被凹陷之後，嵌入在場隔離介電質680內的子鰭半導體1810的該部分被降低到電晶體半導體通道的區域內的H sf,2 。如圖25A、25B進一步所示，包含閘極介電質845和閘極電極673的閘極堆疊被沉積到凹部2470中。已知 適合於替代閘極應用的任何閘極堆疊回填程序可被執行。
對於閘極電極的深度延伸低於裝置層的深度的電晶體，如描繪沿著由在示例性電晶體結構604(圖6)的平面圖中的粗點虛線表示的A-A'、B-B'和C-C'平面的橫截面圖的圖26A-26C、27A-27C和28A-28C中進一步所示，閘極電極可以從背側被露出(例如，在方法1101的實施期間)。這種技術可以進一步與例如，如本文別處所述的一或多個源極/汲極區域的露出結合。
圖26A-26C進一步說明設置在前側單元表面上的前側堆疊690。前側堆疊690係以虛線顯示為電晶體結構階層的一部分，其可以無限制地變化，並且例如可以包含任何數量的後端互連金屬階層。主基板202可以例如具有任何本文中別處描述的屬性。如圖所示，主基板202例如藉由熱壓縮接合被接合到前側堆疊690的前側表面。如圖26A-26C進一步所示，施體基板的至少一部分已被移除、露出了子鰭半導體1810的背側表面2611。施體基板可以藉由任何技術被薄化和/或移除，諸如但不限於方法501(圖5)。在方法501中，例如，居間層可以是子鰭半導體1810和場隔離介電質680中的一或多個。可替代地，方法501中的居間層可以是背側基板605的最上層。
圖27A-27C描繪了閘極電極673的背側2712的露出之後的電晶體結構604。為了露出閘極電極673的背側，子鰭半導體1810的部分可以被研磨回來(例如，CMP)和/或利用濕式和/或乾式蝕刻程序進行凹陷蝕刻，例如， 如上面對於操作525(圖5)之描述。這種蝕刻程序可以被掩蔽，或不被掩蔽。在高度選擇性(例如，200-300：1)的一些示例性實施例中，採用了比介電質具有更高的蝕刻速率的半導體(例如Si)之CMP漿料，裝置層215的背側研磨可以在曝露閘極介電質845時停止。任何數量的過蝕刻(過研磨)可以被執行。在一些實施例中，電晶體結構內的一或多個半導體本體的整個子鰭可以在背側露出操作期間被移除。在圖27A-27C中所示的示例性實施例中，閘極電極673在源極/汲極半導體640露出之前被露出，並且在曝露源極/汲極半導體640之前露出程序被停止。
對於一些實施例，背側金屬被沉積在閘極電極673的背側表面。例如，低功率邏輯狀態訊號可以透過接觸閘極電極673的背側金屬從IC的其它電晶體結構被傳遞到電晶體結構604。因而，背側金屬可以提供電晶體結構之間的源極/汲極和閘極電極中的任一者或兩者的互連。在一些其它實施例中，閘極電極673係從背側擴大，以形成奈米線或閘極全環繞(GAA)電晶體，其中閘極電極在所有側面上包圍半導體本體。對於這種實施例，半導體裝置層215的背側被露出，背側閘極堆疊沉積在半導體裝置層215的背側，並與閘極電極673互連。
圖28A-28C進一步描繪包含背側閘極介電質2845和背側閘極電極2873的背側閘極堆疊的沉積之後的電晶體結構604。如在本實施例中所示，背側閘極堆疊係直接沉積在半導體裝置層215的露出表面上。如圖28A-28C中 所示，為了露出裝置層215，子鰭半導體1810的任何剩餘部分可以被選擇性地蝕刻(例如，利用濕式或乾式化學蝕刻)、將半導體鰭的背側表面相對於閘極電極673和/或場隔離介電質680的背側表面凹陷。對於子鰭半導體1810具有與裝置層215不同成分的實施例，凹陷蝕刻可進一步對於裝置層215是選擇性的、有效地在裝置層215曝露時停止。對於子鰭半導體1810具有與裝置層215相同成分的實施例，(例如，兩者都是從裝置層圖案化的鰭的矽)，凹陷蝕刻可以是預定的固定持續時間的，或者可以在雜質摻雜物介面處被停止。
背側閘極介電質2845被沉積在露出的裝置層215上或之上。背側閘極介電質2845是沉積在電晶體半導體區域的背側的非原生材料的另一種範例。背側閘極介電質2845可以是任何已知適合於場效電晶體的介電質材料。在一些示例性實施例中，背側閘極介電質是本文其他地方針對閘極介電質845描述的任何材料，並且可以是相同的材料。
可沉積在背側閘極介電質2845上和/或直接沉積在閘極電極673的露出表面上的背側閘極電極2873是沉積在電晶體半導體區域的背側的非原生材料的另一個範例。背側閘極電極2873可以是已知適合用於閘控場效電晶體的任何摻雜半導體或金屬。在一些示例性實施例中，背側閘極電極2873是本文其他地方針對閘極電極673描述的材料，並且可以是相同的材料。對於一些奈米線電晶體的 實施例，背側閘極電極2873可以沉積在背側閘極介電質2845上，並且與閘極電極673的周圍背側表面平面化(例如，藉由CMP)。在一些實施例中，隨後的背側金屬層(未描繪)被沉積為直接與閘極電極673和背側閘極電極2873接觸，作為閘極電極673和背側閘極電極2873之間的互連和/或位於其它電晶體結構內的其它IC節點。利用以相同的電位連接在一起的閘極電極2873和673，FET的通道區域可被完全耗盡。
在可替代的實施例中，前側閘極電極係與背側閘極電極電獨立。這種獨立的背側閘極電極對於可控於複數個預定的電壓層級中的一者，每一個與預定的電晶體的臨限電壓(Vt)相關。利用設置不同臨限電壓的能力，電晶體變成多狀態裝置(即，相較於開啟/關閉，具有多個狀態)。在一些這種實施例中，背側閘極電極的電位透過不也接觸(前側)閘極電極的背側互連金屬來控制。同樣地，前側閘極電極可以由前側互連金屬來控制，例如設置在前側堆疊內，由此實現四終端裝置。
這種雙閘極電晶體結構架構可以根據方法170被輕易地製造。例如，進一步參照圖18A-24A中所示的前側處理，在圖24A中所示的閘極心軸的移除之後的曝露的場隔離介電質680的凹陷可以被省略，從而避免凹部2470內的子鰭半導體1810的任何曝露。對於這種實施例，閘極電極673將接著以圖25A所示的方式，不沿著子鰭半導體1810的側壁延伸。取而代之的是，閘極電極673的深度將 基本上與裝置層215與子鰭半導體1810的介面同平面。子鰭半導體1810接著可以選擇性地凹陷或回研磨一預定量而不曝露閘極電極673的背側。如圖28D、28E和28F中進一步所示，例如，子鰭半導體1810已被選擇性地從場隔離介電質680的背側凹陷。所得的背側凹陷已被回填有背側閘極堆疊(閘極介電質2845和閘極電極2873)。隨後直接接觸於背側閘極電極2873沉積的背側金屬層(未描繪)，接著將與閘極電極673電隔離。
在一些實施例中，電晶體閘極心軸的背側被露出。對於這種實施例，閘極心軸可利用前側電晶體處理來製造，例如使用任何已知的技術。所述心軸接著可隨後被曝露，並在背側處理期間用永久閘極電極來替代。因此，背側處理的效能可以相對於前側處理操作施行以延遲一或多個電晶體裝置區域的形成，例如，直至前側互連金屬階層和層間介電質(ILD)已被形成之後。較高的溫度處理因此可以在溫度敏感的處理之前被施行，潛在地增加了電晶體結構的熱餘裕。
對於閘極心軸深度在該裝置層的深度下方延伸的電晶體，如描繪沿著由在示例性電晶體結構604(圖6)的平面圖中的粗點虛線表示的A-A'、B-B'和C-C'平面的橫截面圖的圖29A-29C、30A-31C和32A-32C中進一步所示，閘極心軸可從背側被露出(例如，在方法1101的實施期間)。圖29A-29C中所示的電晶體結構基本上與圖27A-27C中所示的電晶體結構相同。因此，圖29A-29C中所示的電 晶體結構可利用基本上如針對圖18A-25A所述的前側處理來製造，不同之處在於閘極電極673和/或閘極介電質845將隨後被取代為輔助心軸。因此，閘極電極673和/或閘極介電質845可具有選用於對於半導體裝置層215優先蝕刻的成分。例如，閘極電極673可與犧牲閘極材料2173具有相同的成分(例如，多晶矽)，其中半導體裝置層215不是矽(例如，SiGe、III-V或III-N)。可替代地，當半導體裝置層215是矽，閘極電極673可以是另一種多晶半導體，諸如但不限於SiGe或Ge。如果也犧牲，閘極介電質845可以例如是二氧化矽。如果不也犧牲，閘極介電質845可以例如是高k材料，諸如任何上述的那些。
圖29A-29C描繪了(犧牲)閘極電極673的背側2912的露出之後的電晶體結構604。子鰭半導體1810的部分可以被研磨回來(例如，CMP)和/或利用濕式和/或乾式蝕刻程序進行凹陷蝕刻，例如，如上面對於操作525(圖5)之描述。在高度選擇性(例如，200-300：1)的一些示例性實施例中，採用了比介電質具有更高的蝕刻速率的半導體(例如Si)之CMP漿料，背側研磨可以在曝露(犧牲)閘極介電質845時停止。在執行乾式或濕式半導體蝕刻的一些替代實施例中，蝕刻可以在曝露閘極介電質845時被停止。任何數量的過蝕刻(過研磨)可以被執行。在一些實施例中，電晶體結構內的一或多個半導體本體的整個子鰭可以在背側露出操作期間被移除。在所示的示例性實施例中，閘極電極673在源極/汲極半導體640露出之前被露出，並 且在曝露源極/汲極半導體640之前露出程序被停止。
閘極電極673接著利用選擇性蝕刻程序被移除、形成圖30A-30C中所示的空隙3040。已知用以蝕刻(犧牲)閘極電極673的任何蝕刻程序可以被採用。例如，多晶矽蝕刻劑、SiGe蝕刻劑或Ge蝕刻劑可以被用來各向同性地移除閘極電極673。在移除之後，半導體裝置層215的曝露表面接著可以覆蓋有永久閘極電極堆疊。如圖31A-31C中進一步所示，背側閘極堆疊係直接沉積在半導體裝置層215的露出表面。為了充分露出裝置層215，子鰭半導體1810的任何剩餘部分可以被選擇性地蝕刻(例如，用濕式或乾式化學蝕刻)、將半導體鰭的背側表面相對於場隔離介電質680的背側表面凹陷。對於子鰭半導體1810具有與裝置層215不同成分的實施例，凹陷蝕刻可進一步對於裝置層215是選擇性的、有效地在裝置層215曝露時停止。對於子鰭半導體1810具有與裝置層215相同成分的實施例，(例如，兩者都是從裝置層圖案化的鰭的矽)，凹陷蝕刻可以是預定的固定持續時間的。背側閘極介電質2845和背側閘極電極2873接著被基本上如上所述地沉積在露出的裝置層215上或之上。
值得注意的是，即使前側和背側閘極堆疊皆採用相同的閘極堆疊材料，各種結構特徵可以根據本文的一些實施例將完全由前側製造的奈米線電晶體結構與那些利用背側處理製造的電晶體結構區分。例如，延伸超出由前側閘極介電質845接觸的通道區域的裝置層215的各部分 上的背側閘極介電質2845的存在是表示背側閘極堆疊沉積和圖案化程序是自對準於不是用於閘極堆疊的前側圖案化的結構。同樣地，在背側閘極電極2873相對於前側閘極電極673的範圍或位置的差異是表示背側製造程序。例如，如圖28A和圖31A兩者所示，當凹部被自對準於半導體本體，背側閘極電極2873延伸大於閘極電極673的縱向長度，但近似等於或稍稍小於半導體裝置層215的縱向長度鰭長度L f 的背側表面半導體裝置層215的縱向長度。
裝置層的露出部分的背側處理可以包含將在前側製造程序期間形成的其它電晶體結構去處理和/或取代。在這種去處理期間，在這種材料和/或臨時結構或心軸在裝置製造中不再需要之後，在前側處理期間沉積的一或多種材料或形成的結構可在背側處理期間被移除，和/或作為所述裝置的部件的其殘留物對於是裝置操作並非最佳的。例如，側壁間隔件介電質通常在前側電晶體處理期間採用以促進電晶體特徵的自對準和/或防止相鄰特徵之間的電短路。然而，這種側壁間隔件介電質對於裝置操作並非是最佳的，例如造成寄生電容。背側去處理因此可隨後從裝置結構移除這種間隔件介電質，並且改善裝置的操作。一旦被移除，間隔件介電質可以用更有利於裝置操作的另一種材料來替代，或者間隔件介電質被移除的空隙可以被保留作為電晶體層內的人為產物。在一些有利的實施例中，在前側處理中採用的間隔件介電質在背側處理期間以具有低於所述間隔件介電質的相對介電質常數之相對介 電質常數的另一種介電質取代。通常，低k材料易於在曝露於諸如電漿蝕刻的後續處理時受損。因此，高k材料在前側製造期間作為間隔介電質可以是有利的。然而，如果保留在電晶體層中，此高k材料將增加操作期間的裝置的寄生電容。在根據一些實施例的背側露出之後，較高k的材料被取代為低k材料。回填低k材料接著可以倖免與曝露於前端處理相關的任何損害。
圖32是根據一些實施例顯示包含側壁間隔件介電質的移除的背側處理方法3201的流程圖。方法3201進一步舉例說明厚度上可能不大於幾百奈米的裝置(例如，電晶體結構)階層的背側處理。方法3201開始於以包含裝置層的施體-主基板組件作為輸入3205。施體基板可具有上面所描述的一或多個特徵，諸如但不限於居間層和載子層。然而值得注意的是，載子層和/或居間層不需要執行方法3201。在操作3210處，裝置層或居間層的背側在背側露出期間被曝露。在一些實施例中，在操作3210處執行的背側露出處理包含方法501(圖5)的操作中的一或多個。例如，背側露出程序可以藉由至少移除施體基板(例如，載子層)的部分來露出裝置層或居間層。
圖33A-33C、34A-34C、35A-35C和36A-36C描繪沿著由示例性電晶體結構604(圖6)的平面圖中的粗點虛線表示的A-A'、B-B'和C-C'平面的橫截面圖。圖33A-33C中所示的電晶體結構基本上與在曝露半導體本體610的背側1012的背側露出程序之後的圖10A-10C中所示的那些相 同。在一些實施例中，圖33A-33C中所示的電晶體結構可利用已知適合用於製造finFET的任何前側處理來製造。在一些實施例中，一旦半導體本體610係藉由任何已知的技術來形成，前側處理如上面在圖20A-25A的上下文中所述地進行。
圖33A-33C進一步描繪對於一些說明性實施例電質側壁間隔件可以被發現的位置。在圖33A中，間隔件介電質671被設置在閘極電極673的橫向端。這種側壁間隔件可以在間隔件介電質係在(犧牲)閘極電極已經被充分地圖案化之後沉積的實施例中被形成。例如，間隔件介電質係在犧牲閘極材料2173已被圖案化(圖21A，B)的結尾後沉積。可替代地，側壁間隔件介電質係在這種圖案化之前沉積，間隔件介電質671可以僅出現在圖33B中所示的閘極電極673的縱向側壁。間隔件介電質可能已經被沉積以供沿著將電晶體通道和源極/汲極區域之間的邊界去標記的閘極電極的側壁來形成自對準間隔件的目的。然而，因為半導體本體中的非平面性，自對準間隔件也可以沿著半導體本體的一或多個側壁形成作為前側處理的人工製品。舉例而言，圖33C顯示間隔件介電質671進一步沿著半導體本體610的側壁設置。
圖34A-34C進一步顯示背側露出程序如何可以繼續將居間層完全移除，並且曝露半導體本體610的背側。值得注意的是，這種移除可以是利用掩蔽程序和或其它選擇性的技術，使得只有背側的部分被露出。為了完成 在圖34A-34C中所示的結構，例如，穿過半導體本體610的(子鰭)部分的背側蝕刻或CMP研磨可以執行一預定時間，或在檢測到源極/汲極半導體640、間隔件介電質671、閘極介電質845、閘極電極673中的一或多個時終止。如圖34A-34C中所示，裝置層的露出也露出了設置在閘極電極673和源極/汲極半導體640和/或源極/汲極金屬650的間隔件介電質671。
返回到圖32，方法3201在操作3220處繼續至少將曝露的介電質間隔件的一部分蝕刻。理想的情況下，間隔件介電質蝕刻對於目標的介電質材料是高度選擇性的，不顯著影響也曝露在背側的周圍半導體、介電質和/或金屬。在一些實施例中，介電質間隔件利用各向同性蝕刻(例如，濕式化學蝕刻或電漿蝕刻)被移除。例如，濕式化學蝕刻可以各向同性地移除包含氮化矽(SiN)、摻雜碳的矽(SiC)或摻雜碳的氮化矽(SiCN)中的一或多個的間隔件介電質。在圖35A-35C所示的範例中，間隔件介電質671的移除對於包含形成間隔件凹部3512的閘極電極673和閘極介電質845的閘極堆疊是選擇性的。
繼續於圖32，在操作3220處，從將介電質間隔件去處理形成的凹部可以利用另一種材料(例如，低k介電質)回填，或者可替代地使用任何合適的介電質材料來封閉，以將一或多個氣隙或空隙併入電晶體階層。在一些有利的實施例中，在操作3230處沉積的介電質材料比在操作3220處移除的材料具有較低的相對介電質常數。在一些 這種實施例中，在操作3230處沉積的介電質材料具有低於4.5的相對介電質常數，有利地低於3.9，並且更有利地低於3.5。對於空隙被封閉的一些實施例，介電質材料可以利用任何非保形沉積技術來沉積，諸如但不限於物理氣相沉積(濺射沉積)或一些化學氣相沉積。具有足夠高的長寬比的空隙接著將藉由非保形的介電質材料來密封。
在圖36A-36C中所示的範例中，背側介電質3671將間隔件凹部3512回填(圖35A-35C)。背側介電質3671可以是已知具有低相對介電質常數(例如，約小於4.5)的任何材料。示例性材料包含SiOC、SiOCH、HSQ或MSQ。沉積技術可以是任何已知適合於利用選定的材料回填凹部的，諸如但不限於化學氣相沉積(CVD)和旋塗程序。在圖35A-35C中所示的範例中，背側介電質3671還覆蓋半導體本體610和源極/汲極半導體640的背側表面。如果需要，背側介電質3671可隨後與半導體本體610的背側表面平面化。
在圖37A-37C中所示的另一範例中，背側介電質3671具有的保形性不足以將高長寬比間隔件凹部3512(圖35A-35C)回填，但封閉了凹部的開口以形成空隙3771。空隙3771可隨後被永久保留作為電晶體結構604的結構特徵。方法3201(圖32)接著基本上用包含具有環繞一或多個電晶體結構(諸如，閘極電極和/或半導體本體)的低k間隔件和/或空氣間隙的裝置結構的輸出3240完成。
任何前側裝置結構可以基本上如上面介電質 間隔件取代的上下文中所述地被移除和/或取代。取決於背側處理執行的裝置製造流程，裝置層(例如，電晶體通道區域)或終端(例如，電晶體閘極電極或電晶體源極/汲極半導體和/或金屬)的任何部分的犧牲固定器可以在背側處理期間被曝露，選擇性地從周圍結構至少部分地移除，並用合適的替代材料回填。在一些實施例中，例如，犧牲裝置終端材料(例如，任何合適的介電質)可以在前側處理期間形成，以促進其在背側處理期間的隨後選擇性移除。一旦被移除，終端半導體(例如，電晶體源極/汲極半導體)和/或金屬(例如，電晶體源極/汲極接觸金屬)可沉積在所得的凹部。前側裝置處理接著可以遵循各種結構被製造成便於其在背側處理期間的後續曝露的範例。例如，在前側處理期間，將從背側移除的犧牲結構的深度(z高度)可以做的比將不透過背側被移除的非犧牲結構更深，使犧牲結構在背側露出程序期間被較早曝露，並且隨後可被選擇性地取代。
因此，本文別處所描述的任何前側結構(例如，電晶體閘極電極、源極/汲極接觸金屬等)可以是犧牲性的，並且最終在背側處理期間被取代。然而，在前側處理期間製造用以促進其隨後在背側處理期間曝露的各種結構不必是犧性的。在前側處理期間，透過背側電接觸的非犧牲結構(例如，源極或汲極半導體、閘極電極或源極/汲極接觸金屬)的深度(z高度)可以被製成比另一個不透過背側電接觸的非犧牲結構(例如，源極或汲極半導體、閘極 電極或源極/汲極接觸金屬)更深入。在背側露出程序期間，深層結構係在較淺的結構之前曝露。因此，本文別處所描述的任何前側結構(例如，電晶體閘極電極、源極/汲極半導體或接觸金屬等)可以是犧牲性的，並且最終在背側處理期間被取代，或非犧牲的，並且最終在背側處理期間被接觸。
值得注意的是，上述的任何背側露出技術和裝置架構可全域地在整個晶片面積上實現，或者選擇性地在晶圓上的區域的子集上實現。在一些實施例中，可以採用掩蔽露出技術來選擇性對於非平面邏輯電晶體結構的區域露出非平面功率電晶體結構的區域，或反之亦然。此外，選擇性露出處理可以是在單一的裝置結構中(例如，在單元內的基礎上)、可以是跨多個裝置結構(例如，在單元間的基礎上)，或任意的區域基礎。背側露出程序的裝置層選擇性是由主機-施體基板架構的永久接合和剛性來促成，例如，如上所述的。背側露出程序的裝置層選擇性也由高度選擇性露出技術的採用來促成，例如，也如上所述的。這種選擇性露出處理可以提供邏輯電晶體和功率電晶體之間或任何其它類的電晶體(例如，RF和邏輯、記憶體存取電晶體和邏輯、平面電晶體和非平面電晶體等)之間的區別。示例性實施例進一步顯示選擇性露出的技術是下面描述的一些以上介紹的雙面電晶體架構的上下文中。這些相同的技術可以類似地應用於選擇性地對於製造基板(例如，晶圓)的其它區域的一些區域內製造堆疊的前側/背 側裝置。
圖38A是根據一些實施例顯示背側露出方法3801的流程圖。例如，可以採用方法3801來移除載子層的至少一部分、居間層(如果存在的話)和/或施體-主基板組件的裝置層的一部分，以選擇性地露出裝置層或裝置區域以供背側處理。裝置區域可以是任何合適的材料，諸如半導體、金屬或介電質。如本文別處所述，裝置區域的露出可為裝置區域提供背側接觸，以供背側存取來移除裝置區域或其部分等。
如圖38A中所示，方法3801開始於在操作3805處施體-主基板組件的輸入端。在一些實施例中，在操作3805接收的施體-主基板組件是施體-主基板組件203(參考圖3B)。然而，在操作3805接收的施體-主基板組件可以是本文所討論的任何合適的施體-主基板組件。
施體-主基板組件可包含任何合適的結構。在實施例中，方法3801提供了製造積體電路的技術，並且施體-主基板組件包含具有背側層上的前側裝置層(例如，半導體裝置層)的基板。裝置層包含第一裝置的第一裝置區域和第二裝置的第二裝置區域。第一和/或第二裝置區域可以是任何半導體、金屬或介電質材料或結構，諸如通道半導體、源極/汲極半導體、源極/汲極金屬、閘極金屬、介電質層或材料，或類似物。第一裝置和第二裝置可以是相同類型的裝置，或者它們可以是不同的。在第一和第二裝置之間的這種差異可能是功能性的、結構的或兩者。例 如，第一和/或第二裝置可以是邏輯電晶體、記憶體電晶體、功率電晶體、n型電晶體、p型電晶體、平面電晶體、非平面電晶體，或類似物的任何組合。此外，第一裝置和第二裝置可以是在積體電路的相同架構單元中(例如，使得單元內背側露出區分對於許多相同單元中之各者是相同的)，或者它們可以是在積體電路的不同單元中(例如，使得單元間背側露出區分在不同單元之間發生)。此外，第一裝置的第一裝置區域和第二裝置的第二裝置區域可以是相同的或者它們可以是不同的。例如，第一和/或第二裝置區域可以是通道半導體、源極/汲極半導體、源極/汲極金屬、閘極金屬、介電質層或材料，或類似物的任何組合。
在方法3801中，第一裝置區域的背側係藉由至少移除前述背側層的局部厚度來對於第二裝置區域選擇性地露出。這種選擇性露出可以有利地經由背側對於第一裝置區域提供存取，同時不露出第二裝置區域(即，保護第二裝置區域)以進一步處理。例如，進一步的處理從而可以選擇性地施加到第一裝置區域而不是第二裝置區域。第一裝置區域的背側的選擇性背側露出可以使用任何合適的技術或多種技術來提供，例如掩蔽露出技術、毯式露出技術，或兩者。
在實施例中，圖案化掩模係在背側層上形成，使得圖案化的掩模保護第二裝置區域的背側。凹部在背側層的未被掩蔽部分中被蝕刻，以曝露第一裝置區域， 而第二裝置區域是由圖案化的掩模保護。背側層的移除部分可以是居間層和/或裝置層的一部分。這種技術在本文中關於圖38B和圖39-45進一步討論。
在實施例中，進行背側層的完全背側移除以露出前側半導體裝置層的背側。圖案化的介電質硬掩模層係在前側半導體裝置層的背側形成，使得圖案化的介電質硬掩模層保護第二裝置區域的背側。凹部係至少在前側半導體裝置層的未被掩蔽部分中的前側半導體裝置層的部分厚度被蝕刻，以曝露第一裝置區域，而第二裝置區域是由圖案化的介電質保護。在這種技術中，圖案化的介電質硬掩模層可以在處理後保留，以提供裝置之間的隔離介電質。例如，圖案化的介電質硬掩模層可以是氧化物或氮化物或類似物。這種技術在本文中是關於圖38C和46-54所討論的。
在實施例中，背側層的部分厚度跨第一裝置的第一裝置區域和第二裝置的第二裝置區域兩者被移除以露出第一裝置區域的背側。例如，當為積體電路提供了毯式，露出前側半導體裝置層的第一裝置的第一裝置區域和第二裝置的第二裝置區域可具有結構上的差異，使得第一裝置區域對於第二裝置區域選擇性的露出。這種技術可以包含本文中討論的任何操作或結構。例如，如上面關於圖17和24-34所述的，可以採用閘極電極的結構特徵區分以選擇性地從裝置層的背側露出閘極電極的子集。例如，第一非平面裝置的第一閘極電極(例如，第一裝置區域)可以 比第二非平面裝置的閘極電極(例如，第二裝置區域)更深地延伸進入或穿過裝置層，使得在毯式露出時(例如，平面處理)，第一閘極電極被曝露，而第二閘極電極沒有被曝露。
如圖38A中所示，方法3801提供了各種處理分支以對於所接收的施體-主基板組件提供背側露出和相關技術。例如，操作3820、3850、3825和3855被顯示為透過給定層級(例如，L2)內的虛線來耦接，並透過兩個層級(例如，L2和L3)之間的實線來耦接以舉例說明各種置換的可能。這種處理分支的選擇可以(至少部分)基於所接收的施體-主基板組件、將要顯現的所需結構，和/或將要在背側露出結構上所執行的所需處理。如圖所示，方法3801(例如，操作3810和/或3815)的第一層級(例如，L1)可以包含晶圓級完全背側露出、部分背側露出，或兩者。第一層級可以提供給背側露出技術。方法3801(例如，操作3820和/或3850)的第二層級(例如，L2)可以包含由實現的露出技術提供的單元層級的區分。第二層級可以提供單元間的基礎上、單元內的基礎上，或兩者(由虛線表示)的露出。方法3801(例如，操作3825和/或3858)的第三層級(例如，L3)可以包含用於部分背側露出的露出類型。第三層級可提供給將是掩蔽露出、毯式露出，或兩者的露出類型。可採用所有的這些露出類型以實現單元間區分或單元內區分中任一者，如藉由L2和L3之間的交叉實線連接表示的。此外，第三層級可以提供露出的區分基礎。例如，露出可以基於選 擇性露出的裝置的功能性、選擇性露出的裝置的結構或兩者。方法3801(例如，操作3830、3835和/或3840)的第四層級(例如，L4)可以提供給如藉由操作3825和/或3858露出的裝置的功能性和/或結構區分選項。例如，裝置的露出可以選擇性地基於裝置是邏輯、記憶體或功率裝置、基於裝置是n型或p型、基於裝置是非平面或平面的，或者其任意組合來執行。
如圖所示，方法3801包含從操作3805穿過操作3810至操作130的分支，其提供了用於裝置層-主基板組件的輸出。操作3810提供接收到的施體-主基板組件的晶圓級完全背側露出，以在操作130處提供裝置層-主基板組件。這種晶圓級完全背側露出技術已經關於圖5和本文其它地方被討論。例如，晶圓級完全背側露出可以包含研磨和/或蝕刻穿過載子層的厚度、檢測居間層，和研磨和/或蝕刻穿過居間層的厚度。顧名思義，這種處理對於所接收到的施體-主基板組件的整體進行，而不掩蔽或類似物。在實施例中，進行晶圓級完全背側露出以露出居間層。在實施例中，進行晶圓級完全背側露出以露出裝置層的背側。在實施例中，所接收的施體-主基板組件不包含載子層，並且晶圓級完全背側露出移除了居間層的厚度或整體。在實施例中，晶圓級完全背側露出曝露了居間層和/或裝置層，使得進一步的處理(例如，屏蔽或毯式露出處理)被執行以選擇性的對於第二裝置的第二裝置區域露出第一裝置的第一裝置區域。在實施例中，晶圓級完全背側 露出如上面所討論的選擇性的對於第二裝置的第二裝置區域露出第一裝置的第一裝置區域。例如，用於選擇性裝置區域露出的這種晶圓級完全背側露出可以基於第一和第二裝置之間的結構差異，使得在晶圓級完全背側露出處理時，第一裝置區域被露出，而第二裝置的第二裝置區域在這種處理之後不被露出。
也如圖所示，由陰影線連接的操作3810和3815，在一些實施例中，如藉由操作3810提供的晶圓級完全背側露出可以是在操作3815處的局部背側露出之後。例如，在操作3810處所接收到的施體-主基板組件的晶圓級完全背側露出可將居間層和/或裝置層露出(例如，但裝置區域不被露出)，並且經由所示的任何分支在操作3815處的部分背側露出可以提供裝置層或其一部分的露出(例如，將選擇性對於另一裝置區域露出的裝置區域)。隨後是局部背側露出的這種晶圓級完全背側露出的範例關於圖38C和本文別處顯示。
方法3801還包含從開始於操作3815的操作3805的各種分支(或所討論的操作3810)。在操作3815處，設置或啟動局部背側露出。這種局部背側露出可提供背側露出選項的範圍。在實施例中，背側露出是基於施體-主基板組件的區域的佈局。例如，背側露出可以基於在操作3820處的單元間露出、在操作3850處的單元內露出、區域式露出(未顯示)或類似物來提供選擇性露出。在這種情況下，單元是裝置層內的最小功能單元。例如，電晶體單元 包含一個電晶體、1T-1R記憶體單元包含一個電晶體和一個電阻器、1T-1C記憶體單元包含一個電晶體和一個電容器。對於包含被動裝置(諸如電阻器或電容器)的單元，在操作3820處的單元間露出僅可以露出主動裝置(例如，電晶體)、僅被動裝置或主動和被動裝置兩者，例如作為單元內的其相對位置的函數。
如在操作3820處提供的單元間背側露出區分提供了某些單元內的裝置區域的背側露出，同時留下其它單元覆蓋(或非露出)內的裝置區域。在單元內露出的裝置區域可以是任何合適的一或多個區域，諸如通道半導體、源極/汲極半導體、源極/汲極金屬、閘極金屬、介電質層或材料，或類似物。在一些實施例中，如在操作3825處所示，這種單元間背側露出區分係使用掩蔽露出技術來設置。在其它實施例中，如在操作3858處所示，這種單元間背側露出區分係使用毯式露出技術來設置。
繼續於操作3825，這種單元間掩蔽露出技術可提供基於功能和/或基於結構的區分，使得對應於被露出的裝置區域的裝置相對於具有不被露出的裝置區域的裝置具有不同的功能性和/或不同的結構。如關於操作3830、3835和3840所示，這種基於功能性和/或基於結構的區分可以對應於在各種上下文中僅露出電晶體或其它裝置的裝置區域。如關於操作3830所示，單元間基於功能性和/或基於結構的區分可以對應於選擇性的對於記憶體和/或功率電晶體的裝置區域僅露出邏輯電晶體的裝置區域、 選擇性的對於邏輯和/或功率電晶體的裝置區域僅露出記憶體電晶體的裝置區域、選擇性的對於邏輯和/或記憶體電晶體的裝置區域僅露出功率電晶體的裝置區域，或類似的。在一些實施例中，這種區分可基於裝置的設計規則、裝置的臨界尺寸，或類似物。如關於操作3835所示，單元間基於功能性和/或基於結構的區分可以對應於選擇性的對於p型電晶體的裝置區域僅露出n型電晶體，或反之亦然。如關於操作3840所示，單元間基於功能性和/或基於結構的區分可以對應於選擇性的對於平面電晶體的裝置區僅露出非平面電晶體(例如，鰭式電晶體)，或反之亦然。
此外，如關於陰影線連接的操作3830、3835和3840所示，這種邏輯/記憶體/功率露出、n型/p型露出和非平面/平面露出的組合中的區分是可用的。例如，邏輯n型平面裝置的裝置區域可選擇性的對於記憶體/功率n型平面裝置、邏輯p型平面裝置、邏輯n型非平面裝置、記憶體/功率p型平面裝置、記憶體/功率p型非平面裝置等被露出。舉例說明，但另一個例子，功率p型平面裝置的裝置區域可選擇性的對於邏輯/記憶體p型平面裝置、功率n型平面裝置、功率p型非平面裝置、邏輯/記憶體n型平面裝置，或邏輯/記憶體n型非平面裝置被露出。例如，這種選擇性可以在裝置功能類型(例如，從邏輯/記憶體/功率選擇)、極性(例如，從n型/p型選擇)，和/或裝置結構(例如，從平面/非平面選擇)之間以任何排列提供。此外，額外的選項可用，諸如裝置類型(例如，電晶體、電阻器、二極 體等)和/或其它結構之間的區分。舉例來說，裝置區域可以基於功能性、類型、結構或其它合適的特性的任何合適的組合來選擇性地露出。
返回到方法3801的第三層級，如操作3855所示，單元間背側露出區分可使用毯式露出技術來提供，其中露出的選擇性是由前側處理創建的裝置特徵中的結構差異的函數。這種毯式露出技術可包含研磨和/或蝕刻穿過一或多個居間層的厚度和/或裝置層的厚度，以露出第一裝置區域，同時不露出第二裝置區域。這種毯式露出處理係在居間層和/或裝置層的整體進行而沒有掩蔽。在實施例中，毯式露出處理基於第一裝置區域位於被這種毯式露出處理曝露並且第二裝置區域位於不被這種毯式露出處理曝露來選擇性對於第二裝置的第二裝置區域露出了第一裝置的第一裝置區域。例如，第一裝置區域或其一部分可以在第二裝置區域下方延伸(例如，在朝向背側的方向)，使得在平面操作或蝕刻操作中，第一裝置區域係在第二裝置區域的曝露之前曝露。當該第一裝置區域被曝露且第二裝置區域不被曝露時，毯式露出處理可以被停止(例如，基於時序或標記等)。
如操作3855所示，選擇性的毯式露出處理可以取決於第一裝置和第二裝置關於第一裝置區域和第二裝置區域之間的結構差異。所述結構差異可以是如所討論的在第二裝置區域下方延伸的第一裝置區域、第一和第二裝置區域之間的材料差異，或類似物。除了用於背側露出的 結構差異(例如，背側露出結構差異)，第一和第二裝置可以具有任何合適的功能性和/或其它結構上的差異以提供單元間的區分。例如，這種背側露出結構差異可以在不同的功能性電晶體之間提供，使得這種第一裝置(例如，具有將是背側露出的第一裝置區域)是邏輯電晶體，而第二裝置(例如，具有未露出的第二裝置區域)是記憶體或功率電晶體。在實施例中，背側露出結構差異可以在不同極性的電晶體之間提供，使得第一裝置(例如，具有將是背側露出的第一裝置區域)是n型電晶體，而第二裝置(例如，具有未露出的第二裝置區域)是p型電晶體，或反之亦然。在實施例中，背側露出結構差異可以在不同的裝置結構的電晶體之間提供，使得第一裝置(例如，具有將是背側露出的第一裝置區域)是非平面電晶體，而第二裝置(例如，具有未露出的第二裝置區域)是平面電晶體，或反之亦然。在實施例中，背側露出結構差異可以在相同的功能、極性和/或結構中的其他者的裝置中提供。
例如，如關於操作3830、3835和3840所示，背側露出結構差異可以跨裝置功能類型(例如，從邏輯/記憶體/功率選擇)、極性(例如，從n型/p型選擇)，和/或裝置結構(例如，從平面/非平面選擇)以任何排列來提供。此外，額外的選項可用，諸如裝置類型(例如，電晶體、電阻器、二極體等)和/或其它結構之間的區分。舉例來說，裝置區域可以基於功能性、類型、結構或其它合適的特性的任何合適的組合來選擇性地露出裝置區域。
現在轉到如在操作3850處提供的單元內背側露出區分，這種單元內露出提供了一或多個特定裝置的一或多個裝置區域的背側露出，同時在同一單元內的其它裝置的其它區域不被露出(例如，保持從背側覆蓋)。露出的裝置區域可以是任何合適的區域，諸如通道半導體、源極/汲極半導體、源極/汲極金屬、閘極金屬、介電質層或材料，或類似物。此外，如關於陰影線連接的操作3820和3850所示，這種單元間和單元內露出區分可用各種組合一起使用。例如，可以提供區分，使得沒有第一單元的裝置區域被露出，而第二單元的特定裝置區域被露出。這種區分提供了第一單元和第二單元之間的單元間區分。此外，在第二單元內，第一裝置的特定裝置區域被露出，而第二裝置的裝置區域沒有被露出。第二單元內的第一裝置和第二裝置之間的這種區分提供了第二單元的第一和第二裝置之間的單元內區分。雖然關於兩個單元與具有兩個裝置類型的一個單元之間的區分討論，這種區分可以被設置在任何數目的單元類型之間的單元間層級，以及具有在單元內的基礎上正被不同露出的不同露出單元間的單元內層級。例如，三種單元類型中的一者可以根本不露出，而第二和第三者可能露出，使得該第二單元類型中的所有裝置具有在單元內區分係提供在第三單元內(例如，在第三單元中的一些裝置不露出，而其它裝置具有被露出的裝置區域)時露出的裝置區域。
在一些實施例中，如在操作3825處所示，掩 蔽的露出技術促進了背側露出區分。此外，這種掩蔽的露出技術可提供基於功能性和/或基於結構的區分，使得對應於區域露出的裝置相對於具有未露出的區域的裝置具有不同的功能性。例如，如關於操作3830所示，單元內基於功能性和/或基於結構的區分可以對應於選擇性的對於記憶體和/或功率電晶體的裝置區域僅露出邏輯電晶體的裝置區域、選擇性的對於邏輯和/或功率電晶體的裝置區域僅露出記憶體電晶體的裝置區域、選擇性的對於邏輯和/或記憶體電晶體的裝置區域僅露出功率電晶體的裝置區域或類似的。在一些實施例中，這種區分可基於裝置的設計規則、裝置的臨界尺寸或類似的。如關於操作3835所示的，單元內基於功能性和/或基於結構的區分可以對應於選擇性的對於p型電晶體的裝置區域僅露出n型電晶體的裝置區域，或反之亦然。如關於操作3840所示的，單元內基於功能性和/或基於結構的區分可以對應於選擇性的對於平面電晶體的裝置區域僅露出非平面電晶體(例如，鰭式電晶體)的裝置區域，或反之亦然。
此外，如關於單元間區分所討論的並且如關於連接操作3830、3835和3840的陰影線所示的，這種邏輯/記憶體/功率露出、n型/p型露出以及非平面/平面露出的組合之中的區分係基於單元內可用的基礎。例如，這種選擇性可以在裝置功能類型(例如，從邏輯/記憶體/功率選擇的)、極性(例如，從n型/p型選擇的)和/或裝置結構(例如，從平面/非平面選擇的)之間以任何排列來提供。此外，可 用額外的選項，諸如裝置類型(例如，電晶體、電阻器、二極體等)和/或其它結構之間的區分。例如，裝置區域可以選擇性地基於功能性、類型、結構或其它合適的特性的任何合適組合來露出。
再次參照方法3801的第三級，如在操作3855處所示，單元內背側露出區分可以使用毯式露出技術來提供。如所討論的，這種毯式露出技術可包含研磨和/或蝕刻穿過一或多個居間層的厚度和/或裝置層的厚度，以露出第一裝置區域，而不露出第二裝置區域。毯式露出處理可以基於被設置以便被曝露的第一裝置區域與被設置以便避免被這種毯式露出處理曝露的第二裝置區域來選擇性的對於第二裝置的第二裝置區域露出第一裝置的第一裝置區域。例如，第一裝置區域或其一部分可以在下面延伸(例如，在朝向背側的方向)，使得在平面化操作或蝕刻操作中，所述第一裝置區域係在所述第二裝置被曝露之前曝露。當所述第一裝置區域被曝露而第二裝置區域不被曝露時，毯式露出處理可以被停止(例如，基於時序或標記等)。
對於單元內區分，這種毯式露出處理可以取決於第一裝置和第二裝置關於第一裝置區域和第二裝置區域之間的結構差異。所述結構差異可以是如所討論的第二裝置區域下方延伸的第一裝置區域，或例如第一和第二裝置區域之間的材料差異。除了用於背側露出的結構差異(例如，背側露出的結構差異)之外，第一和第二裝置可以 具有任何合適的功能性和/或其它的結構差異，以提供單元內區分。例如，這種背側露出結構差異可以在不同功能性的電晶體之間提供，使得該第一裝置(例如，具有將被背側露出的第一裝置區域)是邏輯電晶體，而該第二裝置(例如，具有未被露出的第二裝置區域)是記憶體或功率電晶體。在實施例中，背側露出結構差異可以在不同極性的電晶體之間提供，使得該第一裝置(例如，具有將被背側露出的第一裝置區域)是n型電晶體，而該第二裝置(例如，具有未被露出的第二裝置區域)是p型電晶體，或反之亦然。在實施例中，背側露出結構差異可以在不同裝置結構的電晶體之間提供，使得該第一裝置(例如，具有將被背側露出的第一裝置區域)是非平面電晶體，而該第二裝置例如，具有未被露出的第二裝置區域)是平面電晶體，或反之亦然。在實施例中，背側露出結構差異可以在相同功能性、極性和/或結構的其它態樣的裝置中來提供。
例如，如關於操作3830、3835和3840所示，結構差異可跨裝置功能類型(例如，從邏輯/記憶體/功率選擇)、極性(例如，從n型/p型選擇)和/或裝置結構(例如，從平面/非平面選擇)以任何排列來提供。此外，可用額外的選項，諸如裝置類型(例如，電晶體、電阻器、二極體等)和/或其它結構之間的區分。例如，裝置區域可以選擇性地基於功能性、類型、結構或其它合適的特性的任何合適的組合來露出。
如所討論的，在一些實施例中，背側露出是 基於這種區域內的裝置功能性和/或結構、限定這種區域或者作為穿插在整個施體-主基板組件。例如，背側露出可以是提供邏輯裝置和記憶體裝置之間、邏輯裝置和功率裝置之間、記憶體裝置和功率裝置之間，或以基於裝置功能性、裝置臨界尺寸或類似物(例如，在操作3830處)的選擇性露出。在其它範例中，背側露出提供了n型裝置和p型裝置之間(例如，在操作3835處)、鰭或非平面式裝置和平面裝置(例如，在操作之間3840處)或類似物的選擇性露出。此外，可用擇其它裝置類型式的背側露出選項。
如關於操作3815所討論的，在一些實施例中，局部背側露出係基於掩蔽露出來設置。例如，這種技術可以包含不被露出的掩蔽面積、區域、IC單元、子單元等，以及來自未掩蔽面積、區域、單元、子單元等的選擇地移除材料(例如，藉由蝕刻等)。這種技術可以在單元之間(例如，單元間)、單元中(例如，單元內)、不同功能的裝置之間、具有不同結構的裝置之間等提供選擇性的背側露出。
此外，如關於操作3855所示，在某些實施例中，部分背側露出係由毯式露出程序來提供。在這種實施例中，不需要提供掩蔽，並且背側露出可以基於具有區域露出的裝置和不具有區域露出的那些裝置之間的結構差異來提供(例如，背側露出結構差異)。例如毯式露出可以基於露出的和那些不露出的裝置之間的結構差異來提供選擇性的背側露出。這種結構差異可以是在不同的單元、子單 元或類似物中的裝置之間，並且它們可以在相同或不同的裝置之間提供。這種不同的裝置可以在功能性、結構上不同於背側露出結構差異或類似物。
由操作3815、3820、3850、3825、3855、3830、3858、3836、3835和3840提供的方法3801的各種分支可以被實現以產生將是在操作130處的輸出的一系列的裝置層-主基板組件。例如，操作3805、3815、3820、3825、3830和130提供了一種用於接收的施體-主基板組件(例如，在操作3805處接收的)的局部背側露出(例如，在操作3815的)，以提供邏輯電晶體和記憶體和/或功率電晶體之間、記憶體和邏輯和/或功率電晶體之間或者在功率和邏輯和/或記憶體電晶體(例如，在操作3830)之間的單元間背側露出區分(例如，在操作3820)。操作3805、3815、3850、3825、3835和130提供了一種用於接收的施體-主基板組件(例如，在操作3805處接收的)的局部背側露出(例如，在操作3815處)，以提供n型電晶體和p型電晶體(例如，在操作3830處)之間的單元內背側露出區分(例如，在操作3825處)。如圖所示，可用廣泛的其它操作。
例如，顯示方法3801的圖38A可被讀取，以提供以下選項，以提供對於所接收的施體-主基板組件(例如，在操作3805處接收)的選擇性的背側露出(例如，選擇性對於另一裝置區域的一個裝置區域)。可以執行晶圓級完全背側露出和部分背側露出中的任一者或兩者(例如，在L1的操作3810和3815處)。可以提供單元間和或單元內 背側露出區分(例如，在L2的操作3820和3850處)。這種單元間和或單元內層級區分可以藉由掩蔽和/或毯式露出來提供(例如，在L3的操作3825和3855處)。掩蔽露出可以在背側露出中提供基於功能性和/或基於結構性的區分。如由選擇性背側露出所提供(例如，使用掩蔽露出或毯式露出)的區分(例如，單元間或單元內)可以提供邏輯/記憶體/功率電晶體之中、n型和p型電晶體之間、平面和非平面電晶體之間或其任何組合的區分。如圖所示，具有選擇性背側露出和/或額外處理的裝置層-主基板組件輸出係在操作130處提供。
討論現在轉向進一步說明方法3801的特定示例性技術。第一實施例係關於圖38B和圖39-45設置，而第二實施例係關於圖38C和圖46-54設置。描述了關於這種實施例的示例性技術可被擴展到任何特定的方法或方法3801的分支。
圖38B是根據一些實施例顯示用於選擇性對於對於平面電晶體形成非平面電晶體背側電晶體源極/汲極半導體和對於平面電晶體是選擇性的接觸金屬的方法3802的流程圖。方法3802開始於施體-主基板組件，其包含平面電晶體結構和非平面電晶體結構作為輸入3806。施體基板可以具有本文所述的特徵中的一或多個，諸如但不限於居間層和載子層。然而，對於執行方法3802，載子層不是必需的。例如，在方法3802的輸入處的非平面和/或平面電晶體結構可以是完全可操作的。可替代地，一或多個終 端可以不存在，使得非平面電晶體結構直到背側處理完成前將不可操作。
圖39是根據一些實施例的缺少一個源極/汲極金屬650的非平面電晶體結構1304和具有源極/汲極金屬650兩者的平面電晶體結構3904的平面圖。關於非平面電晶體結構1304顯示的粗點虛線表示沿著如圖40A-40C、42A-42C和44A-44C進一步提供的橫截面圖的平面。同樣地，關於平面電晶體結構3904顯示的粗點虛線表示沿著如圖41A-41C、43A-43C和45A-45C進一步提供的橫截面圖的平面。使用本文中所討論和關於方法3802所示的技術，可以提供用於非平面電晶體結構1304的選擇性背側處理，而不提供用於平面電晶體結構3904的背側處理。
返回到圖38B，由方法3802所提供的選擇性背側處理提供了非平面電晶體結構1304(例如，第一裝置)的源極/汲極半導體640(例如，第一裝置區域)的背側露出。此外，由方法3802所提供的選擇性背側處理選擇性的對於平面電晶體結構3904(例如，第二裝置)露出了非平面電晶體結構1304的源極/汲極半導體640的背側，並由此選擇性的對於平面電晶體結構3904的每個裝置區域。例如，非平面電晶體結構1304的源極/汲極半導體640的選擇性背側露出對於源極/汲極半導體640、源極/汲極金屬650、將閘極電極673從源極/汲極金屬650和/或源極/汲極半導體640分離的間隔件介電質671、場隔離介電質680和平面電晶體結構3904的裝置層215是選擇性的。雖然關於選擇性的對於 平面電晶體結構3904的非平面電晶體結構1304的源極/汲極半導體640的選擇性背側露出討論，方法3802可以提供用於選擇性的對於非平面電晶體結構1304的任何一或多個裝置區域的平面電晶體結構3904的任何一或多個裝置區域的選擇性背側露出。此外，方法3802可以提供用於選擇性的對於平面電晶體結構3904的任何一或多個裝置區域的非平面電晶體結構1304的任何一或多個裝置區域的選擇性背側露出。
此外，方法3802可以提供用於在露出的源極/汲極半導體640(例如，露出的第一裝置區域)上配置(例如，藉由沉積等)一或多個非原生材料。在方法3802的範例中，背側源極/汲極半導體1640和背側源極/汲極金屬1650被設置在露出的(例如，背側露出的)源極/汲極半導體640上。雖然所討論的關於在源極/汲極半導體640上設置背側源極/汲極半導體1640和背側源極/汲極金屬1650，任何合適的非原生材料可設置在任何曝露的裝置區域上。例如，非原生的一或多種材料可以包含半導體材料、金屬材料或介電質材料。
如圖39所示，在一些實施例中，非平面電晶體和平面電晶體可以被整合在相同的積體電路中。例如，非平面電晶體結構1304和平面電晶體結構3904可以在IC晶粒601上被整合。在平面電晶體結構3904中，關於非平面電晶體結構1304的相同編號表示相同的結構。例如，平面電晶體結構3904包含閘極電極673、源極/汲極半導體 640、源極/汲極金屬650、將閘極電極673從源極/汲極金屬650和/或源極/汲極半導體640分離的間隔件介電質671、場隔離介電質680和裝置層215。如將理解的，對比於非平面電晶體結構1304，閘極電極673(和圖41中的閘極介電質845)不環繞電晶體通道的通道區域。
關於非平面電晶體結構1304，在缺乏源極或汲極金屬650的情況下，源極/汲極金屬650和/或其它前側金屬階層(例如，閘極電極673或更高的金屬階層)的間距和/或臨界尺寸約束可以被有利地放寬。缺乏源極或汲極金屬650可以使得非平面電晶體結構1304無法操作，直到第三終端連接被製造，例如，利用背側電晶體源極/汲極接觸金屬化方法3802(圖38B)。這種背側電晶體源極/汲極接觸金屬可以耦接電力軌(例如，Vcc)成電晶體結構，有利地配置電力(源)和在電晶體結構層的相對側上路由的訊號(閘極電極電壓)。值得注意的是，選擇性的背側電晶體源極/汲極接觸金屬化方法3802也可以被實施在全功能從前側製造(例如，包含所有裝置終端)的電晶體結構上。對於這種實施例，背側電晶體源極/汲極接觸金屬化方法3802可以被實施以將源極/汲極電晶體終端併入設置在電晶體層的兩側上的互連跡線，這可有利地減少源極/汲極的接觸電阻和/或使電晶體的源極/汲極裝置區域是直接扇出到至少兩個其它電路節點的電路節點。
如本文進一步討論並且關於圖40-45所示的，在非平面電晶體結構1304的這種背側電晶體源極/汲極接 觸金屬期間，平面電晶體結構3904被掩蔽且選擇性不露出(例如，平面電晶體結構3904的裝置區域在非平面電晶體結構1304的源極/汲極半導體640的背側露出期間不露出)。例如，選擇性的背側電晶體源極/汲極接觸金屬化方法3802可在平面電晶體結構3904上進行，使得平面電晶體結構是全功能從前側製造的(例如，包含所有裝置終端)，而非平面電晶體結構1304的背側處理不影響平面電晶體結構3904的功能性。
回到圖38B，在操作3808處，裝置層(例如，一或多個居間層)的背側係藉由移除載子層來露出。在一些進一步的實施例中，沉積在裝置層之上的任何居間層和/或前側材料的部分也可以在露出操作3808期間被移除。如在本文別處所述，在一些示例性實施例的上下文中，居間層可以有助於裝置層背側的高度均勻曝露，例如作為在晶圓級背側露出程序中採用的蝕刻標記的蝕刻停止中的一或多個。例如，居間層可以將裝置層從所移除的載子層分離，使得在移除之前，居間層皆與載子層和裝置層直接接觸。如所討論的，在一些實施例中，包含在操作3806處接收的平面電晶體結構和非平面電晶體結構的施體-主基板組件不包含載子層，並且在這種實施例中，操作3808可以被省略。
方法3802繼續於操作3812，其中平面電晶體結構的背側被掩蔽。平面電晶體結構的背側的這種選擇性掩蔽對於非平面電晶體結構的背側提供了選擇性曝露或存 取(例如，對於非平面電晶體結構的選擇性裝置區域的背側的存取)。此外，在操作3812處，非平面電晶體的背側的部分也被掩蔽以對於非平面電晶體的特定結構(例如，源極/汲極半導體區域)提供選擇性存取。在操作3812處提供的掩模可以包含使用任何合適的技術施加的任何合適的掩模。
方法3802繼續於操作3818，其中非平面電晶體結構內的至少一個非平面電晶體源極/汲極區域的背側被露出。在一些實施例中，背側凹陷蝕刻係在操作3818處執行，使得背側凹陷蝕刻具有藉由在操作3812處施加的掩模提供的圖案。背側凹陷蝕刻可以選擇地對於非平面電晶體結構的其它區域(例如，不是將被露出的那些裝置區域)和選擇地對於平面電晶體結構(例如，第二裝置)的裝置區域(例如，一或多個第二區域)，將非平面電晶體結構(例如，第一裝置)的源極/汲極半導體區域(例如，第一裝置區域)露出。如所討論的，對於平面電晶體結構的裝置區域的選擇性可以對於平面電晶體結構的整體(例如，所有的裝置區域)提供選擇性。
一旦非平面電晶體結構的選擇性源極/汲極半導體區域被露出，方法3802在操作3826處完成，其中非原生源極/汲極半導體從背側沉積，並且在非平面電晶體的露出源極/汲極區域之上或上方沉積，及/或接觸金屬被沉積在從背側施加的源極/汲極半導體上方。源極/汲極半導體和/或接觸金屬是可被設置在背側露出半導體區域上方 的非原生材料的範例。如圖所示，操作3826輸出了具有背側源極/汲極半導體上的接觸金屬的非平面電晶體結構，其與已藉由這種背側處理來選擇性地未露出的平面電晶體結構整合。
圖40A、42A和44A根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的A-A'平面的非平面電晶體結構1304的橫截面圖。圖41A、43A和45A根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的A-A'平面的平面電晶體結構3904的橫截面圖。圖40B、42B和44B根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的B-B'平面的非平面電晶體結構1304的橫截面圖。圖41B、43B和45B根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的B-B'平面的平面電晶體結構3904的橫截面圖。圖40C、42C和44C根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的C-C'平面的非平面電晶體結構1304的橫截面圖。圖41C、43C和45C根據一些實施例顯示如在方法3802中執行的操作，沿著在圖39中表示的C-C'平面的平面電晶體結構3904的橫截面圖。
圖40A-40C根據一些實施例顯示在前側處理和/或任選的載子移除之後存在於示例性非平面電晶體結構1304中的結構的橫截面圖。在圖40A-40C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。此外，圖41A-41C顯示在前側處理和/或任選的載子移 除之後存在於示例性平面電晶體結構3904中的結構。在圖41A-41C顯示的結構特徵，對於相似的參考符號也可以具有在本文中描述的任何特性。例如，圖40A-40C和41A-41C顯示在方法3802的操作3806被執行(參見圖38B)之後的非平面電晶體結構1304和平面電晶體結構3904的橫截面圖。
如圖42A-42C和43A-43C所示，蝕刻掩模1410(例如，圖案化的掩模)被對準到非平面電晶體結構1304和平面電晶體結構3904的背側結構。此外，居間層210和電晶體半導體本體610的實質部分(例如，裝置層215的一部分)被移除，以在由蝕刻掩模1410限定的未掩蔽部分內提供選擇性的露出凹部1540。在源極/汲極區域之間有結構差異(例如，在深度的差異)的替代實施例中，蝕刻掩模1410可被限制，以便利用如在圖14D、15D和16D的上下文中別處描述繼續的結構1304的處理來僅保護結構3904。
如圖所示，蝕刻掩模1410掩蔽了平面電晶體結構3904的背側的整體(參見圖43A-43C)。此外，蝕刻掩模1410露出了非平面電晶體結構1304的背側部分，其允許了對於源極/汲極半導體640的存取或藉由選擇性露出凹部1540來露出源極/汲極半導體640(參照圖42A-42C)。相對於源極/汲極半導體640的對準不必是精確的，使得與閘極電極673的重疊可以被最小化或避免。如所討論的，蝕刻掩模1410可以是在居間層210的曝露之後沉積的背側基板 的另一居間層、施加在居間層210的背側表面上的軟掩模(例如，感光性抗蝕劑)，或類似的。如所討論的，未保護的裝置區域(例如，未掩蔽或曝露的區域)接著利用已知適合用於適用的材料成分的任何濕式和/或電漿蝕刻程序來凹陷蝕刻。
此外，在移除居間層210和電晶體半導體本體610的主要部分時，子鰭高度H sf 被保持在由蝕刻掩模1410保護的非平面電晶體結構1304的區域中。選擇性露出凹部1540可以是任何深度和橫向尺寸的。例如，選擇性露出凹部1540可以完全移除半導體本體610的子鰭部(例如，居間層210的半導體部分)並且露出源極/汲極半導體640。如圖所示，蝕刻掩模1410掩蔽了平面電晶體結構3904的背側的整體(參見圖43A-43C)。例如，圖42A-42C和43A-43C分別顯示在操作3812和3818(圖38B)被執行之後非平面電晶體結構1304和平面電晶體結構3904的橫截面圖。
圖44A-44C和45A-45C顯示在p型或n型雜質摻雜的背側源極/汲極半導體1640的磊晶生長或沉積與背側源極/汲極金屬1650的後續沉積之後的非平面電晶體結構1304和平面電晶體結構3904。如圖所示，背側源極/汲極半導體1640被設置為鄰近源極/汲極半導體640或在其之上。背側源極/汲極半導體1640可以使用任何合適的一或多種技術，諸如磊晶生長程序、沉積程序或類似的程序來設置在源極/汲極半導體640之上。例如，用來形成源極/汲極半導體640的相同磊晶或沉積程序可以被採用以形成背 側源極/汲極半導體1640。背側源極/汲極半導體1640可以是任何合適的材料，諸如但不限於IV族半導體(例如Si、Ge、SiGe)、和/或III-V族半導體(例如，InGaAs、InAs)和/或III-N族半導體(例如，InGaN)。
還如圖所示，背側源極/汲極金屬1650被設置為鄰近背側源極/汲極半導體1640或在其之上。背側源極/汲極金屬1650可以使用任何合適的一或多種技術，諸如金屬沉積程序來設置在源極/汲極半導體1640之上。例如，用來形成背側源極/汲極金屬650的相同沉積程序可以被用於形成背側源極/汲極金屬1650。背側源極/汲極金屬650可以包含任何合適的材料，諸如Ti、W、Pt、其合金或類似物。還如圖所示，在圖45A-45C中，平面電晶體結構3904可以繼續藉由蝕刻掩模1410進行掩蔽，使得背側源極/汲極半導體與背側源極/汲極接觸金屬皆不被設置用於平面電晶體結構3904。例如，非原生材料的背側源極/汲極半導體1640和背側源極/汲極金屬1650可以被選擇性地提供到非平面電晶體結構1304而沒有被施加到平面電晶體結構3904。例如，圖42A-42C和43A-43C分別顯示在操作3826(圖38B)被執行之後的非平面電晶體結構1304和平面電晶體結構3904的橫截面圖。
在一些由圖44A-44C和45A-45C表示的進一步實施例中，背側金屬過度負擔藉由研磨(例如，CMP)來移除，連同源極/汲極接觸金屬重新露出蝕刻掩模1410和/或居間層210，接著局限於回填選擇性露出凹部1540。隨後 的背側處理還可以包含至少電耦接到源極/汲極金屬1650的一或多個背側互連金屬層級(未顯示)之製造。在一些這種實施例中，這種背側互連金屬與前側互連金屬階層具有不同的成分及/或背側互連金屬具有較大的橫向尺寸或大於前側互連金屬的對應層級的厚度。例如，相對於背側互連金屬，前側互連金屬可具有較高比例的銅，並且可以主要是銅(例如，主要是Cu或富含Cu的合金)。背側互連金屬可以代替為主要不是銅(例如，大多不是銅、銅貧乏的合金，或不含銅的合金)。前側互連金屬同樣可以是主要不是銅，而背側互連金屬可以是主要為銅。在互連金屬不是銅為主的情況下，背側互連金屬可以是包含Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中之一或多者的任何其它合適的金屬/金屬合金。所述裝置層的前側和背側之間的金屬成分的分離可以有利地劃分前側(例如，Ru)和背側處理(例如，Cu)之間的不同材料系統和互連技術的使用)。
在裝置層的前側和背側之間，給定層級(例如，金屬1、金屬2等)的橫向互連尺寸和/或厚度也可以是不同的。例如，相較於經由前側互連金屬耦接到電晶體的閘極終端和/或汲極終端的前側互連金屬，經由背側互連金屬耦接到電晶體的源極終端的電源線可具有較大的橫向尺寸(例如，線寬)和/或厚度。前側和背側互連金屬之間的尺寸和厚度的劃分可以有利地對於互連製造程序增加自由度。在背側互連金屬具有較大的橫向尺寸和/或厚度的一些實施例中，背側互連金屬是銅為主的，而較小橫向尺寸 和/或厚度的前側互連金屬不是銅(例如，Ru為主)。
使用所討論的技術，非平面電晶體結構1304的源極/汲極半導體640的背側露出對於平面電晶體結構3904的裝置區域是選擇性的。這種掩蔽露出的技術可被擴展到選擇性對於平面電晶體結構3904的任何裝置區域露出非平面電晶體結構1304的任何裝置區域(例如，通道、閘極介電質、閘極電極等)，或反之亦然。此外，這種選擇性露出處理可以是在單元間的基礎上(如圖所示)、單元內的基礎上、區域的基礎上，等等。這種選擇性露出處理在非平面電晶體和平面電晶體之間提供了區分。這種非平面和平面電晶體也可以具有基於如本文所討論的功能性和/或極性的區分。在實施例中，非平面電晶體是邏輯電晶體，而平面電晶體是記憶體和/或功率電晶體。
圖38C是根據一些實施例顯示用於選擇性地對於其它非平面電晶體形成非平面電晶體背側電晶體源極/汲極半導體和接觸金屬的方法3803的流程圖。方法3803開始於作為輸入3807之包含第一和第二(例如，功率和邏輯)非電晶體結構的施體-主基板組件。施體基板可以具有本文中所描述的特徵中的一或多個，諸如但不限於居間層和載子層。然而，載子層和/或居間層不需要執行方法3803。在方法3803的輸入處的非平面功率和/或非平面邏輯電晶體結構可以是完全可操作的或一或多個終端可以不存在，使得非平面電晶體結構不會被操作，直到背側處理完成。
圖46是根據一些實施例的缺乏一個源極/汲極金屬650的非平面(例如，功率)電晶體結構1304以及具有源極/汲極金屬650兩者的非平面(例如，邏輯)電晶體結構604的平面圖。關於非平面(例如，功率)電晶體結構1304顯示的粗點虛線表示如圖48A-48C、50A-50C、52A-52C和54A-54C進一步提供的橫截面圖所沿著的平面。類似地，關於非平面(例如，邏輯)電晶體結構604顯示的粗點虛線表示如圖47A-47C、49A-49C、51A-51C和53A-53C進一步提供的橫截面圖所沿著的平面。使用本文中參考方法3802所討論的技術，可以提供用於非平面電晶體結構1304的選擇性背側處理，而不提供用於非平面電晶體結構1304的背側處理。
回到圖38C，藉由方法3803設置的背側處理提供了非平面電晶體結構1304(例如，第一裝置)的源極/汲極半導體640(例如，第一裝置區域)的背側露出，使得所述背側處理對於非平面電晶體結構604(例如，第二裝置)選擇性地露出了非平面電晶體結構1304的源極/汲極半導體640的背側，並由此選擇性地蝕刻非平面電晶體結構604的裝置區域。所述非平面電晶體結構1304的源極/汲極半導體640的背側露出對於源極/汲極半導體640、源極/汲極金屬650、將閘極電極673從源極/汲極金屬650和/或源極/汲極半導體640分離的間隔件介電質671、場隔離介電質680，和非平面電晶體結構604的裝置層215是選擇性的。方法3803可以可替代地提供用於對於非平面電晶體結構 1304的任何一或多個裝置區域是選擇性的非平面電晶體結構604的任何一或多個裝置區域的選擇性背側露出。此外，方法3803可提供用於對於非平面(例如，邏輯)電晶體結構604的任何一或多個裝置區域是選擇性的非平面(例如，功率)電晶體結構1304的任何一或多個裝置區域的選擇性背側露出。
還如關於操作3834所示的，方法3803可以在露出的源極/汲極半導體640(例如，露出的第一裝置區域)上形成(例如，藉由沉積等)一或多個非原生材料。在方法3803的範例中，背側源極/汲極半導體1640和背側源極/汲極金屬1650被設置在露出的(例如，背側露出的)源極/汲極半導體640上。任何合適的非原生材料可使用方法3803被設置在任何曝露的裝置區域上。舉例來說，非原生的一或多種材料可以包含半導體材料、金屬材料或介電質材料。
如圖46所示，在一些實施例中，非平面功率電晶體和非平面邏輯電晶體可以被整合在相同的積體電路中。例如，非平面電晶體結構1304和非平面電晶體結構604可以在IC晶粒601上被分別整合為功率和邏輯電晶體。在圖46中，關於非平面電晶體結構1304和非平面電晶體結構604的相同符號表示關於本文中其它討論的相似結構。
如關於圖39所討論的，在非平面電晶體結構1304中缺乏源極或汲極金屬650的情況下，源極/汲極金屬650和/或其它前側金屬階層的間距和/或臨界尺寸約束可以被放寬，而缺乏源極或汲極金屬650可以使得非平面(例 如，功率)電晶體結構1304不能操作，直到第三終端連接被製造。這種背側電晶體源極/汲極接觸金屬可以將電源軌耦接到功率電晶體結構、配置電源以及將訊號(閘極電極電壓)路由在電晶體結構層的相對側。可替代地，選擇性的背側電晶體源極/汲極接觸金屬化方法3803也可以被實施在全功能從前側製造的電晶體結構，使得背側電晶體源極/汲極接觸金屬化方法3802可以被實施，以將源極或汲極電晶體終端併入設置在電晶體階層兩側的互連跡線。
此外，如本文進一步討論並關於圖47-54所示的，在這種非平面(例如，功率)電晶體結構1304的背側電晶體源極/汲極接觸金屬化期間，非平面(例如，邏輯)電晶體結構604被掩蔽並且保持未被露出。例如，選擇性的背側電晶體源極/汲極接觸金屬化方法3803可以在非平面電晶體結構604進行，使得非平面功率電晶體結構是全功能從前側製造，而非平面電晶體結構1304的背側處理不影響非平面電晶體結構604的功能性。
回到圖38C，在操作3809處，裝置層(例如，一或多個居間層)的背側係藉由移除載子層來露出。在一些實施例中，沉積在裝置層之上的任何居間層和/或前側材料的部分也可以在操作3809期間被移除。如在本文中所述，居間層可以有助於裝置層背側的高度均勻曝露。例如，居間層可以將裝置層從所移除的載子層分離，使得在移除之前，居間層皆與載子層和裝置層直接接觸。如所討論的，在一些實施例中，包含在操作3807處接收的非平面 邏輯電晶體結構和非平面功率電晶體結構的施體-主基板組件不包含載子層，並且操作3808可以被省略。
方法3802繼續於操作3813，其中露出的居間層的至少一厚度被移除。在所述方法3802的範例中，露出的居間層的厚度係藉由研磨操作被移除。然而，露出的居間層的厚度可使用任何合適的一或多種技術來移除。例如，一或多個居間層中的一或多個部件層可以被移除。在實施例中，居間層的厚度是藉由研磨操作來均勻地移除。在實施例中，居間層的厚度是利用掩蔽或毯式蝕刻程序來移除。操作3813可以如同在操作3809用來移除載子層般採用相同的研磨和/或蝕刻程序，或操作3813可以是具有不同的程序參數的不同程序。例如，在居間層提供用於載子移除處理的蝕刻停止時，操作3813可以採用不同的研磨或蝕刻程序。
方法3802繼續於操作3819，其中背側隔離介電質係設置在非平面邏輯電晶體結構與非平面功率電晶體結構的背側。背側隔離介電質可以使用任何合適的一或多種技術來設置在非平面邏輯電晶體結構和非平面功率電晶體結構的背側，諸如介電質沉積技術。此外，背側隔離介電質可以是任何合適的材料，諸如二氧化矽、氮化矽、SiOC、SiOCH、HSQ、MSQ、SiON或類似物。
方法3802繼續於操作3825，其中非平面功率電晶體結構內的至少一個源極/汲極區域的背側對於非平面邏輯電晶體結構選擇性地露出。在一些實施例中，背側 隔離介電質被圖案化以形成蝕刻掩模，而背側凹陷蝕刻在操作3825被執行，使得背側凹陷蝕刻具有藉由蝕刻掩模定義的圖案。用以產生蝕刻掩模的背側隔離介電質的圖案化可以使用諸如微影技術的任何合適的圖案化技術來進行。此外，背側凹陷蝕刻可使用諸如濕式或乾式蝕刻技術的任何合適的技術來進行。背側凹陷蝕刻可以選擇性地對於非平面功率電晶體結構的其它區域(例如，將不被露出的那些裝置區域)並且選擇性地對於非平面邏輯電晶體結構(例如，第二裝置)的裝置區域(例如，一或多個第二裝置區域)將非平面功率電晶體結構的源極/汲極半導體區域(例如，第一裝置區域)露出。如所討論的，對於非平面邏輯電晶體結構的裝置區域的選擇性可以提供對於非平面邏輯電晶體結構的整體(例如，所有的裝置區域)的選擇性。
一旦非平面功率電晶體結構的選擇性源極/汲極半導體區域被露出，方法3803在操作3834處完成，其中非原生源極/汲極半導體從背側沉積，並且在非平面功率電晶體的露出源極/汲極區域之上或上方沉積，及/或接觸金屬被沉積在從背側施加的源極/汲極半導體上方。源極/汲極半導體和/或接觸金屬是可被設置在背側露出半導體區域上方的非原生材料的範例。如圖所示，操作3834輸出了具有在整合有已藉由這種背側處理被選擇性地未揭露的非平面邏輯電晶體結構的背側源極/汲極半導體上之背側終端金屬的非平面功率電晶體結構。
圖47A、49A、51A和53A根據一些實施例顯示 如在方法3803中執行的操作，沿著在圖46中表示的A-A'平面的非平面電晶體結構1304的橫截面圖。圖48A、50A、52A和54A根據一些實施例顯示如在方法3803中執行的操作，沿著在圖46中表示的A-A'平面的非平面電晶體結構604的橫截面圖。圖47B、49B、51B和53B根據一些實施例顯示如在方法3803中執行的操作，沿著在圖46中表示的B-B'平面的非平面電晶體結構1304的橫截面圖。圖48B、50B、52B和54B根據一些實施例顯示如在方法3803中執行的操作，沿著在圖46中表示的B-B'平面的非平面電晶體結構604的橫截面圖。圖47C、49C、51C和53C根據一些實施例顯示如在方法3803中執行的操作，沿著在圖46中表示的C-C'平面的非平面電晶體結構1304的橫截面圖。圖48C、50C、52C和54C根據一些實施例顯示如在方法3803中執行的操作，沿著在圖46中表示的C-C'平面的非平面電晶體結構604的橫截面圖。
圖47A-47C根據一些實施例顯示在前側處理和/或任選的載子移除之後存在於示例性非平面電晶體結構1304中的結構的橫截面圖。在一些實施例中，非平面電晶體結構1304是功率電晶體。圖47A-47C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。圖48A-48C顯示在前側處理和/或任選的載子移除之後存在於示例性非平面電晶體結構604中的結構。在非平面電晶體結構1304是功率電晶體的一些實施例中，非平面電晶體結構604是邏輯電晶體。在圖41A-41C顯示的結構特 徵，對於相似的參考符號也可以具有在本文中描述的任何特性。例如，圖47A-47C和48A-48C顯示在操作3809(圖38C)被執行之後的非平面電晶體結構1304和604的橫截面圖。
如圖49A-49C和50A-50C所示，非平面電晶體結構1304和非平面電晶體結構604的半導體本體610的背側1012和/或其它結構(諸如場隔離介電質680)藉由移除居間層210被露出。這種露出可以使用任何合適的一或多種技術來執行。例如，為了露出電晶體半導體本體610的背側，電晶體半導體本體610所固定到的塊狀半導體的部分可以用例如本文中關於操作510(參照圖5)所述的濕式和/或乾式蝕刻程序來研磨回來和/或凹陷蝕刻。在一些實施例中，居間層210的背側研磨可以在研磨曝露到場隔離介電質680時被停止。任意量的過蝕刻(或過研磨)可以被執行，以藉由將包含半導體本體610的子鰭部和相鄰的場隔離介電質680的裝置層進一步薄化來減少子鰭高度H sf 。例如，圖49A-49C和50A-50C顯示在執行方法3803的操作3813(參照圖38C)之後的非平面電晶體結構1304和非平面電晶體結構604的橫截面圖。
如圖51A-51C和52A-52C所示，蝕刻掩模1410(例如，圖案化的掩模)被對準到非平面電晶體結構1304和平面電晶體結構604的背側結構。此外，進行電晶體半導體本體610的實質部分(例如，裝置層215的一部分)的移除，以在由蝕刻掩模1410提供的未掩蔽部分內提供選 擇性的露出凹部1540。
在圖51A-51C和52A-52C的上下文中，蝕刻掩模1410是將保留以提供隔離的硬掩模層和介電質層。蝕刻掩模1410可以使用任何合適的一或多種技術來提供。在實施例中，背側隔離介電質(例如，背側隔離介電質1120)被沉積在露出的背側上方。背側隔離介電質是替代被移除以曝露電晶體半導體區域的居間層的一部分的非原生材料的範例，並且背側隔離介電質可以是適合於電晶體的電隔離的任何介電質材料，諸如二氧化矽、低相對介電常數材料、具有小於場隔離介電質680的相對介電常數之相對介電常數的材料、具有小於3.9或小於3.5的相對介電常數的材料、SiOC、SiOCH、HSQ、MSQ、SiN、SiON或類似物。背側隔離介電質接著被圖案化以提供蝕刻掩模1410。
如圖所示，蝕刻掩模1410掩蔽了非平面電晶體結構604的整體(參見圖51A-51C)。此外，蝕刻掩模1410露出了非平面電晶體結構1304的背側部分，其允許了對於源極/汲極半導體640的存取或藉由選擇性露出凹部1540來露出源極/汲極半導體640(參照圖52A-52C)。相對於源極/汲極半導體640的對準不必是精確的，使得與閘極電極673的重疊可以被最小化或避免。如所討論的，蝕刻掩模1410可以是在背側1012的露出之後沉積的背側基板的隔離介電質。也如所討論的，未保護的裝置區域(例如，未掩蔽或曝露的區域)接著利用已知適合用於適用的材料成分的任何濕式和/或電漿蝕刻程序來凹陷蝕刻。
此外，在移除電晶體半導體本體610的主要部分時，子鰭高度H sf 被保持在由蝕刻掩模1410保護的非平面電晶體結構1304的區域中。選擇性露出凹部1540可以是任何深度和橫向尺寸的。例如，選擇性露出凹部1540可以完全移除半導體本體610的子鰭部(例如，居間層210的半導體部分)並且露出源極/汲極半導體640。如圖所示，蝕刻掩模1410掩蔽了非平面電晶體結構604的背側的整體(參見圖52A-52C)。例如，圖51A-51C和52A-52C顯示在操作3819(圖38C)被執行之後非平面電晶體結構1304和非平面電晶體結構604的橫截面圖。
圖53A-53C和54A-54C顯示在p型或n型雜質摻雜的背側源極/汲極半導體1640的磊晶生長或沉積與背側源極/汲極金屬1650的後續沉積之後的非平面電晶體結構1304和非平面電晶體結構604。如圖所示，背側源極/汲極半導體1640被設置為鄰近源極/汲極半導體640或在其之上。背側源極/汲極半導體1640可以使用任何合適的一或多種技術，諸如磊晶生長程序、沉積程序或類似的程序來設置在源極/汲極半導體640之上。例如，用來形成源極/汲極半導體640的相同磊晶或沉積程序可以被採用以形成背側源極/汲極半導體1640。背側源極/汲極半導體1640可以是任何合適的材料，諸如但不限於IV族半導體(例如Si、Ge、SiGe)、和/或III-V族半導體(例如，InGaAs、InAs)和/或III-N族半導體(例如，InGaN)。
還如圖所示，背側源極/汲極金屬1650被設置 為鄰近背側源極/汲極半導體1640或在其之上。背側源極/汲極金屬1650可以使用任何合適的一或多種技術，諸如金屬沉積程序來設置在源極/汲極半導體1640之上。例如，用來形成背側源極/汲極金屬650的相同沉積程序可以被用於形成背側源極/汲極金屬1650。背側源極/汲極金屬650可以包含任何合適的材料，諸如Ti、W、Pt、其合金或類似物。還如圖所示，在圖53A-53C中，非平面電晶體結構604可以繼續藉由蝕刻掩模1410進行掩蔽，使得背側源極/汲極半導體與背側源極/汲極接觸金屬皆不被設置用於非平面電晶體結構604。例如，非原生材料的背側源極/汲極半導體1640和背側源極/汲極金屬1650可以被選擇性地提供到非平面電晶體結構1304而沒有被施加到非平面電晶體結構604。例如，圖52A-52C、53A-53C和54A-54C顯示在操作3834(圖38B)被執行之後的非平面電晶體結構1304和平面電晶體結構3904的橫截面圖。
在一些由圖53A-53C和54A-54C表示的進一步實施例中，背側金屬過度負擔藉由研磨(例如，CMP)來移除，連同源極/汲極接觸金屬重新露出蝕刻掩模1410，接著局限於回填選擇性露出凹部1540。隨後的背側處理還可以包含至少電耦接到源極/汲極金屬1650的一或多個背側互連金屬層級(未顯示)之製造。在一些這種實施例中，這種背側互連金屬與前側互連金屬階層具有不同的成分及/或背側互連金屬具有較大的橫向尺寸或大於前側互連金屬的對應層級的厚度。
以上討論描述了可以用於完成和/或修改前側電晶體結構的各種背側處理操作。這種方法可以例如被用來製備用於切割和封裝的裝置層，或用於與堆疊3D裝置層實施例的另一裝置層接合。還應當注意的是，背側處理可被擴展以在裝置層的露出背側上製造第二裝置(例如，FET、TFET、TFT、STTM)。這種雙面階層製造可被認為是露出背側被接合到另一個預製裝置層的晶圓級階層接合的補充或替代品。如果這種雙面階層隨後被接合到另一階層，接合介面將會將一對堆疊裝置從另一個裝置或另一對堆疊裝置分開。
給定的裝置堆疊可以是更適合於雙面增量裝置製造或接合作為堆疊裝置所需的處理條件和/或材料之間的相容性的階層的函數之預製造的裝置層中的一者或其它者。例如，需要高溫活化退火(例如，雜質摻雜佈植後的退火)或高溫半導體生長(例如，磊晶生長)的背側裝置可能不是很好地適合於藉由背側處理來增量製造，因為背側處理條件可能對前側裝置有害，在這種情況下，晶圓級背側接合是較佳的。相對地，諸如許多TFT、氧化物半導體TFET或STTM裝置的低溫相容裝置可能非常適合於藉由背側處理來增量製造。
值得注意的是，可以在完成所有前側處理之後，或在執行任何前側處理之前連續執行背側處理或者在前側處理的各個階段之間插入背側處理。雖然並行雙面處理是可以想像的，但實際造福在第二側上的仿效處理之前 的第一側上基本上所有處理的支撐(例如，施體或主機)基板青睞性能。因此，在一些實施例中，基本上所有的前側處理可以在背側被露出之前執行(例如，一路穿過多階層的後端金屬)。在露出背側之後，基本上所有的背側處理可以被執行(例如，一路穿過一或多階層的後端金屬)。不同的前側和背側金屬可以利用這種一旦開始就完全各自在其整體中的完全序列化的前側和背側處理階段來實現。不同的前側和背側裝置也可以用這種方式來實現。在前側和背側處理操作交錯的替代實現中，可能需要在施體和主基板之間的額外轉移，這增加了製造程序的複雜性和成本。例如，在所有背側處理被插入在前側裝置單元製造和前側後端互連金屬之間的情況下，從前側主基板到背側主基板的一個額外傳輸可以被進行。
如上所述，背側處理可以有目的地與前側處理區分。背側處理可以相較於前側處理採用不同的材料集和/或處理條件。例如，前側金屬可以採用第一金屬，諸如Cu系金屬(即，主要或超過50%Cu的金屬合金)，並且背側金屬採用有別於Cu系金屬的第二金屬(即，主要或超過50%的有別於Cu的金屬的金屬合金)。前側裝置可以首先採用材料系統(例如，半導體成分)，而背側裝置採用不同的第二材料系統。在這種同樣的脈絡下，背側露出和隨後的背側處理可以位在相對於各種前側處理操作的製造程序內，以便以增加裝置整合的另一自由度的方式劃分雙面製造程序。例如，背側處理可以被用作將平面FET與非平面 FET整合的手段，或作為整合具有不同熱餘裕的裝置的手段。例如，利用降至前側處理的高溫處理(例如，>350℃)，而背側處理限於低溫(例如<350℃)。
裝置層的露出部分的背側處理可以包含將物質佈植到在前側製造程序期間形成的結構中。佈植是可能需要高溫處理(諸如用於活性退火)的程序的一個範例，在這種情況下，它可以與前側處理在前側後端互連被形成之前的點整合。在一些實施例中，摻雜物質可以從裝置和/或居間層的露出背側被佈植到裝置層或居間層中。背側佈植技術可以利用背側露出程序作為用於修改裝置結構或周圍結構的一或多個非半導體區域的成分的手段。例如，介電質(閘極間隔件、閘極介電質等)或金屬(例如，閘極金屬、源極/汲極接觸金屬等)的部分可以在它們由前側處理製造之後被修改。藉由背側佈植的材料修改可以採取微結構修改(例如，非晶化)和/或組成修改的形式。這種材料修改可以例如用作用於隨後的選擇性材料移除或生長的基礎。
佈植技術也可以利用背側露出程序作為用於修改在前側處理期間形成的半導體結構的電特性的手段。後背側露出佈植可以有效延緩摻雜物引入到一或多個半導體結構中、增加給定裝置的熱餘裕和/或銳化摻雜物擴散輪廓。後背側露出佈植操作還可以致使半導體區域的摻雜，直到將要摻雜的半導體區域的背側被露出(例如，藉由基板薄化或移除)，其將是不可從該裝置的前側存取且 也無法從裝置的背側存取。後背側露出佈植操作可以修改主動裝置區域(例如，FET的通道、源極、汲極)、使背側耦接到該主動裝置區域，或增強主動裝置區域的背側隔離。需要活化退火的後背側露出佈植操作可以在相容於活化退火溫度的前端裝置處理和被限制到較低的溫度程序的處理(諸如前側互連金屬)之間執行。需要活化退火的後背側露出佈植操作也可以在所有前端裝置處理完成之後執行，包含活化退火需要跨越施體主組件的厚度保持大的溫度梯度的熱程序的前側互連金屬。例如，主基板可被保持在遠低於400℃的第一溫度，同時熱量被迅速施加到裝置層的露出背側表面。
圖55是根據一些實施例顯示包含將摻雜物背側佈植到半導體裝置結構中的背側處理方法5501的流程圖。方法5501進一步舉例說明可以在厚度上不大於幾百奈米的裝置(例如，電晶體)單元階層的背側處理。方法5501開始於包含裝置層作為輸入5505的施體-主基板組件。施體基板可以具有上述的一或多個特徵，諸如但不限於居間層和載子層。然而值得注意的是，載子層和/或居間層並不需要執行方法5501。在操作5510處，裝置層或居間層的背側在背側露出程序期間被曝露。在一些實施例中，在操作5510執行的背側露出程序包含方法501(圖5)的操作中的一或多個。例如，背側露出程序可以藉由移除施體基板(例如，載子層)的至少一部分來露出裝置層或居間層。一或多個摻雜物接著被佈植到露出的裝置層和/或居間層。 輸出5515包含具有背側摻雜層的裝置單元，其可以被預期具有指示來自裝置結構的背側的摻雜物物質引入的摻雜物分佈和/或指示前側結構製造之後的摻雜物物質引入。摻雜物分佈可以例如顯示裝置結構的近比裝置結構的近前側有更高的物質濃度。從背側引入的摻雜物物質可以存在於圍繞在背側佈植程序之前的在前側處理期間形成的半導體結構的材料中。含有摻雜物物質的材料的組合和/或基於周圍前側結構的這些材料內的摻雜物物質的輪廓可以指示根據方法5501的實施例的後背側露出佈植程序。
圖56A、57A根據一些實施例顯示如在方法5501中的操作所執行的沿著在圖6中標示的A-A'平面的電晶體結構604的橫截面圖。圖56B、57B根據一些實施例顯示如在方法5501中的操作所執行的沿著在圖6中標示的B-B'平面的電晶體結構604的橫截面圖。圖56C、57C根據一些實施例顯示如在方法5501中的操作所執行的沿著在圖6中標示的C-C'平面的電晶體結構604的橫截面圖。
圖56A-56C顯示在施體基板的前側處理之後存在於示例性電晶體結構中的結構。半導體本體610是垂直(例如，z維度)延伸的鰭狀結構。半導體本體610包含含有裝置層215的通道部。在圖56A-56C中所示的實施例中，半導體本體610還包含與裝置層215(例如，Si)具有相同半導體成分的子鰭部。半導體本體610可能已經被形成，例如，利用裝置層215的圖案化的前側凹部蝕刻。如本文別處進一步描述的，半導體鰭本體可以選擇性地包含與通道 部不同成分的子鰭半導體，在這種情況下，裝置層215可以僅存在於裝置通道內，同時子鰭半導體可以是居間層210的部件(圖3A)。可替代地，子鰭半導體可以被視為裝置層215和背側基板之間的間隔件，其還可包含子鰭半導體和載子層之間的居間層。包圍半導體本體610的一或多個側壁的是場隔離介電質680。在圖56A和56B中進一步顯示包含設置在與電晶體半導體本體610的通道部相交的閘極介電質845上的閘極電極673的閘極堆疊，而在圖56C中顯示源極/汲極金屬與源極/汲極半導體640的交點。
在圖56A-56C中，居間層210的背側表面3911已經藉由任何技術露出，諸如但不限於方法501(圖5)。例如，在露出場隔離介電質680的背側之前，標記或蝕刻停止可能已經存在於終止載波移除操作的第一居間層210之內。儘管未顯示，電晶體半導體本體610的背側可藉由進一步移除電晶體半導體本體610被固定的塊狀半導體的部分來露出，例如基本上如上面針對操作520(圖5)所描述的。利用居間層210的(或本體610的)背側表面露出，背側佈植5610被執行。背側佈植5610可以是具有被佈植到半導體本體610以及到諸如場隔離介電質680之周圍材料的摻雜物質之毯式佈植。毯式佈植利用具有所有露出部分的本體610的前側圖案化的優點來接收該摻雜物。如果不是所有的本體610要接收佈植物，背側佈植物5610可以是選擇性(屏蔽)的佈植物。背側佈植物可以利用已知適合於半導體本體610的成分的任何摻雜物種類、摻雜物階層和佈植物 能級。在一些實施例中，背側佈植物需要可以在高於環境的任何溫度(例如，400-800℃)藉由隨後的熱退火來電活化的雜質物質的佈植，以對於摻雜半導體賦予n型或p型導電性。
圖57A-57C顯示包含已藉由一或多個背側佈植來摻雜的半導體區域的電晶體結構。如圖所示，半導體本體610的居間層210和子鰭部已被摻雜有摻雜物質，從而將每個半導體本體610的居間層210與裝置層215區分。這種背側雜質摻雜例如可以用來形成阱結構，諸如但不限於適合於製造具有p型源極/汲極半導體640的PMOS FET的n阱。這種背側雜質摻雜也可以被用作衝穿阻止器。在一些替代實施例中，只有居間層210係由背側佈植摻雜，而半導體本體610的子鰭部被摻雜。在其它替代實施例中，只有子鰭區域的一部分係由背側佈植摻雜。在又其它實施例中，進行多個背側佈植以在半導體本體610和居間層210之內或之間實現摻雜梯度和/或互補摻雜的半導體接面。例如，p型和n型接面可以透過背側佈植來形成，其中半導體本體610的背側部分係摻雜到輕至中度「p-」摻雜，而源極/汲極半導體640係重摻雜的n型。例如，可以透過背側佈植來形成p型和n型接面，其中半導體本體610的背側部分被摻雜到輕至中度「n-」摻雜，而源極/汲極半導體640係重摻雜的p型。半導體本體610的這種互補背側摻雜可用於透過居間層210來減少鰭之間的導通狀態的漏電。對於居間層210被移除並且鰭至鰭漏電是不太重要的實施例 中，半導體本體610的背側摻雜可以提供將二極體製造成不區分電晶體的前側處理與p/n二極體的前側處理的製造流程的手段。
在一些實施例中，背側佈植處理需要多個選擇性佈植操作。例如，第一背側佈植可以將第一半導體(例如，圖57A-C的第一本體610和居間層210)摻雜成第一導電類型(例如，p型)。第二背側佈植可以將相鄰的第二半導體區域(例如，圖57A-C的第二本體610和居間層210)摻雜成互補的第二導電類型(例如，n型)。兩個互補的摻雜半導體區域可例如在居間層210內形成p/n接面。到接面的互補端的終端係可以穿過前側和/或背側金屬。在一個前側金屬實施例中，具有p型摻雜的源極/汲極半導體640的第一電晶體結構(例如，PMOS FET)被背側佈植以具有p型子鰭和圍繞該p型子鰭的p型居間層(例如，圖57A-C的第一本體610和居間層210的一部分)。背側p型摻雜可以被電耦接到前側金屬，雖然p型摻雜的源極/汲極半導體640。在這種情況下，閘極電極673在二極體的上下文中可能變成殘留的結構。具有n型摻雜的源極/汲極半導體640的第二電晶體結構(例如，NMOS FET)被背側佈植以具有n型子鰭和圍繞該n型子鰭的n型居間層(例如，圖57A-C的第二本體610和居間層210的一部分)。背側n型摻雜可以被電耦接到前側金屬，雖然n型摻雜的源極/汲極半導體640。p型居間層區域和n型居間層區域之間的介面限定了二極體的p/n接面。可替代地，p型居間層區域可以藉由居間層的本徵 (未摻雜的)部分從n型居間層區域分離，以限定p-i-n二極體。
在一些實施例中，裝置層的露出部的背側處理包含在半導體裝置層的背側上磊晶生長半導體材料。磊晶生長是可能需要高處理溫度的背側處理的另一個範例，因此可以相對於前側處理分階段進行，以與裝置層上的所有材料相容。在一些這種實施例中，摻雜的源極/汲極半導體可以是與背側接觸和/或互連金屬的製造一起磊晶生長在裝置層的背側上。在其它實施例中，背側處理包含在背側露出程序期間替代被移除的其它半導體材料的半導體材料的磊晶生長。磊晶生長的半導體相較於在背側露出程序期間替代被移除的可以是不同的成分和/或更好的晶體品質的。為了執行高溫處理，背側露出和背側磊晶生長可以例如在前側金屬之前分階段發生。值得注意的是，在前側裝置層的背側上的半導體的磊晶生長還可以被利用在各種背側裝置結構的後續增量背側製造，例如，如本文其它地方進一步所述的。
可替代地，低溫沉積也可以被用來形成多晶(例如，微或奈米晶體)或非晶半導體層，諸如但不限於在露出裝置層背側上的氧化物半導體層(例如，IGZO)。任何薄膜電晶體(TFT)製造程序可以接著利用此背側薄膜半導體來形成背側TFT電路。
圖58是根據一些實施例顯示包含基本上單晶的背側半導體層的磊晶生長或接合的背側處理方法5801的 流程圖。多晶或非晶半導體也可以被形成，例如在較低的溫度(例如，100-400℃)。方法5801進一步舉例說明可能在厚度上不高於幾百奈米的裝置(例如，電晶體)單元階層的背側處理。方法5801開始於包含裝置層作為輸入5805的施體-主基板組件。施體基板可以具有上述特徵中的一或多個，諸如但不限於居間層和載子層。然而，值得注意的是，對於執行方法5801，載子層和/或居間層不是必須的。在操作5810中，裝置層或居間層的背側係在背側露出程序期間被曝露。在一些實施例中，在操作5810處執行的背側露出程序包含方法501(圖5)的操作中的一或多個。背側露出程序可以例如藉由將施體基板的至少一部分(例如，載子層)移除來露出裝置層或居間層。一或多個半導體層係接著生長或沉積在露出裝置層上。可替代地，一或多個半導體層被接合到所述露出裝置層，例如利用半導體氧化物接合介面。輸出5815包含具有設置在裝置層215的背側上的單晶半導體材料的裝置單元。可替代地，如果採用低溫度沉積，方法5801的輸出係具有設置在裝置層215的背側上方的多晶或非晶半導體材料的裝置。
圖59A、59B、59C根據一些實施例顯示如在施體-主組件203上執行的方法5801中的一些操作的III-N半導體裝置層的橫截面圖。如圖59A所示，包含施體基板201的施體-主組件203(例如，基本上如上文針對圖圖4A-4C描述的)利用設置在其間的任何前側堆疊690與主基板202連接。前側堆疊690以虛線被顯示為裝置單元層的一部分， 其可以無限制地變化，並且例如可以包含任何數量的後端互連金屬階層。主基板202例如可以具有本文中別處描述的任何屬性。如圖所示，主基板202被接合到前側堆疊690的前側表面，例如藉由熱壓縮接合。尚未形成在或耦接到裝置層215的裝置終端，在實施例中進一步顯示背側裝置層處理如何可以非常優於前側裝置層處理。
如在圖59B中進一步所示的，施體基板201已被移除、曝露出居間層210的背側面，其包含由隔離介電質480包圍的半導體島。施體基板201可以藉由任何技術被薄化和/或移除，諸如但不限於方法501(圖5)。半導體的曝露表面可以具有高數量的缺陷440，其例如在異質磊晶生長期間繁殖。居間層210可接著從裝置層215移除、曝露裝置層215的背側。居間層210可藉由CMP來移除，在這種情況下，半導體和隔離介電質480皆可被移除。可替代地，居間層210可用對於半導體是選擇性的蝕刻程序來移除，在這種情況下，隔離介電質480可以被保留。對於一些實施例，相較於作為居間層210的一部分被移除的半導體，裝置層215的背側表面(例如，當裝置層215是GaN)具有顯著較低的缺陷密度(即，較佳的晶體品質)。
半導體層5915接著被沉積或生長在裝置層215的背側表面上，例如，使用已知適合於所選半導體材料的任何磊晶生長或沉積技術。半導體層5915也可以被生長或沉積在隔離介電質480中的開口內(如果它被保留)。因為裝置層215提供了高品質的種晶表面，所以再生長半導體 層5915也是高品質的、具有很少晶體缺陷440。在背側磊晶生長之後，其可能是高溫程序(例如，對於III-V的實施例，超過900℃)，背側處理和/或前側處理可以繼續用較低溫度的程序來在裝置層215中和/或在磊晶生長的半導體層5915中製造裝置(例如，HFET)。值得注意的是，半導體層5915不需要與裝置層215具有相同的成分。裝置層215和半導體層5915之間的成分差異可以被利用，例如，用以透過晶格失配工程在層215或5915中賦予應變。在裝置層215是GaN的一些實施例中，半導體層5915是相較於裝置層215具有不同的晶格常數的III-N合金。在裝置層215是Si的一些實施例中，半導體層5915是相較於裝置層215具有不同的晶格常數的III-V或IV族合金。對於這種實施例，半導體層5915可以在裝置層215中有利地賦予單軸和/或雙軸應變或反之亦然。
在裝置層215是III-N合金的又其它實施例中，磊晶生長的半導體層5915是過渡金屬二硫族化物(TMD或TMDC)。類似於石墨烯，TMDC顯示如同MX2的單層片材的半導體性質，其中M是過渡金屬原子(例如，Mo、W)，而X是硫族元素原子(S、Se或Te)。在單層的晶體片中，M原子中的一層係設置在兩層X原子之間。TMDC片材的生長之後，背側處理可以還包含製造具有任何已知架構的TMDC通道的電晶體。
在一些實施例中，在垂直堆疊的裝置或垂直定向的裝置的製造程序期間，背側半導體係以多晶或非晶 的形式來磊晶生長或沉積。對於一些示例性架構，前側裝置層係磊晶生長在施體基板上，接著在移除該施體基板時，背側露出可以曝露具有利於第二(背側)裝置層的再生長的結晶性的半導體層。所述裝置層內的前側和背側裝置層接著可以被用於垂直定向電晶體的單獨功能區域或可以被用於兩個垂直堆疊的、橫向定向電晶體。許多垂直定向裝置架構所面臨的一個挑戰是在裝置的相對端的裝置終端的製造，當僅依靠前側處理時其可能是困難的。然而，本文所描述的背側露出技術一旦露出，利用從前側磊晶生長的裝置的第一部分與從背側磊晶生長的裝置的第二部分致使從「自下而上」的裝置製造至「中心向外」裝置製造的模式轉變。因此，示例性垂直FET可以藉由首先在提供電晶體通道的裝置層的前側上形成源極(或汲極)半導體來製造。可以在裝置層的背側上形成的汲極(或源極)半導體在背側露出程序之後接著被耦接到背側金屬。雙極電晶體可以被類似地製造，例如藉由首先在用以提供電晶體的基極的裝置層的前側上形成射極(或集極)半導體。集極(或射極)半導體在背側露出程序之後接著被形成在裝置層的背側上。
圖60A、60B、60C根據一些堆疊的裝置層的實施例顯示當進行方法5801中的一些操作的半導體裝置層的橫截面圖。方法5801開始於接收施體-主組件203，其包含主基板202和施體基板201，例如基本上如上面針對圖59A描述的。然而，在由圖60A所示的實施例中，施體-主 組件203包含核心半導體裝置層215A上方的前側裝置層215B。核心裝置層215A的半導體材料已被圖案化成由場隔離介電質6080圍繞的特徵(例如，鰭、柱、點等)。前側裝置層215B的半導體特徵是核心裝置層的特徵上方。前側堆疊690是在前側裝置層215B上方。在一些實施例中，當前側裝置層的特徵是雜質摻雜的源極/汲極半導體，前側堆疊690可以包含前側源極/汲極接觸金屬。前側堆疊690可以還包含耦接到核心半導體層特性的閘極電極。在背側處理期間，核心裝置層215A的背側被露出。例如，如在圖60B中進一步所示，施體基板205和居間層210已在背側露出操作期間被移除、露出核心裝置層215A和場隔離介電質6080。如圖60C所示，背側半導體層5915接著磊晶生長(例如，選擇性地)或沉積在核心裝置層215A的背側表面上。半導體層5915可以被生長或沉積以形成獨立於前側裝置層215B或取決於前側裝置層215B的橫向定向或垂直定向的裝置。背側堆疊6090接著被製造和/或接合到雙面階層、將在背側半導體層5915中的特徵互連。例如，背側堆疊6090可包含背側源極/汲極接觸金屬。
在一些實施例中，核心裝置層215A提供了在前側裝置層215B和背側半導體層5915之間的電隔離。例如，核心裝置層215A可在導帶和價帶中的一者或兩者具有更寬的帶隙和/或帶隙偏移，使得電荷載子分別被限制在前側和背側裝置層215B、5915之內。均質半導體的實施例也可以取決於核心裝置層215A，以在前側裝置層215B和 背側半導體層5915之間提供摻雜物接面隔離。對於這種架構，前側堆疊690可以提供採用前側裝置層215B的前側橫向定向裝置(例如，FET)的所有終端(例如，閘極、源極和汲極)。等效的背側堆疊可以進一步將所有終端(例如，閘極、源極和汲極)提供給採用背側半導體層5915的背側橫向定向的裝置(例如，FET)。
作為背側磊晶生長或非晶/多晶膜沉積的替代，背側半導體結構可以藉由將前側鰭結構的子鰭部曝露來製造為鰭，例如藉由選擇性地將環繞前側鰭的場隔離介電質的背側凹陷。可替代地，背側半導體本體可以從在背側露出期間曝露的居間半導體層被圖案化。對於這種實施例，背側磊晶和/或背側佈植也可以用於形成包含背側源極/汲極半導體區域的背側半導體層5915。
圖61A顯示根據一些堆疊的FET的實施例的沿著圖6表示的A-A'平面、堆疊有平面背側電晶體結構6104的電晶體結構604的橫截面圖。圖61B顯示根據一些堆疊的FET的實施例的沿著圖6表示的B-B'平面、堆疊有平面背側電晶體結構6104的電晶體結構604的橫截面圖。在一些實施例中，背側電晶體結構6104係增量地從電晶體結構604的露出背側來製造。對於這種實施例，背側露出不僅將前側製造從背側製造分割，而且還將非平面FET製造程序從平面FET製造程序分割。在可替代的實施例中，背側電晶體結構6104係預先製造並轉移作為例如在接合介面6199被接合到電晶體結構604的露出背側的第二層裝置層。
值得注意的是，雖然平面FET有利於許多應用(例如，高電流功率FET)，平面FET的製造往往不相容於finFET的製造，使得難以在基板的不同區域中合併兩種電晶體架構。利用藉由如那些本文別處描述的背側露出技術致能的雙面處理，平面FET的製造可以與finFET的製造連續地整合。
如圖61A所示，前側裝置層215A層係設置在具有在A-A'平面中延伸的橫向長度的半導體本體610。半導體本體610的子鰭部和任何居間層210作為核心裝置層215B(例如，矽或適當地匹配的複合半導體)。背側半導體層5915可以被磊晶地生長在核心裝置層215B的露出背側表面上。半導體層5915可以是任何成分，諸如那些提供用於裝置層215A的任意者。在一些實施例中，半導體層5915具有不同於裝置層215A的成分。在一些實施例中，半導體層3915具有與裝置層215A相同的成分。在一些實施例中，半導體層5915具有與裝置層215A的導電類型互補的導電類型(例如，半導體層5915是p型，而裝置層215A是n型，或反之亦然)。在一些實施例中，半導體層5915是單晶III-V材料，而裝置層215A是單晶矽。在其它實施例中，裝置層215A是單晶III-V材料，而半導體層5915是單晶矽。在一些實施例中，裝置層215A是矽，而半導體層5915是單晶III-N(例如，GaN)。取代半導體層5915的黏結或磊晶生長(例如，具有氧化物黏結介面)，居間層210可以用作用於背側裝置層的基礎，例如具有設置在居間層210內的FET 通道區域6110。
包含背側閘極介電質6145和背側閘極電極6173的背側閘極堆疊被設置在通道區域6110上。背側源極/汲極半導體6140在通道區域6110的相對端被磊晶生長、沉積或以其它方式形成，以及藉由居間背側介電質間隔件6171從背側閘極電極6173電隔離。背側源極/汲極半導體6140可以是任何成分，諸如那些提供用於源極/汲極半導體640的任意者。在一些實施例中，源極/汲極半導體6140與源極/汲極半導體640具有相同的成分。在一些實施例中，源極/汲極半導體6140與源極/汲極半導體640具有互補的導電類型(例如，6140為p型，而640是n型，或反之亦然)。在一些實施例中，源極/汲極半導體6140與源極/汲極半導體640是相同的導電類型。背側場隔離介電質6180與場隔離介電質680以相同的方式圍繞主動裝置結構。
值得注意的是，雖然如圖61B所示，前側電晶體結構604的閘極長度延伸在A-A'平面中，如圖61A所示，背側平面電晶體結構6104具有延伸在B-B'平面中的通道長度。因此，流過堆疊的通道區域的電流是不平行的，並且有利地正交。雖然顯示的堆疊的FET單元的相對定向可以提供諸如減少寄生效應(電感性、電容性串擾)之優點，致使平行通道電流的FET定向也是可能的。同樣地，儘管圖61A、61B所示的範例顯示平面電晶體結構6104具有基本上等於採用兩個半導體本體610的電晶體結構604的覆蓋區，前側finFET和背側平面FET的相對尺寸可能會變化。 此外，儘管圖61A、61B所示的範例顯示平面電晶體結構6104被垂直地與電晶體結構604對準，堆疊的電晶體實施例可併入前側和背側電晶體結構之間任何數量的橫向偏移。
圖62A顯示根據一些堆疊的FET的實施例的沿著圖6表示的A-A'平面、堆疊在背側電晶體結構6204上的電晶體結構604的橫截面圖。圖62B顯示根據一些堆疊的FET的實施例的沿著圖6表示的B-B'平面、堆疊在背側電晶體結構6204上的電晶體結構604的橫截面圖。在一些實施例中，背側電晶體結構6204係增量地從電晶體結構604的露出背側來製造。在可替代的實施例中，背側電晶體結構6104係預先製造並轉移作為例如在接合介面6199被接合到電晶體結構604的露出背側的第二層裝置層。
背側露出、半導體層圖案化、接合和/或隨後的磊晶裝置層生長或沉積可以被用於增加給定的覆蓋區(例如，給定區域的加倍finFET單元量)的電晶體閘極的密度。如圖62A所示，前側裝置層215A被設置在具有在A-A'平面中延伸的橫向長度的半導體本體610上。半導體本體610的子鰭部和任何居間層210作為核心裝置層215B(例如，矽或適當地匹配的複合半導體)。背側半導體層5915可以被磊晶地生長或沉積為核心裝置層215B的露出背側表面上的多晶或非晶薄膜。膜生長或沉積可被限制(或者做出選擇性)，以形成非平面背側半導體本體6210，或者背側圖案化程序可以被用來定義來自磊晶生長或非磊晶沉積 半導體層的非平面背側半導體本體6210。在一些可選實施例中，居間層210可以替代作為被圖案化成背側鰭本體之背側裝置層操作。
包含背側閘極介電質6145和背側閘極電極6173的背側閘極堆疊被設置在背側半導體本體6210的通道區域上。背側源極/汲極半導體6140在通道區域6110的相對端被磊晶生長、非磊晶沉積，和/或雜質摻雜，以及藉由居間背側介電質間隔件6171從背側閘極電極6173電隔離。背側場隔離介電質6180與場隔離介電質680以相同的方式圍繞主動裝置結構。
值得注意的是，雖然如圖62B所示，前側電晶體結構604的閘極長度延伸在A-A'平面中，如圖62A所示，背側電晶體結構6204具有延伸在B-B'平面中的通道長度。因此，流過堆疊的通道區域的電流是不平行的，並且有利地正交。雖然顯示的堆疊的FET單元的相對定向可以提供諸如減少寄生效應(電感性、電容性串擾)之優點，致使平行通道電流的堆疊的FET定向也是可能的。同樣地，儘管圖62A、62B所示的範例顯示電晶體結構6204具有基本上等於電晶體結構604的覆蓋區，前側和背側finFET的相對尺寸可能會變化。此外，儘管圖62A、62B所示的範例顯示電晶體結構6204被垂直地與電晶體結構604對準，堆疊的電晶體實施例可再次併入前側和背側電晶體結構之間任何數量的橫向偏移。
圖63A顯示根據一些堆疊的FET的實施例的沿 著圖6表示的A-A'平面的電晶體結構604和背側電晶體結構6304的橫截面圖。圖63B顯示根據一些堆疊的FET的實施例的沿著圖6表示的B-B'平面的電晶體結構604和背側電晶體結構6304的橫截面圖。對於這些實施例，背側電晶體結構6304係增量地從電晶體結構604的露出背側來製造。這種背側處理可以利用自對準技術在前側製造的半導體本體中製造額外的FET結構。因此，前側FET和背側FET具有分別設置在半導體本體的前側和背側中的通道區域。對比於圖62A、B所示的範例，在背側FET單元6304中的通道電流是基本上與前側電晶體結構604中的通道電流平行。對於這種實施例，背側半導體本體6210可以藉由曝露本體610的子鰭部被製造為鰭，例如藉由選擇性地將圍繞本體的場隔離介電質680的背側凹陷。
可替代地，進一步參考圖62A和62B，半導體本體6210可以從在背側露出期間曝露的居間半導體層來圖案化。在其它實施例中，半導體本體6210可以在背側磊晶程序期間從本體610的背側種晶表面磊晶地生長。背側磊晶或半導體沉積程序也可以用來形成背側源極/汲極半導體6140。可替代地，背側雜質佈植可以被用於形成背側源極/汲極半導體6140。在又其它實施例中，半導體本體6210可以在背側TFT沉積程序期間從沉積在本體610的背側表面的非晶或多晶薄膜半導體(例如，氧化物半導體)來製造。對於這種實施例，非晶或多晶半導體的薄膜可以被沉積在背側隔離介電質層上、例如根據方法701來製造。
在由圖63A、63B進一步說明的一些實施例中，背側源極/汲極半導體6140與前側源極/汲極半導體640直接接觸。在所示範例中，源極/汲極半導體6140延伸超出半導體本體610的露出背側(例如，如上面在製造背側源極終端的上下文中描述的)，以接觸前側源極/汲極半導體640。源極/汲極半導體6140可以例如透過掩蔽的背側佈植(例如，根據方法4901)，或者透過背側半導體沉積或磊晶生長(例如，根據方法5801)來形成。在背側電晶體結構6304是TFET的一些實施例中，互補摻雜的源極和汲極的獨立形成進一步允許了源極或汲極中的一者被形成得比另一者更深，以便能夠僅與前側源極/汲極半導體區域中的一者直接接觸。在背側電晶體結構6304是TFT的一些實施例中，源極/汲極半導體6140可以使用任何已知的技術從半導體薄膜(例如，氧化物半導體)的一部分來形成。
圖64A顯示根據一些堆疊的FET的實施例的沿著圖6表示的A-A'平面的電晶體結構604和背側電晶體結構6404的橫截面圖。圖64B顯示根據一些堆疊的FET的實施例的沿著圖6表示的B-B'平面的電晶體結構604和背側電晶體結構6404的橫截面圖。對於這些實施例，背側電晶體結構6404係增量地從電晶體結構604的露出背側來製造。這種背側處理可以利用自對準技術在前側製造的半導體本體中製造額外的FET結構。
對於在圖64A-64B中顯示的示例性實施例，前側非平面FET和背側平面FET具有直接接觸的一個源極/汲 極半導體。對比於圖61中所示的範例，背側電晶體結構6404中的通道電流基本上與前側電晶體結構6404中的通道電流平行。在此範例中，源極/汲極半導體6440延伸超出半導體本體610的露出背側，以接觸前側源極/汲極半導體640。源極/汲極半導體6440可以透過掩蔽的背側佈植，或者透過背側半導體材料沉積來形成。可替代地，源極/汲極半導體640可以延伸到半導體本體610的露出背側，其接著將與僅具有源極/汲極半導體640與源極/汲極半導體6440之間的介面的背側電晶體結構604的源極/汲極電接觸，接著從圖64B所示的偏離，而不是處於215B和5915的接面。
在一些實施例中，TFET係以前側或背側處理來製造，而另一個裝置係在TFET的相對側上製造。TFET是與傳統金屬氧化物半導體場效電晶體(TFT)具有類似結構的電晶體，不同之處在於TFET的源極和汲極終端是相反的導電類型。因此，任何TFT或任何TFET可以在裝置層的背側上製造。所述常見TFET裝置結構由p-i-n(p型-本徵-n型)接面組成，其中該閘極電極控制了所述本徵區的靜電電位。TFET的切換機構係透過與p-i-n接面相關的屏障來調節量子穿隧，而不是如在傳統的MOSFET中調節屏障上的熱離子發射。所述TFET因此是用於低能量電子的有希望候選。如上所述，背側處理可以被限制於較低的處理溫度，使得它非常適合於將相容於低溫處理的TFET或其它TFT與前側FET整合。許多氧化物半導體可以在低溫下被形成，使得這種材料適合於背側TFT設計。對於其它TFT 和TFET材料系統(例如，SiGe和/或III-V合金)，可能需要高的處理溫度(例如，超過600℃)，其可能與一般的CMOS電路不相容。對於這種實施例，需要高溫處理的TFT或TFET結構可以首先在前側處理期間被製造，而低溫的TFT結構接著在背側處理期間被製造，隨後露出TFET的背側。
背側或前側TFT或TFET可以與任何前側/背側裝置堆疊，諸如FET、另一個TFET(或其它TFT)、記憶體單元、HFET、HBT、光電二極體、雷射等。例如，電晶體結構604、6104、6204、6304、6404中的一或多個可以是TFET或TFT。在一些實施例中，平面TFT6404可以在非平面FET604的背側上來製造。在一些其它實施例中，電晶體結構604、6104；604和6204；604和6204；或604和6304皆是TFT。這種TFT中的一或多個可進一步是薄膜穿隧電晶體(例如，薄膜TFET)。在一些這種實施例中，電晶體結構604是具有n型源極半導體640、p型汲極半導體640和本徵半導體通道區域的n型TFET，而電晶體結構6104、6204、6304或6404是具有p型源極半導體6140、n型汲極半導體6140和本徵半導體通道區域6110的p型TFET。在一些其它實施例中，電晶體結構604為具有n型源極和汲極半導體640和本徵半導體通道區域的n型FET或TFT，而電晶體結構6104、6204、6304或6404是具有p型源極和汲極半導體6140的p型FET或TFT。為了製造這種TFET或TFT堆疊，本徵半導體(例如，半導體本體610或居間層210)的背側可 以被露出，例如利用本文別處描述的任何技術。如果需要的話，接面隔離層可以被形成，例如，透過背側佈植和/或背側磊晶半導體生長。背側源極/汲極半導體6140接著可以用希望的導電類型被形成(例如，串聯地)。
在一些TFET實施例中，TFET包含將具有p型導電性的p型材料從具有n型導電性的n型材料分離的通道材料。閘極介電質材料將閘極電極材料從通道材料分離。在一些實施例中，TFET是n型裝置，其中p型材料用作源極，而負電荷載子在p型材料中從價帶穿隧到在通道材料中的導帶。在一些實施例中，TFET是p型裝置，其中p型材料用作汲極，而正電荷載子在n型材料中從導帶穿隧到在通道材料中的價帶。
背側TFET或TFT實施例可以分別採用已知適合於TFET或TFT的任何材料。在一些實施例中，p型材料、通道材料或n型材料中的至少一者是半導體氧化物(即，氧化物半導體)。這種實施例是相容於在前側FET之後製造的背側TFET(或任何其它TFT架構)，例如，因為它們可在低溫下被沉積。在一些實施例中，只有p型材料、通道材料或n型材料中的一者是半導體氧化物，而其它材料是非氧化物半導體。許多氧化物半導體越接近價帶具有高缺陷密度，但顯示良好的n型電特性。一些氧化物半導體在導帶具有高缺陷密度，但顯示良好的p型電特性。在一些有利的實施例中，所述一種氧化物半導體是p型材料。在其它實施例中，所述一種氧化物半導體是通道材 料。在又其它實施例中，所述一種氧化物半導體是n型材料。在一些實施例中，p型材料、通道材料或n型材料中的兩者或更多者是氧化物半導體。在一些這種實施例中，通道材料和n型材料皆是氧化物半導體。在一些實施例中，所述兩種氧化物半導體包含p型材料和n型材料，並且所述兩種氧化物半導體材料提供了II型或III型帶偏移。在又其它實施例中，源極材料、通道材料和汲極材料皆是氧化物半導體。
氧化物半導體的使用可以致使低溫TFT(其可以是TFET或FET)的製造，並且由於能夠調整材料的帶隙和電阻率而顯示優異的電晶體特性。儘管這種半導體氧化物可顯示某種程度的排序(例如，奈米結晶性)，在適合於最低處理溫度的一些實施例中，氧化物半導體是非晶的。各種氧化物半導體是已知的。範例是包含過渡金屬(例如，IUPAC組4-6)或後過渡金屬(例如，IUPAC組11-14)的金屬氧化物。這些金屬氧化物可以是次氧化物(A2O)、一氧化物(AO)、二氧化物(AO2)、三氧化物(ABO3)以及其混合物。一些具體的範例包含氧化錫(SnO2或SnO)、氧化鋅(II)、ZnO、CuOX、和NiOX。一些非氧化物半導體也可以用以相對低的處理溫度具有足夠晶體品質來形成。例如，單晶鍺和GeSn可在300-400℃下形成，而其它IV族和III-V族材料也可以在低於400℃的溫度以多晶形式，並且在甚至更低的溫度以非晶形式產生。
在一些TFET實施例中，p型材料、通道材料和 n型材料中的至少一者是彼此不同的材料，使得p/i或n/i接面中的至少一者是異質接面。在一些實施例中，p型材料與通道材料形成異質接面。在一些示例性nTFET實施例中，源極p型材料與通道材料具有II型(交錯)或III型(破碎)帶偏移量中的任一者，其有利於較高的穿隧機率，並且因此有較高的導通狀態汲極電流。對於包含這種異質接面的實施例，汲極n型材料可以與通道材料形成第二異質接面。
在一些實施例中，薄膜電晶體(TFT)利用前側或背側處理來製造，而另一個裝置係在TFT的相對側上製造。可替代地，TFT階層被接合到另一個階層。如上所述，背側處理可以被限制於較低的處理溫度，使得背側TFT非常適合於前側FET。通常在作為前側FET上的最上階層的BEOL電路中採用的任何TFT可以替代地(或額外地)在背側露出之後被實現在前側FET的背側。對於一些這種實施例，堆疊的TFT和FET可以包含在非平面FET的背側上製造的平面TFT。對於其它這種實施例，堆疊的TFT和FET可以包含在非平面FET的背側上製造的非平面TFT。因為一或多個FET終端可以在背側露出處理期間(例如，方法1201之後)被曝露，所以背側TFT終端可以直接接觸前側FET終端，例如如圖64B所示。對於TFT實施例，低溫背側沉積程序可形成多晶或非晶半導體膜，而不是在非TFT裝置實施例中採用的晶體半導體。因此，背側半導體(例如，圖64A、64B中的5915)不需要是單晶的，而可以是多晶的或 非晶材料。同樣地，源極/汲極半導體(例如，圖64A、64B中的6440)也可以是多晶或非晶的。舉例而言，裝置層5915可包含InGaO3(ZnO)5，其通常簡稱為IGZO。
在一些實施例中，高電壓電晶體利用前側或背側處理來製造，而低電壓裝置係在高電壓裝置的相對側上製造。如上所述，雙面裝置製造可有利於平面電晶體和非平面電晶體的整合。在一些實施例中，平面電晶體被配置用於高電壓操作，而非平面電晶體被配置用於低電壓操作。例如，平面電晶體可比非平面電晶體具有顯著較大的閘極寬度的尺寸。平面電晶體也可以比非平面電晶體具有顯著較大的閘極長度和/或較大非本徵汲極長度的尺寸。在一些實施例中，前側finFET包含直接耦接背側平面FET的源極或汲極之源極或汲極。這種電路可以利用圖61A、61B和圖64A、64B所示的堆疊的平面/非平面FET來實現。finFET和平面FET之間的耦接也可以透過背側源極接觸金屬。在一些這種實施例中，背側源極接觸金屬還耦接到將複數個這種前側finFET源極耦接到一個背側平面FET的汲極的背側互連金屬。
除了上面所描述的橫向定向背側裝置，本文描述的背側處理技術中的一或多者可用於形成垂直定向的裝置，諸如但不限於奈米線FET、TFET、雙極性電晶體或記憶體單元。例如，從種晶表面、在核心裝置層的前側和背側兩者上半導體沉積或磊晶生長可被用於相加地製造具有在半導體裝置層或層堆疊的前側和背側兩者上的終端的 垂直定向裝置。此外，或者在替代方案中，背側金屬可以在半導體層的露出背側上沉積，以電耦接一或多個垂直定向的裝置終端。圖65顯示根據一些示例性實施例的示例性垂直定向的電晶體結構6504的平面圖。電晶體結構6504可以依照方法1201或4101被製造，例如，使用輔以本文描述的背側露出操作中的一或多者的任何已知前側處理技術，接著是本文描述的背側露出操作中的一或多者。
圖66顯示根據一些垂直定向FET實施例的沿著圖65表示的A-A'線的電晶體結構6504的橫截面圖。如圖66所示，電晶體結構6504包含由包含閘極介電質845和閘極電極673的閘極堆疊四面包圍的半導體材料柱，其可以例如是任何上面所述的材料。前側金屬650係設置在半導體柱的前側。如圖66進一步所示，半導體柱包含設置在半導體本體610上的源極/汲極半導體640。閘極介電質845將閘極電極673從可操作為FET通道之半導體本體610橫向地分離。在所示的實施例中，前側裝置層215A包含半導體本體610和源極與汲極半導體640。摻雜有雜質的源極(汲極)半導體640的背側係在背側處理期間露出，並且背側金屬1650例如如本文別處所述的被形成。可替代地，裝置層215A的一些其它部分的背側(例如，半導體本體610)被露出，而背側裝置層接著磊晶生長或以沉積在露出的半導體表面上以延長半導體柱的z高度。這種磊晶生長可完成單一垂直定向裝置的背側或形成與前側垂直定向裝置堆疊之單獨的背側垂直定向裝置。
在一些實施例中，前側和背側處理被用來製造垂直定向TFET。電晶體結構6504可以是TFET單元，例如，其中源極半導體640具有第一導電類型(例如，n型)，而半導體本體610是將作為通道區域的本徵半導體。背側露出程序接著曝露半導體本體610的背側，而第二導電類型(例如，p型)的汲極半導體640係藉由背側磊晶或非磊晶沉積(例如，利用低溫度程序)來生長。在一些其它實施例中，前側和背側處理被用來製造垂直定向的TFT。電晶體結構6504可以是TFT，例如，其中源極半導體640具有第一導電類型(例如，n型)，而半導體本體610是將作為通道區域的本徵半導體。背側露出程序接著曝露半導體本體610的背側，而第一導電類型(例如，n型)的汲極半導體640被沉積(例如，利用低溫處理)。
在一些實施例中，前側和背側處理被用來製造記憶體單元。在一些實施例中，記憶體單元包含存取電晶體和記憶體元件。在一個範例中，FET可以在前側處理期間被製造，而記憶體裝置，諸如但不限於電容性記憶體元件可以在背側處理期間被製造為堆疊的(1T1C)單元。在另一範例中，FET可以在前側處理期間被製造，而記憶體裝置，諸如但不限於電阻性記憶體元件可以在背側處理期間被製造為堆疊的(1T1R)單元。電阻性元件可以是在背側處理期間製造的電子自旋式記憶體裝置(例如，包含磁性或鐵電穿隧接面)。電子自旋式記憶體裝置目前面臨的一些挑戰關於在穿隧接面維持足夠的熱力學穩定性以保持狀 態。因此，許多自旋式記憶體製造程序限制處理溫度在電晶體製造通常所需要的(例如，500-800℃)一定程度以下，和甚至低於通常用於後端互連(例如，300℃)的。可以使自旋式記憶體裝置難以與CMOS(FET)電路整合的這種限制可藉由在前側處理期間完成製造CMOS電路來克服，並隨後在背側處理期間露出將被整合到製造完成具有自旋式記憶體裝置的記憶體單元的FET的子集的背側。
製造足夠接近於FET電路的自旋式記憶體裝置是在某些記憶體技術中的另一個挑戰。例如，將由FET式感測電路檢測的穿隧裝置中的電阻變化可以是微乎其微的，並且如果FET電路和穿隧裝置之間沒有太多路由，對應地易於被寄生線電阻淹沒。這種困難也可透過穿隧裝置的背側製造來解決，因為它可以接著與前側FET的終端緊密接觸來製造，同時仍然藉由將背側露出分階段來將穿隧裝置與所有的前側CMOS電路製造隔離，並且穿隧裝置製造用以跟隨CMOS電路的製造。
穿隧記憶體裝置的一個範例是自旋轉移矩記憶體(STTM)裝置，該裝置是利用稱為穿隧磁阻(TMR)的現象的非揮發性記憶體裝置。對於包含由薄絕緣穿隧層分隔開的兩個鐵磁層的結構，當兩個磁性層的磁化處於平行定向時，相較於如果它們不是處於平行定向時(非平行或反向平行定向)，電子更可能將藉由穿隧層穿隧。因此，通常包含藉由穿隧勢壘層分隔開的固定磁性層和自由磁性層之磁性穿隧接面(MTJ)可以在電阻的兩種狀態之間切換， 其中一種狀態具有低電阻，而一種狀態具有高電阻。限制程序溫度和路由電阻兩者的對於實現包含許多這種裝置的記憶體陣列可能是重要的。
圖67A顯示根據一些堆疊的1T1R實施例的沿著圖6表示的B-B'平面的電晶體結構604和背側STTM裝置6704的橫截面圖。用於這種1T1R單元的應用包含嵌入式記憶體、嵌入式非揮發性記憶體(NVM)、磁性隨機存取記憶體(MRAM)和非嵌入式或獨立的記憶體。對於這些示例性實施例，前側非平面電晶體結構604的源極或汲極終端與STTM裝置6704的電極係直接接觸。這種直接接觸可透過選擇性背側處理變得容易(例如，源極/汲極半導體1640和背側金屬1650的背側形成)。這種直接接觸也可以透過選擇性前側處理(例如，深源極/汲極半導體640的前側形成)和背側金屬1650變得容易。在一些這種實施例中，包含鈦的金屬利用STTM裝置6704的底部電極介接了電晶體結構604的源極或汲極接觸金屬。可替代地，背側互連佈線金屬中的一或多階層可以設置在背側STTM裝置的電極和前側FET之間。在圖67A中，STTM裝置6704的材料層可以透過額外的背側處理來逐步建立，或包含預製的STTM裝置6704的裝置層可以被接合到電晶體結構604的背側(例如，使用任何已知的層轉移程序)。接合介面6199(例如透過如Au之接合金屬)指示了這種接合結構。
圖67B顯示根據STTM裝置6704已經被接合到電晶體結構604的露出背側表面的一些替代實施例的沿著 圖6表示的B-B'平面的電晶體結構604和背側STTM裝置6704的橫截面圖。對於這種實施例，相較於直接接觸於電晶體結構604的源極/汲極終端，穿過電晶體結構604的填充深通孔385在背側露出期間被曝露，並且賴以使電接觸到金屬電極6707。在背側露出之後，接合金屬可以在電晶體結構604的背側被沉積，使得與填充深通孔385接觸。所述接合金屬可接著與另一個接合金屬接合，以形成將STTM裝置6704接合到電晶體結構604的接合介面6199。STTM裝置6704接著可以從施體基板(未描繪)分離。填充深通孔385利用與源極/汲極金屬650接觸的深通孔金屬的一個端部以及與接合金屬接觸的深通孔金屬的另一端來延伸穿過整個電晶體結構厚度T c 。
在STTM裝置6704(圖67A或67B)中，電流感應的磁化切換可以被用來設置位元狀態。鐵磁層的極化狀態可藉由自旋轉移力矩現象相對於第二鐵磁層的固定極化狀態來切換，使得MTJ的狀態將藉由電流(例如從電晶體結構604的汲極接收)的應用來設置。電子的角動量(自旋)可以透過一或多個結構和技術(例如，直流電、自旋霍爾效應等)被極化。這些自旋極化的電子可以將他們的自旋角動量轉移到自由層的磁化並且致使其進動。因此，自由磁性層的磁化可以藉由超過某一臨界值的電流脈衝(例如，在約1-10奈秒)來進行切換，而只要電流脈衝係低於與固定層架構相關的一些較高臨限，則固定磁性層的磁化保持不變。
STTM裝置6704包含設置在居間層1410上的第一金屬電極6707(例如，底部電極)，其可以是例如任何介電質材料。金屬電極6707可以透過電晶體結構604電連接到前側金屬互連(例如，源極線)，並且電晶體結構604可進一步連接到另一個前側金屬互連(例如，字線)。金屬電極6707可以包含堆疊或複數個材料層。在示例性實施例中，接觸FET金屬1650的金屬電極6707的表面層包含鈦(Ti)。在一些這種實施例中，電極表面層包含氮化鈦(TiN)，其可具有含有Na-Cl結晶性的化學計量1：1的Ti：N晶格組成，或可具有亞化學計量的1：m的Ti：N晶格組成，其中m小於1。
STTM裝置6704還包含設置在金屬電極6707上的SAF堆疊6712。在一些示例性實施例中，SAF堆疊6712包含形成鐵磁性材料(例如Co、CoFe、Ni)和非磁性材料(例如，Pd、Pt、Ru)的超晶格之第一複數個雙層6713。雙層6713可以包含藉由居間非磁性間隔件6714從第二複數個雙層6715(例如，p[Co/Pt])分離的n個雙層(例如，n個[Co/Pt]雙層或n個[CoFe/Pd]雙層等)。雙層n和p的數目可以例如是在2和8之間，並且不必是相等的。雙層6713和6715之內的層厚度的範圍可以例如從0.1~0.4奈米。間隔件6714提供了在6713和6715之間的反鐵磁耦接。間隔件6714可以例如是小於1奈米厚的釕(Ru)層。
在所示的示例性實施例中，電極介面材料層或堆疊6710和晶種層6711被設置在電極6707和SAF堆疊 6712之間。晶種層6711是具有合適的成分和微結構以有利地促進在SAF堆疊6712中的結晶性之材料的。在一些實施例中，晶種層6711包含Pt，並且可以基本上是純的Pt(即不是故意形成的合金)。Pt的晶種層是非常適合作為Co/Pt式SAF結構的下層。Pt晶種層6711可以例如具有1-5奈米的厚度。電極介面材料層或堆疊6710係用以促進在晶種層111中具有(111)紋理的有利FCC結構。Pt晶種層通常利用FCC結構來沉積，除非強烈地由下層模板化。電極介面材料層/堆疊6710的存在可以防止晶種層基於電極6707將其晶體結構模板化，諸如TiN的表面。因此，電極介面材料層/堆疊6710接著可以被視為晶體增強層，其相對於晶種層6711係直接沉積在電極6707上時實現的晶體性，增強了晶種層6711(和SAF堆疊6712等)的結晶性。根據一些實施例，電極介面材料/堆疊6710包含含有CoFeB的至少一個材料層。CoFeB往往具有藉由物理氣相沉積來沉積的非晶微結構。晶種層6711(例如，Pt的)將形成在CoFeB材料層6710的存在下的具有(111)紋理的所需FCC晶體結構。CoFeB內的隨後固相磊晶程序接著可以將晶種層6711關閉模板，在已服務之後，將CoFeB從非晶轉換到具有(111)紋理的FCC，以提高所沉積的晶種層6711的結晶性。
包含一或多層磁性材料的固定磁性材料層或堆疊6720係設置在SAF堆疊6712上。穿隧介電質材料層6730係設置在固定磁性材料層或堆疊6720上。自由磁性材料層或堆疊6740係設置在穿隧介電質材料層6730上。自由 磁性材料層或堆疊6740包含一或多個自由磁性材料層。在所示的示例性實施例中，諸如金屬氧化物(例如，MgO、VdO、TaO、WO、MoO、HfO)的介電質材料層6770被設置在自由磁性材料層/堆疊6740上。這種覆蓋層可以不存在以供自旋霍爾效應(SHE)實現。第二金屬電極6780(例如，頂部電極)係設置在該覆蓋材料層6770上。金屬電極6780可以電耦接到背側金屬互連(例如，位元線)。值得注意的是，材料層6707-6780的順序可以相對於電晶體結構604反轉。
在一些實施例中，STTM裝置6704是垂直的系統，其中該磁性層的自旋是垂直於材料層的平面(即，易磁化軸係在出裝置所佔面積的平面的z方向)。固定磁性層或堆疊6720可以由適合於保持固定的磁化方向的任何材料或材料的堆疊組成，而自由磁性材料堆疊6755是磁軟的(即，磁化可以很容易地相對於固定層旋轉至平行和反平行狀態)。在一些實施例中，STTM裝置6704是基於CoFeB/MgO系統，其具有MgO穿隧材料層6730、CoFeB固定磁性層/堆疊6720和CoFeB自由磁性層6740。在有利的實施例中，所有的CoFeB層具有體心立方(BCC)(001)平面外紋理，其中紋理是指STTM裝置6704的層中之內的晶體定向的分佈。對於至少一些這種實施例，高百分比的CoFeB晶體具有較佳的(001)平面外定向(即，紋理的程度是高的)。在一些實施例中，(001)定向的CoFeB磁性材料層6720和6740是富含鐵的合金(即，鐵>Co)以增加磁性垂直 性。在一些實施例中，Fe的含量為至少66%。示例性實施例包含20-30%的B(例如，Co20Fe60B20)。具有相等部分的鈷和鐵的其它實施例也是可能的(例如，Co40Fe40B20)。用於固定和/或自由磁性層的其它磁性材料的成分也是可能的，諸如但不限於：Co、Fe、Ni，以及這些金屬的非硼合金(例如，CoFe)。固定和自由磁性層6720、6740的膜厚度可以是0.1-2.0奈米。
穿隧材料層6730係由適合於允許多數自旋的電流穿過該層，而阻礙少數自旋的電流的材料或材料堆疊組成(即，自旋過濾器)，從而影響了與STTM裝置6704相關的穿隧磁阻。在一些示例性實施例中，穿隧材料層6730是氧化鎂鋁(MgAlO)。在其它實施例中，穿隧材料層6730是已知適用於本目的的任何材料。穿隧材料層6730還可以提供晶體模板(例如，具有(001)紋理的多晶BCC)給固相磊晶的自由磁性材料層140和/或固定磁性材料層6720，特別是CoFeB/MgO/CoFeB的實施例。
如上所述，背側露出可以在晶圓級(例如，方法101)執行或選擇性地(例如，方法3801)執行。如還指出的，晶圓級背側露出可特別有用於將前側裝置(例如，FET)的階層接合到已在施體基板預製的裝置的另一個階層。因此，雖然以上的一些討論已經描述了背側處理可以如何建立相對或面對前側裝置的背側裝置(例如，FET、TFET、TFT、STTM)，對於露出背側的階層的晶圓級接合是可以產生裝置堆疊的另一種技術。這些技術中的任一者 可以是更適於作為前側和背側裝置所需的處理條件和/或材料之間的相容性的層級的函數的特定裝置堆疊。例如，需要高溫半導體生長或熱退火的背側裝置可能不是很適合於藉由背側處理來增量製造，除非背側處理被整合到前側處理的前端操作中。
諸如許多TFT、氧化物半導體TFET或STTM裝置的低溫相容裝置可能很適合藉由背側處理來增量製造，然而，其它裝置可以更容易地透過晶圓級背側接合來整合。例如，自旋式記憶體裝置的另一個範例是鐵電記憶體(FEM)，其中鐵電穿隧接面(FTJ)包含設置在兩個金屬電極之間的FE屏障。在這種FEM裝置中，鐵電材料內的極化可以被控制以調節以非揮發性的方式橫跨FTJ的穿隧電流。更多或更少的傳導電子能夠透過作為鐵電屏障的極化的功能的鐵電屏障來量子機械地穿隧。當自旋相關傳輸性可以經由被稱為穿隧電阻(TER)效應的純電子機制來控制，FEM是用於先進的電子記憶體應用的有吸引力的選項。然而，在FEM中成功使用FTJ又是取決於具有足夠的熱力學穩定性的接面以保持狀態。種種跡象指出FE材料層內的奈米結構缺陷，並在該材料層的介面，從自發極化顯著減損，致使較低的接面穩定性。因此，為了形成充分利用TER效應的FEM可能需要非常精確的高溫磊晶膜生長。然而，目前還不清楚這種高品質的鐵電材料可以如何與可操作的電晶體在可製造的記憶體位元單元中接合設置，和/或這種記憶體可以如何嵌入在還包含廣泛的邏輯(CMOS) 電路的系統單晶片(SoC)內。在諸如本文所描述的背側處理期間製造這種裝置可克服這種挑戰。例如，在電晶體背側的露出之後，獨立地形成在施體基板上的FTJ堆疊可緊密接觸到FET的終端或任何層間互連金屬，以形成包含一個電晶體和一個自旋式雙穩態或多態電阻器的堆疊自旋式記憶體位元單元。
圖68A顯示根據一些堆疊的1T1R實施例的沿著圖6表示的B-B'平面的電晶體結構604和背側STTM裝置6804的橫截面圖。對於這些示例性實施例，前側非平面電晶體結構604的源極或汲極終端與STTM裝置6704的電極係直接接觸。這種直接接觸可透過選擇性背側處理變得容易(例如，源極/汲極半導體1640和背側互連金屬1650的背側生長)。可替代地，背側互連佈線金屬中的一或多階層可以設置在背側STTM裝置的電極和前側FET之間。在圖68A中，為了適應與FE穿隧層6840相關的高磊晶溫度，包含預製的STTM裝置6804的裝置層可以被接合到電晶體結構604的背側(例如，使用任何已知的層轉移程序)。接合介面6199(例如穿過如Au之接合金屬)指示了這種接合結構。
圖68B顯示根據STTM裝置6804已經被接合到電晶體結構604的露出背側表面的一些替代實施例的沿著圖6表示的B-B'平面的電晶體結構604和背側STTM裝置6804的橫截面圖。對於這種實施例，相較於直接接觸於電晶體結構604的源極/汲極終端，穿過電晶體結構604的填充深通孔385在背側露出期間被曝露，並且賴以使電接觸 到STTM電極6807。在背側露出之後，接合金屬可以在電晶體結構604的背側被沉積，使得與填充深通孔385接觸。所述接合金屬可接著與另一個接合金屬接合，以形成將STTM裝置6804接合到電晶體結構604的接合介面6199。STTM裝置6804接著可以從施體基板(未描繪)分離。填充深通孔385利用與源極/汲極金屬650接觸的深通孔金屬的一個端部以及與接合金屬接觸的深通孔金屬的另一端來延伸穿過整個電晶體結構厚度T c 。
在STTM裝置6804(圖68A或68B)中，鐵電穿隧層6840被設置在接近該FE穿隧層6840的金屬電極6807和接近緩衝層6850的另一金屬電極6880之間。在一些實施例中，金屬電極6880係電耦接到背側金屬互連(例如，位元線)。金屬電極6807係透過電晶體結構604電耦接到前側金屬互連(例如，源極線)。電晶體結構604可進一步連接到另一前側金屬互連(例如，字線)。
FE穿隧層6840可以是已知具有鐵電相，並在諸如室溫(例如，25C)的一些最低操作溫度以上顯示TER效應的任何材料的。在一些實施例中，FE穿隧層6840具有鈣鈦礦晶體結構且是單晶的。FE穿隧層6840的自發極化場可以被正交對準到FE穿隧層6840的介面。示例性穿隧FE層的材料包含但不限於Bi4Ti3O12、SrBi2Ta2O9、SrRuO3、(Ba,Sr)TiO3、BiMnO3、BiFeO3、PbTiO3和Pb(Zr,Ti)O3。在一些有利的實施例中，FE穿隧層6840是BaTiO3(即，BTO)。在一些實施例中，FE穿隧層6840具有小於5奈米， 有利地小於3奈米，並且更有利地小於2奈米(例如，1-1.5奈米)的厚度。對於示例性BTO的實施例，一個鈣鈦礦單元細胞是約為0.4奈米，所以FE穿隧層6840可具有小至2-3 BTO單元細胞的厚度。
FE穿隧層6840係與緩衝層6850直接接觸。緩衝層6850可具有許多功能，諸如但不限於保持與FE穿隧層6840的高品質晶體介面、在與FE穿隧層6840的介面處設置功函數差、調諧FE穿隧層內的應變，和促進FE穿隧層6840的轉移。在一些實施例中，緩衝層6850是與FE穿隧層6840的相同單晶的一部分，但是具有不同的成分。例如，緩衝層6850也可以具有鈣鈦礦晶體結構。在其它實施例中，緩衝層6850與FE穿隧層6840具有不同的結晶性，諸如立方體，而不是四方體(鈣鈦礦)。緩衝層6850不必是FE材料，並且可以例如是順電性的。在一些實施例中，緩衝層6850是具有不同於FE穿隧層6840的晶格常數之晶格常數的材料。在一些實施例中，緩衝層6850比FE穿隧層6840具有較小的晶格常數。較小的晶格常數可以有利地將FE穿隧層6840應變、有利地增加與FTJ關聯的自發極化。對於這種實施例，FE穿隧層6840可以被偽晶地應變以匹配緩衝層6850的晶格常數。示例性緩衝層材料包含但不限於SrTiO3、LaGaO3、DyScO3、GdScO3、SmSCo3、LaAlSrTi和KTaO3。在FE穿隧層6840是BTO的一些有利實施例中，緩衝層6850是(La,Sr)MnO3(即，LSMO)，其也具有鈣鈦礦晶體結構。緩衝層6850可被有利地摻雜以降低電阻率，但 在示例性實施例中，用於緩衝層6850的材料的具體電阻率係顯著高於金屬電極6897、6680的電阻率。在一些實施例中，緩衝層6850在厚度上不大於100奈米、有利地小於50奈米，更有利地小於25奈米。
金屬電極6807可以是已知用以形成具有FE穿隧層6840的FTJ的任何金屬材料。金屬電極6807有利地是多晶或非晶的，而不是單晶的。多晶的金屬可具有紋理、具有偏好相對於FE穿隧層6840的晶體定向的特定定向的晶域的群體。金屬電極6807可以是元素金屬、其合金、氧化物或其氮化物。金屬電極6807可以具有小於緩衝層6850的電阻率的一半的特定電阻率。在一些實施例中，金屬電極6807是鐵磁性(FM)材料，諸如Co、Fe或其合金。在替代的實施例中，金屬電極6807為Pt、In2O3或IrO2，其中任何一個可以有利地減少去極化場。
金屬電極6880也可以是多晶或非晶的。金屬電極6880的多晶形式也可具有紋理、具有偏好相對於緩衝層6850的晶體定向的特定定向的晶域的群體。金屬電極6880可以是元素金屬、其合金、氧化物或其氮化物。金屬電極6880可以具有小於緩衝層6850的電阻率的一半的特定電阻率。在一些示例性實施例中，金屬電極6880是Co或Fe，或具有相當的特定電阻率的其它合金。金屬電極6880可以是任何厚度的。
在一些實施例中，裝置層的露出背側係接合到熱導管，其可以被進一步耦接到鄰近於該裝置堆疊的覆 蓋區的散熱器，該散熱器提供了能夠在階層中輸送在裝置操作期間產生的熱的橫向熱導管。第二裝置層可類似地接合到熱導管的相對側，例如，如在圖69進一步所示的，其為沿著也示於圖6的B-B'的橫截面圖。在圖69中，包含電晶體結構604的第一裝置層係接合到熱導管6980，例如利用沉積在電晶體結構604的露出背側上的接合金屬，該接合金屬形成與熱導管6980的接合介面6199。根據曝露在背側上的前側結構的導電性，一或多個絕緣材料層可設置在電晶體結構604的背側和接合金屬之間。例如，在圖69中，背側隔離介電質1120係與半導體本體610的露出背側接觸、將電晶體結構604的半導體區域與接合金屬和熱導管6980電絕緣。
熱導管6980可以是具有合適導熱性的任何材料，諸如例如具有比晶體矽更好的導熱性的任何材料。在一些實施例中，熱導管6980是塊體材料，諸如元件金屬或合金的金屬，並且功能是作為散熱器。在其它實施例中，熱導管6980具有更複雜的預製結構，並且功能是例如作為熱管。熱導管6980可以是任何厚度的。對於熱導管6980是均勻的金屬板基板的一些示例性實施例，其具有20微米和300微米之間的厚度。
第二裝置層可進一步接合至背側熱導管的第二側。對於這種實施例，熱導管接著用作用於數對裝置層的核心。配對的裝置層可以是基本上相同的，例如皆包含電晶體結構(例如，在圖69中所示的604和6904)。可替代 地，配對的裝置層可以是不同的(例如，具有包含DRAM電容器結構的第一裝置層，而第二裝置層包含存取電晶體結構)。在圖69的範例中，FET單元6904具有接合到熱導管6980的第二側的背側，與基本上鏡像接合介面6199的接合介面6999。利用設置在裝置層之間的熱導管6980，橫向熱傳導(例如，沿著B-B'平面)係相對於第一裝置係與另一個直接接觸的直接裝置堆疊(例如，圖61A-68B)得到改善。在裝置層的切割之後，熱導管6980接著可以進一步耦接到設置在鄰近於該分層晶粒的主機的散熱器上。
值得注意的是，裝置結構的電子測試可以使用本文討論的技術藉由露出背側結構來促進。背側結構可以包含用於測試一或多個電晶體裝置、電子裝置、測試裝置或類似物的任何合適的結構。例如，如本文所用關於由電子測試器接觸的背側結構是提供了用於電子測試器或電子測試設備的導體、探測器、探測元件、導電引腳或類似物的任何合適的導電結構或元件。背側結構還可以提供或連接到路由、跡線、金屬或類似物，使得背側結構提供電耦接到電晶體裝置、電子裝置、測試裝置的終端、多個這種終端或類似物。如本文所用，用以提供電耦接給裝置的終端或指示背側或前側結構的終端之諸如背側結構或前側結構的結構係終端的連續部分(例如，背側或前側結構和終端是相同的材料)，而背側或前側結構相對於所述終端是連續的(例如，背側或前側結構與終端係直接接觸)，或者背側或前側結構係電耦接到所述終端(例如，背側或 前側結構與終端之間有電子路由、跡線、佈線或類似物)。背側結構可以使用本文中所討論的任何一或多種合適的技術經由晶粒的背側來曝露。類似地，前側結構可以使用本文中所討論的任何一或多種合適的技術經由晶粒的前側來曝露。這種背側結構和/或前側結構可以提供局部耦接(例如，到被測的單一裝置)或全域耦接(例如，到被測的多個裝置)。
例如，晶粒的電子測試可以包含具有源極終端、汲極終端和閘極終端的電晶體裝置(例如，平面或非平面電晶體)的電子測試。在實施例中，源極終端係經由藉由晶粒的背側露出的背側結構被電耦接到電子測試器。在實施例中，汲極終端係經由藉由晶粒的背側露出的背側結構被電耦接到電子測試器。在另一個實施例中，閘極終端係經由藉由晶粒的背側露出的背側結構被電耦接到電子測試器。此外，在背側結構的接觸期間，前側結構可以被接觸，使得前側結構提供了到電晶體裝置、電裝置、測試裝置或類似物的另一個終端之電耦接。在僅背側測試或背側和前側同期測試之任一者中，在電晶體裝置、電裝置、測試裝置或類似物的的終端的接觸期間，電子測試在晶粒上執行以產生電子測試資料，這些資料可以被儲存到儲存器(例如，電腦記憶體)、傳送到遠端裝置或類似物。這種裝置的電耦接可以被設置，使得耦接僅是到裝置或使得耦接是同時到數個裝置或使得耦接是到服務數個裝置的一或多個終端(例如，源極終端)，而耦接是到僅服務被測的特 定裝置的另一個終端(例如，閘極電極)。
在實施例中，電子測試晶粒的方法包含將藉由晶粒的背側露出的背側結構對準到電子測試器的探針的多個導電引腳中的第一導電引腳。第一導電引腳接著被接觸到背側結構。背側結構可以是本文所討論的任何合適的背側結構，並且可以提供電耦接給任何一或多個裝置以供測試，諸如平面電晶體裝置、非平面電晶體裝置或類似物。在實施例中，背側結構是背側源極或汲極接觸金屬。在實施例中，背側結構是背側閘極電極。在實施例中，背側結構是第一背側金屬層(例如，金屬1層)的金屬結構，使得電性路由被提供到電晶體的源極終端、汲極終端或閘極終端。在實施例中，背側結構提供了電耦接到晶粒的電晶體的電晶體終端。電子測試演算法接著至少透過第一導電引腳在晶粒上執行，以產生對應於該晶粒(例如，對於被測試的晶粒的裝置)的電子測試資料。例如，該電子測試資料可以被儲存到電子測試器或其它裝置的電子儲存器。以並聯或串聯，晶粒的任何數量的裝置可被測試或跨兩個或更多個晶粒的任何數量的裝置可以被測試。在實施例中，晶粒的所有標的裝置(例如，將被測試的裝置)可以同時使用僅背側測試或者背側和前側同時測試之任一者來進行測試。在實施例中，跨多個晶粒(例如，兩個或更多個)的標的裝置可以同時使用僅背側測試或者背側和前側同時測試之任一者來進行測試。
這種基於電子測試技術的背側露出可以在晶 粒處理的完成之前或在線的結尾(例如，前線處理的結尾)來設置。例如，如果將在最終裝置中設置多個背側金屬層，則電子測試可以在多個金屬層(例如，8個金屬層)中的第一金屬層(例如，金屬1)被施加之後進行，使得第一金屬層提供了如本文所述的用於電子測試的背側結構。此外，或者在替代方案中，電子測試可以在背側金屬堆疊(例如，多個金屬層和居間通孔層)完成之後執行，使得最終金屬層提供了用於電子測試的背側結構(例如，背側結構是在最後的金屬層或類似物)。
此外，在一些實施例中，這種電子測試(例如，接觸用於執行電子測試演算法的背側結構)可以包含同時接觸一或多個前側結構。例如，藉由晶粒的前側曝露的前側結構可以被對準到電子測試器的另一個探測器的多個引腳中的導電引腳。例如，在執行電子測試演算法期間，一個探針可以被電耦接到晶粒的前側，而另一探針可以被電耦接到晶粒的背側。前側探測器的導電引腳接著可以被接觸到前側結構，同時將背側探測器的導電引腳接觸到上面所討論的背側結構。前側結構可以由此提供電耦接給待測試裝置的第二終端，而電子測試演算法可以透過前側和背側導電引腳來執行以產生電子測試資料。
由前側探針所接觸的前側結構可以是任何合適的結構，並且可以提供電耦接給被測裝置的任何合適的終端。在實施例中，被測裝置是電晶體裝置，背側結構提供了電耦接到源極終端，而前側結構提供了電耦接到閘極 終端或汲極終端。在實施例中，被測裝置是電晶體裝置，背側結構提供了電耦接到源極終端，而前側結構提供了電耦接到閘極終端，使得第二前側結構(耦接到另一前側探針)提供了電耦接到汲極終端。在實施例中，被測裝置是電晶體裝置，背側結構提供了電耦接到閘極終端，而前側結構提供了電耦接到源極終端或汲極終端。
所述被測試的晶粒的前側和背側可以使用任何合適的一或多種技術被曝露以供電子測試。在實施例中，電子測試可以在晶圓級(例如，在切割之前)進行，並且為了支援之目的，晶圓可以具有在其前側上的主基板，使得該主基板是在被測試的晶粒的前側。在這種實施例中，正在藉由導電引腳接觸的前側結構可以是主基板的金屬結構，使得電耦接到該金屬結構的金屬結構和/或跡線或佈線提供電耦接到被電子測試的裝置終端。也就是說，主基板可以包含路由以供主基板設置在其上的晶粒的電子測試。在具有這種主基板的其它實施例中，該主基板可以包含一或多個開口以提供給導電引腳來接觸底層前側結構，諸如裝置終端本身或設置在裝置終端上的金屬層的金屬結構。在其它實施例中，在電子測試期間，主基板可以不被提供。在這種實施例中，建立在晶粒的前側上的金屬層(例如，晶圓)在電子測試期間提供機械支撐。例如，前側金屬層(例如，8個金屬層或類似物和對應通孔層和絕緣材料)可以被建立、該晶粒的背側也可以被露出(具有或不具有諸如主基板之前側支撐結構)，而金屬層可以在電子 測試期間經由所討論的前側和背側來提供支撐。
圖70是根據一些實施例經由背側7051來測試測試晶粒7050的電子測試設備7001的等角立體圖。如圖所示，電子測試設備7001包含電耦接到包括空間轉換器7004之探測器7011的電子測試器(E-tester)7002。在一些實施例中，電子測試器7002是針對IC的功能性、效能和/或壓力測試被配置的可商購的自動化測試裝置(ATE)。在實施例中，電子測試器7002包含儲存器(例如，用於儲存電子測試資料的電腦記憶體)和/或用以發送電子測試資料到遠端裝置的通訊裝置。如圖所示，電耦接7003係在電子測試器7002和空間轉換器7004之間提供。電耦接7003可以使用任何合適的結構和技術來提供，諸如使用探測器介面測試適配器(ITA)等。如圖所示，空間轉換器7004還提供了電耦接7003和測試晶粒7050的背側7051之間的電連接。在顯示的實施例中，空間轉換器7004包含基板7015，而電耦接7003使得對設置在基板7015的第一側的金屬7010電連接。空間轉換器7004還包含將電耦接金屬7010路由(未顯示)到從基板7015的第二側延伸的探針陣列7025的導電跡線。基板7015可以還包含用以適配電子測試器7002和測試晶粒7050之間的訊號的額外電路。在一些示例性實施例中，基板7015是一種有機聚合物，其可以有利地促進探針陣列7025的製造。
如圖70所示，測試晶粒7050的背側7051和將被測試的晶圓7000的其它晶粒可曝露於電子測試設備7001 的探針陣列7025。例如，測試晶粒7050的背側7051可以包含可藉由探針陣列7025的導電性引腳來電接觸的背側結構(在圖70中未顯示)。本文所討論的背側露出技術可以有利地提供用於測試晶粒7050的電子測試的背側結構的露出，使得背側結構可以如本文中進一步顯示和所討論的藉由探針陣列7025來容易地接觸。例如，探針陣列7025的導電引腳可以經由背側7051藉由露出來存取區域(例如，單一裝置層級)終端。
在電晶粒測試操作期間，測試晶粒7050的背側結構(例如，測試點)與探針陣列7025對齊，並導致與探針陣列7025的電接觸。這種對準和電接觸可以使用任何合適的一或多種技術來執行，諸如自動測試設備的處理程序技術。在一些實施例中，藉由測試晶粒7050的背側7051曝露的背側結構導致與探針陣列7025接觸，而電子測試演算法透過探針陣列7025在測試晶粒7050(例如，測試晶粒7050的測試裝置)上執行以產生電子測試資料。如圖所示，在一些實施例中，電子測試設備7001包含用以提供電子測試器7002和測試晶粒7050之間的連接的空間轉換器7004。在其它實施例中，電子測試設備7001包含用以提供電子測試器7002和測試晶粒7050之間的連接的測試晶粒插座或類似結構。
如在本文中進一步討論的，測試晶粒7050的任何合適的背側結構可以藉由探針陣列7025的一或多個引腳被電接觸。在一些實施例中，測試晶粒7050的裝置的測 試可以完全經由測試晶粒7050的背側7051來進行。在其它實施例中，在電子測試演算法在測試晶粒7050上執行的期間，測試晶粒7050的背側和前側結構可以同時被接觸。
圖71是根據一些實施例同時經由背側7051和前側7151來測試測試晶粒7050的電子測試設備7101的等角立體圖。如圖所示，電子測試設備7101包含電耦接到包括空間轉換器7004之探測器7011與包括空間轉換器7104之探測器7111的電子測試器7002。電子測試設備7101可以是使用同時前側和背側測試針對IC的功能、效能和/或壓力測試被配置的自動化測試設備。如所討論的，電子測試器7002可包含用以儲存和/或發送電子測試資料的儲存器和/或通訊裝置。如圖所示，電耦接7003係在電子測試器7002和空間轉換器7004之間提供，而電耦接7103係在電子測試器7002和空間轉換器7104之間提供。電耦接7003、7103可以使用任何合適的結構和技術來提供，諸如使用探測器介面測試適配器等。空間轉換器7004可提供任何連接，並具有如本文所討論的任何特性。還如圖所示，空間轉換器7104提供電耦接7103和測試晶粒7050的前側7151之間的電連接。在顯示的實施例中，空間轉換器7004包含基板7115，而電耦接7103使得對設置在基板7115的第一側的金屬(未顯示)電連接。空間轉換器7104還包含將金屬電耦接到從基板7115的第二側延伸的探針陣列7125的導電跡線路由7120(或金屬)。如同基板7015，基板7115可以還包含用以適配電子測試器7002和測試晶粒7050之間的訊號的額外 電路，並且測試晶粒7050和基板7115可以是用以促進探針陣列7025的製造的有機聚合物。然而，基板7015、7115可以包含任何合適的一或多種材料(其相對於彼此可以是相同的或不同的)。
如圖71所示，測試晶粒7050的背側7051和將被測試的晶圓7000的其它晶粒可以同時與測試晶粒7050的前側7151與待測試被曝露到探針陣列7125的晶圓7000的其它晶粒被曝露於探針陣列7025。例如，測試晶粒7050的背側7051可以包含可藉由探針陣列7025的導電性引腳來電接觸的背側結構(未在圖71中顯示)，而測試晶粒7050的前側7151可以包含可藉由探針陣列7125的導電性引腳來電接觸的前側結構(也未在圖71中顯示)。
在電晶粒測試操作期間，測試晶粒7050的背側和前側結構(例如，測試點)分別與探針陣列7025和探針陣列7125對齊，並導致與探針陣列7025和探針陣列7125的電接觸。這種對準和電接觸可以使用任何合適的一或多種技術來執行，諸如自動測試設備的處理程序技術等。例如，藉由測試晶粒7050的背側7051曝露的背側結構和藉由測試晶粒7050的前側7151曝露的前側結構同時導致與探針陣列7025和探針陣列7125分別接觸，而電子測試演算法透過導電性探針的陣列在測試晶粒7050上執行以產生電子測試資料，其可以保存在電子測試器7002的儲存器中和/或傳送到遠端裝置(未顯示)。在所示的實施例中，電子測試設備7101包含用以提供電子測試器7002和測試晶粒7050之 間的連接的空間轉換器7004和空間轉換器7104。在其它實施例中，代替空間轉換器7004和空間轉換器7104中的一者或兩者，可以提供測試晶粒插座或類似結構，以提供電子測試器7002和測試晶粒7050之間的連接。
圖72是根據一些實施例顯示電子測試處理方法7201的流程圖。方法7201可以在晶圓級來實施。在一些示例性實施例中，大的基板(例如，300或450mm直徑)的晶圓可以透過方法7201來處理。例如，包含測試晶粒7050和待測試的其它晶粒之晶圓7000可以透過方法7201來處理。如本文所用的，測試晶粒之用語用於表示將要進行測試或正在測試的晶粒。將要進行測試的測試晶粒的裝置或結構可以被整合在晶粒中或獨立設置在測試晶粒的場部分或劃線部分等。此外，將要進行測試的測試晶粒的裝置或結構可以是任何合適的裝置或結構，諸如電晶體裝置、電子裝置、測試裝置、測試貼片、測試材料或類似物。所述裝置或結構的電子測試係藉由將電子測試器電耦接到所述裝置或結構中的一或多個終端來執行。這種電耦接係經由將要進行測試的測試晶粒的背側結構和/或前側結構來設置。
方法7201開始於具有包含晶粒的露出背側結構的晶圓的操作7205。例如，晶圓可以包含用於電子測試的晶粒，使得所述晶粒包含用於測試的裝置(例如，電晶體裝置)。由晶粒的背側露出的背側結構是或提供電耦接到裝置的終端(例如，電晶體裝置的電晶體終端)以供測 試。在一些實施例中，曝露的背側結構將要進行測試的裝置或結構的終端。例如，如果將要進行測試的裝置為電晶體裝置(例如，平面或非平面裝置)，則曝露的背側結構可以是源極終端、汲極終端、閘極終端、源極金屬、汲極金屬、閘極金屬，或其任意組合。如果將要進行測試的裝置是測試裝置(例如，電性耦接鰭的鏈、用於測試的材料樣本或類似物)，則曝露的背側結構可以是其終端。
舉例而言，在測試晶粒的電晶體裝置(例如，FET電晶體)中，曝露的背側結構是FET的源極金屬。在實施例中，曝露的背側結構是鄰接於該終端的金屬結構。在其它實施例中，曝露的背側結構是設置在該電晶體裝置或測試裝置上的金屬層的金屬結構，使得所述金屬層提供了從金屬結構到終端的選擇性路由。例如，金屬結構和終端可以是在它們彼此電接觸之處或與任何數量的中介導電材料電接觸之處是連續的。例如，所述金屬結構可以是金屬1層或類似物的結構，並且電接觸或耦接到終端可以經由以下順序來進行：金屬1的金屬結構、接點、終端金屬、終端。在另一範例中，金屬結構是最終金屬層的結構(例如，金屬8或類似物)，並且電接觸或耦接到終端可以經由以下順序來進行：金屬8的金屬結構、經由較低階金屬和接觸層的路由、終端金屬、終端。在金屬結構和終端之間任何合適的電耦接可以被設置。
方法7201繼續於操作7210，其中探測器的導電引腳與在操作7205中接收或產生的晶粒的對應曝露背側 結構對準。探測器的導電引腳可以使用任何合適的一或多種技術被對準到對應曝露背側結構，諸如定位技術或類似物。例如，藉由晶粒的背側露出的背側結構係對準到電子測試設備的探測器的多個導電引腳中的導電引腳。如圖所示，可選地，第二探測器的導電引腳可與在操作7205處接收或產生的晶粒的對應曝露前側結構對準。例如，藉由晶粒的前側露出的前側結構係對準到電子測試器的第二探測器的多個導電引腳中的第二導電引腳。例如，方法7201可以僅提供背側電子測試或同時提供背側和前側電子測試。
在執行同時背側和前側電子測試的範例中，曝露的前側結構可以是任何合適的結構，諸如裝置終端本身、提供到終端的電耦接的金屬結構或類似物。在一些實施例中，在操作7205處接收的晶圓的結構支撐基本上是由使用主基板、金屬層的堆疊或類似物的前側來提供。在使用主基板的範例中，主基板中的任一開口可以提供來曝露前側結構以供電子測試接觸或主基板可以提供或包含隨著電路由到終端的前側結構電子測試接觸。這種電路由可以使用如本文中所討論的導電材料的連續結構來提供。
這種同時背側和前側電子測試提供了用於存取將進行測試的裝置或結構的終端的各種組合。例如，在測試平面或非平面電晶體的上下文中，任何終端(例如，源極、汲極、閘極)可以取決於電晶體的配置而從前側或背側接觸。在實施例中，源極終端從背側接觸，而汲極和閘極終端從前側接觸。在實施例中，閘極終端從背側接 觸，而源極和汲極終端從前側接觸。然而，終端接觸的任何組合可使用本文討論的技術來實施。此外，對於測試結構(例如，電耦接鰭的鏈、用於測試材料樣本或類似物)，測試結構的第一終端可從背側接觸，而測試結構的第二終端接觸可從前側接觸。如本文所討論的，這種接觸可以藉由將探測器的導電引腳接觸到曝露的前側或背側結構來完成，使得曝露的結構進一步電耦接或提供電耦接到相關的終端。
方法7201繼續於操作7215，其中在操作7210處對準的導電引腳(例如，僅背側探針或背側和前側探針兩者)與對應的結構接觸以提供電耦接到電子測試器。例如，導電引腳係接觸到背側結構，使得背側結構提供電耦接到電晶體裝置的電晶體終端，和/或該第二導電引腳係同時接觸到前側結構，使得前側結構提供電耦接到該電晶體裝置的第二電晶體終端。導電引腳可以使用任何合適的一或多種技術來接觸到對應的露出背側結構和/或前側結構，諸如自動測試設備處理程序技術等。在操作7210處接觸的導電引腳可以關於在操作7205接收的晶圓，在任何空間層級和/或裝置整合層級提供電子測試。
例如，在空間上，所述電子測試可以提供單一晶粒的測試、兩個或多個晶粒同時的測試、晶圓寬的測試或類似物。這種電子測試可以由單一背側探測器、多個背側探測器、單一背側探測器和單一前側探測器，或背側或前側探測器中的多個或類似物來提供。在實施例中，由 第二晶粒的背側露出的第二背側結構係對準到電子測試器的第二探針的多個導電引腳中的第二導電引腳，同時將導電引腳接觸到背側結構，該第二導電引腳係接觸到第二背側結構，使得第二背側結構提供電耦接到該第二晶粒的第二電晶體裝置的第二電晶體終端，並且同時執行電子測試演算法，第二電子測試演算法係在第二晶粒上透過至少該第二導電引腳執行，以產生對應於該第二晶粒的第二電子測試資料。例如，該終端是源極終端，而第二終端是閘極終端。然而，終端的任何組合可以使用這種技術被耦接。
此外，所測試的裝置和/或結構可以是局部形成的裝置、完全形成的裝置、由一或多個金屬層整合的完全形成的裝置或類似物。此外，測試的裝置和/或結構可以是供測試目的形成的裝置。在實施例中，第二背側結構係對準到探測器的一或多個導電引腳的第二導電引腳，並且同時將導電引腳接觸到背側結構，該第二導電引腳係接觸到第二背側結構，使得第二背側結構提供電耦接到該晶粒的測試裝置。例如，測試裝置可以是電耦接半導體鰭的鏈、測試貼片、測試材料或類似物。
方法7201繼續於操作7220，其中電子測試演算法係經由在操作7215處接觸的導電引腳來執行，以產生電子測試資料。例如，在導電引腳接觸到背側結構的期間，電子測試演算法可以在晶粒上至少透過該第一導電引腳來執行，以產生對應於該晶粒的電子測試資料。此外，電子測試演算法可以在晶粒上透過接觸到晶粒的背側和/ 或前側結構的任一或所有導電引腳來執行。在操作7220處進行的電子測試演算法可以包含任何合適的電探測、功能缺陷測試、電子測試圖案或類似物。
方法7201完成於電子測試資料的輸出和/或這種電子測試資料到儲存器(例如，電腦記憶體)的儲存。電子測試資料可以被區域地儲存在電子測試器和/或一或多個遠端裝置。例如，該電子測試資料可使用該電子測試器的通訊功能從電子測試器被發送到一或多個遠端裝置。
如所討論的，同時背側和前側電子測試提供了用於存取將進行測試的裝置或結構的終端的各種組合。圖73-80根據一些實施例提供了範例同時背側和前側電子測試配置。然而，本文所討論的電子測試技術可僅藉由背側存取來實現，和/或藉由背側和/或前側存取的終端的任何配置來實現。
圖73是根據一些實施例使用同時背側和前側接觸被電子測試的非平面電晶體結構1304的平面圖。關於非平面電晶體結構1304顯示的粗點虛線表示沿著如圖74A-74C、75A-75C和76A-76C進一步提供的橫截面圖的平面。使用本文所討論和關於方法7201所顯示的技術，背側電子測試處理可以經由其曝露的背側提供用於非平面電晶體結構1304。
如圖73所示，在一些實施例中，非平面電晶體可以使用導電引腳7301、7302和7303來電子測試。例如，非平面電晶體結構1304可以是被電子測試的電晶體裝 置。額外的裝置單元772可以例如是任何記憶體單元、功率電晶體結構、RF電晶體結構、光學裝置單元或類似物，其可以與非平面電晶體結構1304並行、在非平面電晶體結構1304之前或之後或根本不進行電子測試。在圖示的範例中，IC晶粒771可以提供為用於電子測試的測試晶粒(例如，測試晶粒7050)，並且IC晶粒771的一或多個電晶體可經由藉由導電引腳7301、7302和7303的接觸進行測試。如所顯示的，非平面電晶體結構1304包含源極/汲極半導體640、源極/汲極金屬650、將閘極電極673從源極/汲極金屬650和/或源極/汲極半導體640分離的間隔件介電質671，和背側基板775上的場隔離介電質680。
在圖示的範例中，導電引腳7301、7302係經由IC晶粒771的前側7151來提供，而導電引腳7303係經由IC晶粒771的背側來提供(如由具有陰影線的導電引腳7303所示)。值得注意的是，為了清楚表述的緣故，圖73的晶粒是與關於圖70和71的晶粒上下顛倒。此外，與導電引腳7303接觸的源極/汲極金屬1650係如本文中進一步顯示的在IC晶粒771的背側上。儘管圖73和隨後的橫截面顯示具有從前側7151和源極/汲極金屬1650接觸的閘極電極673和源極/汲極金屬650和源極/汲極半導體640(例如，源極或汲極)，以及從背側接觸的源極/汲極半導體(例如，源極或汲極)的範例，非平面電晶體結構1304的前側和背側終端接觸的任何組合可以使用本文所討論的電子測試技術來完成。
例如，取決於受測試裝置的配置，前側和背側接觸可以對應地完成。在實施例中，電晶體裝置的所有閘極、源極和汲極終端從背側接觸。在實施例中，電晶體裝置的閘極終端從背側接觸，而源極和汲極兩者從前側接觸。在實施例中，電晶體裝置的源極和汲極終端從前側接觸，而閘極終端是背側的接觸。此外，雖然關於非平面電晶體結構1304討論，這種接觸可利用平面電晶體、測試結構、另一種裝置類型(例如，記憶體裝置、功率電晶體裝置、RF電晶體裝置、光學裝置或類似物)來進行。雖然導電引腳7301、7302和7303顯示成直接在對應的終端之上或之下，在一些實施例中，不直接在對應終端之上的居間結構可提供用於導電引腳7301、7302和7303的接觸。例如，導電引腳7301、7302和7303的所需密度可以藉由提供路由到對應的終端被放寬。
圖74A、75A和76A顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖73中表示的A-A'平面的非平面電晶體結構1304的橫截面圖。圖74B、75B和76B顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖73中表示的B-B'平面的非平面電晶體結構1304的橫截面圖。圖74C、75C和76C顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖73中表示的C-C'平面的非平面電晶體結構1304的橫截面圖。
圖74A、74B、74C根據一些實施例顯示藉由供電子測試的導電引腳接觸的非平面電晶體結構1304的橫 截面圖。例如，圖74A、74B、74C提供用於實施例的電子測試結構，其中非平面電晶體結構1304包含設置在其前側上的前側堆疊690和主基板202，使得主基板202包含用於接觸電子測試引腳的前側結構。在圖74A、74B、74C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。如圖所示，非平面電晶體結構1304包含半導體本體780、設置在閘極介電質845上的閘極電極673、耦接到源極/汲極半導體640的源極/汲極金屬650、耦接到源極/汲極半導體1640的源極/汲極金屬1650、居間層210，以及蝕刻掩模1410。例如，源極/汲極金屬650和源極/汲極半導體640可以是源極或汲極之一，而源極/汲極金屬1650和源極/汲極半導體1640將接著是相反的(例如，汲極或源極)。如本文所用，閘極電極673、源極/汲極半導體640和源極/汲極半導體1640之任意者可以是電晶體終端。在電子測試的上下文中，電耦接到這種終端可以被實現，而非平面電晶體結構1304可以被測試。
此外，如圖74A和74B所示，導電引腳7301、7302與主基板202實體接觸。此外，導電引腳7302係透過主基板202和前側堆疊690電耦接到閘極電極673，而前側堆疊690和導電引腳7301係透過主基板202和前側堆疊690與源極/汲極金屬650電耦接到源極/汲極半導體640。在圖74A、74B、74C的實施例中，主基板202包含前側結構7411、7412，使得導電引腳7301、7302可以被對準，接著被接觸到前側結構7411、7412以供電子測試。例如，導電 引腳7301、7302可以是探測器的多個引腳中的獨立導電引腳。導電引腳7301、7302分別對準到主基板202的前側結構7411、7412，並如本文所討論的與前側結構7411、7412接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
主基板202的前側結構7411、7412可以包含任何合適的結構和材料以將導電引腳7301、7302分別電耦接到源極/汲極金屬650和閘極電極673。例如，前側結構7411、7412可以是導電墊、跡線或類似物。例如，前側結構7411、7412可以是或包含金屬，諸如銅或類似物。此外，主基板202和前側堆疊690提供了從前側結構7411、7412到對應的終端(在源極/汲極終端的情況下，和任選的金屬)的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係分別由將導電引腳7301、7302連接到源極/汲極半導體640和閘極電極673的陰影線顯示。如將理解的，前側結構7411、7412不需要直接在其對應的特徵和/或終端之上(為了清楚呈現起見，顯示了這種定位)。此外，從前側結構到對應特徵和/或終端的路由可透過主基板202和前側堆疊690採取任何合適的路由。
也如圖74B和74C所示，導電引腳7303係與源極/汲極金屬1650實體接觸，其提供了電耦接到源極/汲極半導體1640。在電子測試的上下文中，源極/汲極金屬1650提供了由非平面電晶體結構1304的背側露出的背側結構。如關於導電引腳7301、7302所討論的，導電引腳7303 可以是探測器的多個引腳中的獨立導電引腳。導電引腳7303係對準到源極/汲極金屬1650並其接觸。在接觸之後，且在導電引腳7301、7302耦接到源極/汲極半導體640和閘極電極673期間，電子測試被執行以產生電子測試資料。在一些實施例中，如關於圖76A、76B、76C進一步討論的，導電引腳7303可接觸背側金屬堆疊和/或主基板的背側結構，而電子路由可以被提供給閘極電極673。
導電引腳7301、7302、7303和本文所討論的任何其它導電引腳(例如，導電探針陣列的)可具有用於電子地和實體地接觸它們各自的電子測試結構的任何合適的尺寸、形狀和材料。例如，導電引腳可以包含金屬或其它導體，諸如銅或類似物，並且可具有圓柱狀和/或錐狀尖端或類似物。此外，儘管顯示了耦接到單一電晶體或電晶體結構的特定終端，這種導電引腳也可以如本文所討論地耦接到任何裝置終端。此外，這種導電引腳也可以被耦接到任何這種裝置的任何數量的終端。例如，導電引腳7303可僅接觸電晶體結構1304的終端，而導電引腳7301、7303被電耦接到任何數量的電晶體的任何數量的閘極和汲極終端(例如，藉由在主基板202和/或前側堆疊690中路由)。例如，本文所討論的任何導電引腳可以耦接到多個電晶體裝置、電晶體結構、測試裝置、電力軌、接地結構或類似物的多個終端。
圖75A、75B、75C根據一些實施例顯示藉由供電子測試的導電引腳接觸的非平面電晶體結構1304的橫 截面圖。例如，圖75A、75B、75C提供了電子測試結構給實施例，其中非平面電晶體結構1304包含前側堆疊690和設置在其前側上的主基板202，使得主基板202包含穿過電子測試引腳到前側堆疊690的前側結構之開口。圖75A、75B、75C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。如本文中所討論的，非平面電晶體結構1304包含設置在閘極介電質845上的閘極電極673、耦接到源極/汲極半導體640的源極/汲極金屬650，以及耦接到源極/汲極半導體1640的源極/汲極金屬1650，並且閘極電極673、源極/汲極半導體640和源極/汲極半導體1640之任意者可以是電晶體終端。在電子測試的上下文中，電耦接到這種終端可以被實現，而非平面電晶體結構1304可以被測試。
也如圖75A和75B所示，一或多個開口7501可以在主基板202中設置，使得導電引腳7301、7302穿過主基板202而實體地接觸前側堆疊690的前側結構7511、7512以供電子測試。此外，導電引腳7302被電耦接到閘極電極673，而導電引腳7301透過前側堆疊690被電耦接到源極/汲極半導體640。在圖75A、75B、75C的實施例中，前側堆疊690包含前側結構7511、7512，使得導電引腳7301、7302可以被對準，接著如本文所討論接觸到前側結構7511、7512以供電子測試。例如，導電引腳7301、7302可以是探測器的多個引腳中的獨立導電引腳。導電引腳7301、7302分別被對準到前側堆疊690的前側結構7511、 7512，並與前側結構接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
前側堆疊690的前側結構7511、7512可以包含任何合適的結構和材料以分別將導電引腳7301、7302電耦接到源極/汲極金屬650和閘極電極673。例如，前側結構7511、7512可以是導電墊、跡線或類似物。例如，前側結構7511、7512可以是或包含金屬，諸如銅或類似物。此外，前側堆疊690提供了從前側結構7511、7512到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係分別由將導電引腳7301、7302連接到源極/汲極半導體640和閘極電極673的陰影線顯示。如將理解的，前側結構7511、7512不需要直接在其對應的特徵和/或終端之上(為了清楚呈現起見，顯示了這種定位)。此外，從前側結構7511、7512到對應特徵和/或終端的路由可能需要透過前側堆疊690採取任何合適的路由。
也如圖75B和75C所示，導電引腳7303係與源極/汲極金屬1650實體接觸，其提供了電耦接到源極/汲極半導體1640，使得在電子測試的上下文中，源極/汲極金屬1650提供了由非平面電晶體結構1304的背側露出的背側結構。如本文所討論的，導電引腳7303可以是探測器的多個引腳中的獨立導電引腳。導電引腳7303係對準到源極/汲極金屬1650並其接觸。在接觸之後，且在導電引腳7301、7302耦接到源極/汲極半導體640和閘極電極673期間，電子測試被執行以產生電子測試資料。在一些實施例 中，如關於圖76A、76B、76C進一步討論的，導電引腳7303可接觸背側金屬堆疊和/或主基板的背側結構，而電子路由可以被提供給閘極電極673。
圖76A、76B、76C根據一些實施例顯示藉由供電子測試的導電引腳接觸的非平面電晶體結構1304的橫截面圖。例如，圖76A、76B、76C提供了電子測試結構給實施例，其中非平面電晶體結構1304包含設置在其前側上的前側堆疊690，使得前側堆疊690包含用於接觸電子測試引腳和設置在其背側上的背側堆疊1690的前側結構，使得背側堆疊1690包含用於接觸電子測試引腳的背側結構。圖76A、76B、76C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。此外，背側堆疊1690可選擇性地包含在任何本文中所討論的範例中，諸如圖74A、74B、74C和圖75A、75B、75C的那些。如本文中所討論的，非平面電晶體結構1304包含設置在閘極介電質845上的閘極電極673、耦接到源極/汲極半導體640的源極/汲極金屬650，以及耦接到源極/汲極半導體1640的源極/汲極金屬1650，並且閘極電極673、源極/汲極半導體640和源極/汲極半導體1640之任意者可以是電晶體終端。在電子測試的上下文中，電耦接到這種終端可以被實現，而非平面電晶體結構1304可以被測試。
也如圖76A和76B所示，導電引腳7301、7302係與前側堆疊690實體接觸。此外，導電引腳7302被電耦接到閘極電極673，而導電引腳7301透過前側堆疊690被電 耦接到源極/汲極半導體640。在圖76A、76B、76C的實施例中，前側堆疊690包含前側結構7781、7782，使得導電引腳7301、7302可以被對準，接著接觸到前側結構7781、7782以供電子測試。例如，導電引腳7301、7302可以是探測器的多個引腳中的獨立導電引腳。導電引腳7301、7302被對準到前側堆疊690的前側結構7781、7782，並與前側結構接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
前側堆疊690的前側結構7781、7782可以包含任何合適的結構和材料以分別將導電引腳7301、7302電耦接到源極/汲極金屬650和閘極電極673。例如，前側結構7781、7782可以是導電墊、跡線或類似物。例如，前側結構7781、7782可以是金屬，諸如銅或類似物。在實施例中，前側結構7781、7782是多個前側金屬層的最終前側金屬層(例如，金屬8)的金屬結構。此外，前側堆疊690提供了從前側結構7781、7782到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係分別由將導電引腳7301、7302連接到源極/汲極半導體640和閘極電極673的陰影線顯示。如將理解的，前側結構不需要直接在其對應的特徵和/或終端之上。此外，從前側結構到對應特徵和/或終端的路由可透過前側堆疊690採取任何合適的路由。
也如圖76C所示，導電引腳7303係與後側堆疊1690實體接觸。背側堆疊1690以虛線顯示為所述電晶體結 構階層的一部分，其可以無限制地變化，並且例如可以包含任何數量的後端互連金屬階層。這種階層可以藉由一或多個層間介電質(ILD)層彼此分開。如圖所示，導電引腳7303透過背側堆疊1690被電耦接到源極/汲極半導體1640。在圖76A、76B、76C的實施例中，背側堆疊1690包含背側結構7783，使得導電引腳7303可以被對準，並接著接觸以供電子測試。例如，導電引腳7303可以是探測器的多個引腳中的獨立導電引腳。導電引腳7303係對準到背側堆疊1690的背側結構7783並接觸。在接觸之後，且在導電引腳7301、7302耦接到源極/汲極半導體640和閘極電極673期間，電子測試被執行以產生電子測試資料。
背側堆疊1690的背側結構7783可以包含任何合適的結構和材料以將導電引腳7303電耦接到源極/汲極金屬1650。例如，背側結構7783可以是導電墊、跡線或類似物。例如，背側結構7783可以是金屬，諸如銅或類似物。在實施例中，背側結構7783是多個背側金屬層的最終背側金屬層(例如，金屬8)的金屬結構。此外，背側堆疊1690提供了從背側結構到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係分別由將導電引腳7303連接到源極/汲極半導體1650的陰影線顯示。如將理解的，背側結構不需要直接符合其對應的特徵和/或終端，其顯示成供清楚呈現。此外，從背側結構到對應特徵和/或終端的路由可透過背側堆疊1690採取任何合適的路由。
圖77是根據一些實施例的使用同時背側和前側接觸的被電子測試的邏輯電晶體結構774的平面圖。關於邏輯電晶體結構774顯示的粗點虛線表示沿著進一步如圖78A-78C、79A-79C和80A-80C提供的橫截面圖之平面。使用本文所討論的和關於方法7201顯示的技術，背側電子測試處理可以經由其曝露的背側提供給邏輯電晶體結構774。
如圖77所示，在一些實施例中，電晶體可使用導電引腳7701、7702和7703來電子測試。例如，邏輯電晶體結構774可以是被電子測試的電晶體裝置。額外的裝置單元772可以例如是任何記憶體單元、功率電晶體結構、RF電晶體結構、光學裝置單元或類似物，其可以與邏輯電晶體結構774並行、在邏輯電晶體結構774之前或之後或根本不進行電子測試。在圖示的範例中，IC晶粒771可以提供為用於電子測試的測試晶粒(例如，測試晶粒7050)，並且IC晶粒771的一或多個電晶體可經由藉由導電引腳7701、7702和7703的接觸進行測試。如所顯示的，邏輯電晶體結構774包含源極/汲極半導體640、源極/汲極金屬650、將背側閘極電極2873從源極/汲極金屬650和/或源極/汲極半導體640分離的間隔件介電質671，和背側基板775上的場隔離介電質680。
在圖示的範例中，導電引腳7701、7703係經由IC晶粒771的前側7151來提供，而導電引腳7702係經由IC晶粒771的背側來提供(如由具有陰影線的導電引腳7702 所示)。值得注意的是，為了清楚表述的緣故，圖77的晶粒是與關於圖70和71的晶粒上下顛倒。此外，與導電引腳7303接觸的背側閘極電極2873係如本文中進一步顯示的延伸到(例如，環繞著)IC晶粒771的背側上。儘管圖77和隨後的橫截面顯示具有從前側7151接觸的源極/汲極金屬650和源極/汲極半導體640(例如，源極或汲極)，以及從背側接觸的閘極電極2873的範例，邏輯電晶體結構774的前側和背側終端接觸的任何組合可以使用本文所討論的電子測試技術來完成。雖然導電引腳7701、7702和7703顯示成直接在對應的終端之上或之下，在一些實施例中，不直接在對應終端之上的居間結構可提供用於導電引腳7701、7702和7703的接觸。例如，導電引腳7701、7702和7703的所需密度可以藉由提供路由到對應的終端被放寬。
圖78A、79A和80A顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖77中表示的A-A'平面的邏輯電晶體結構774的橫截面圖。圖78B、79B和80B顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖77中表示的B-B'平面的邏輯電晶體結構774的橫截面圖。圖78C、79C和80C顯示關於背側和前側電子測試接觸的各種實施例，沿著在圖77中表示的C-C'平面的邏輯電晶體結構774的橫截面圖。
圖78A、78B、78C根據一些實施例顯示藉由供電子測試的導電引腳接觸的邏輯電晶體結構774的橫截面圖。例如，圖78A、78B、78C提供用於實施例的電子測 試結構，其中邏輯電晶體結構774包含設置在其前側上的前側堆疊690和主基板202，使得主基板202包含用於接觸電子測試引腳的前側結構。在圖78A、78B、78C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。如圖所示，邏輯電晶體結構774包含裝置層215、設置在背側閘極介電質2845上和之上的閘極電極2873，以及耦接到源極/汲極半導體640的源極/汲極金屬650。如本文所用，閘極電極2873和/或源極/汲極半導體640之任意者可以是電晶體終端。在電子測試的上下文中，電耦接到這種終端可以被實現，而邏輯電晶體結構774可以被測試。
此外，如圖78B和78C所示，導電引腳7701、7703與主基板202實體接觸。此外，導電引腳7701、7703係透過主基板202、前側堆疊690和源極/汲極金屬650電耦接到源極/汲極半導體640。在圖78A、78B、78C的實施例中，主基板202包含前側結構7811、7813，使得導電引腳7701、7703可以被對準，接著被接觸到前側結構7811、7813以供電子測試。例如，導電引腳7701、7703可以是探測器的多個引腳中的獨立導電引腳。導電引腳7701、7703分別對準到主基板202的前側結構7811、7813，並如本文所討論的與前側結構7811、7813接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
主基板202的前側結構7811、7813可以包含任何合適的結構和材料以將導電引腳7701、7703分別電耦接 到源極/汲極半導體640。例如，前側結構7811、7813可以是導電墊、跡線或類似物，並且前側結構7811、7813可以是或包含金屬，諸如銅或類似物。此外，主基板202和前側堆疊690提供了從前側結構7811、7813到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係由將導電引腳7701、7703連接到源極/汲極半導體640的陰影線顯示。如所討論的，前側結構7811、7813不需要直接在其對應的特徵和/或終端之上(為了清楚呈現起見，顯示了這種定位)。此外，從前側結構到對應特徵和/或終端的路由可透過主基板202和前側堆疊690採取任何合適的路由。
也如圖78A和78B所示，導電引腳7702係與背側閘極電極2873實體接觸。在電子測試的上下文中，背側閘極電極2873提供了由邏輯電晶體結構774的背側露出的背側結構。如關於導電引腳7701、7703討論的，導電引腳7702可以是探測器的多個引腳中的獨立導電引腳。導電引腳7702係對準到背側閘極電極2873並其接觸。在接觸之後，且在導電引腳7701、7703耦接到源極/汲極半導體640期間，電子測試被執行以產生電子測試資料。在一些實施例中，如關於圖76A、76B、76C進一步討論的，導電引腳7702可接觸背側金屬堆疊和/或主基板的背側結構，而電子路由可以被提供給背側閘極電極2873。
圖77-80的實施例顯示環繞背側閘極電極2873的包裹。在實施例中，前側接觸可被提供給背側閘極電極 2873的前側，其類似於導電引腳7701、7703耦接到源極/汲極半導體640。在其它實施例中，背側閘極電極2873可以是雙閘極電極，使得如本文所討論的，提供獨立的前側和後側閘極電極。在這種實施例中，這種雙閘極電極中的任一者或兩者可以從邏輯電晶體結構774的前側和/或背側來接觸。
圖79A、79B、79C根據一些實施例顯示藉由供電子測試的導電引腳接觸的邏輯電晶體結構774的橫截面圖。例如，圖79A、79B、79C提供用於實施例的電子測試結構，其中邏輯電晶體結構774包含設置在其前側上的前側堆疊690和主基板202，使得主基板202包含用以穿過電子測試引腳到前側堆疊690的前側結構之開口。在圖79A、79B、79C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。如圖所示，邏輯電晶體結構774包含裝置層215、設置在背側閘極介電質2845上和之上的閘極電極2873，以及耦接到源極/汲極半導體640的源極/汲極金屬650。如本文所用，閘極電極2873和/或源極/汲極半導體640之任意者可以是電晶體終端。在電子測試的上下文中，電耦接到這種終端可以被實現，而邏輯電晶體結構774可以被測試。
此外，如圖79B和79C所示，一或多個開口7901可以在主基板202被設置，使得導電引腳7701、7703穿過主基板202以實體地接觸前側堆疊690的前側結構7911、7913以供電子測試。此外，導電引腳7701、7703係 透過前側堆疊690和源極/汲極金屬650電耦接到源極/汲極半導體640。在圖79A、79B、79C的實施例中，前側堆疊690包含前側結構7911、7913，使得導電引腳7701、7703可以被對準，並且接著如本文所討論的被接觸到前側結構7911、7913以供電子測試。例如，導電引腳7701、7703可以是探測器的多個引腳中的獨立導電引腳。導電引腳7701、7703分別對準到前側堆疊690的前側結構7911、7913，並與前側結構接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
前側堆疊690的前側結構7911、7913可以包含任何合適的結構和材料以將導電引腳7701、7703分別電耦接到源極/汲極金屬650。例如，前側結構7911、7913可以是導電墊、跡線或類似物，並且可以是或包含金屬，諸如銅或類似物。此外，前側堆疊690提供了從前側結構7911、7913到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係由將導電引腳7701、7703連接到源極/汲極半導體640的陰影線顯示。如將理解的，前側結構7911、7913不需要直接在其對應的特徵和/或終端之上(為了清楚呈現起見，顯示了這種定位)。此外，從前側結構7911、7913到對應特徵和/或終端的路由可透過前側堆疊690採取任何合適的路由。
也如圖79A和79B所示，導電引腳7702係與背側閘極電極2873實體接觸。在電子測試的上下文中，背側閘極電極2873提供了由邏輯電晶體結構774的背側露出的 背側結構。如本文所討論的，導電引腳7702可以是探測器的多個引腳中的獨立導電引腳。導電引腳7702係對準到背側閘極電極2873並其接觸。在接觸之後，且在導電引腳7701、7703耦接到源極/汲極半導體640期間，電子測試被執行以產生電子測試資料。在一些實施例中，如關於圖76A、76B、76C進一步討論的，導電引腳7702可接觸背側金屬堆疊和/或主基板的背側結構，而電子路由可以被提供給背側閘極電極2873。
圖80A、80B、80C根據一些實施例顯示藉由供電子測試的導電引腳接觸的邏輯電晶體結構774的橫截面圖。例如，圖80A、80B、80C提供用於實施例的電子測試結構，其中邏輯電晶體結構774包含設置在其前側上的前側堆疊690，使得前側堆疊690包含用以將電子測試引腳與設置在其背側上的背側堆疊1690接觸的前側結構，使得背側堆疊1690包含用以接觸電子測試引腳的背側結構。在圖80A、80B、80C中顯示的結構特徵，對於相似的參考符號可以具有在本文中描述的任何特性。此外，背側堆疊1690可選擇性地包含在任何本文中所討論的範例中，諸如圖78A、78B、78C和圖79A、79B、79C的那些。如本文中所討論的，邏輯電晶體結構774包含設置在背側閘極介電質2845上和之上的背側閘極電極2873、耦接到源極/汲極半導體640的源極/汲極金屬650，以及耦接到源極/汲極半導體640的源極/汲極金屬650。如本文所用，閘極電極2873和/或源極/汲極半導體640之任意者可以是電晶體終 端。在電子測試的上下文中，電耦接到這種終端可以被實現，而邏輯電晶體結構774可以被測試。
也如圖80B和80C中所示，導電引腳7701、7703係實體地與前側堆疊690接觸。此外，導電引腳7701、7703係透過前側堆疊690電耦接到源極/汲極半導體640。在圖80A、80B、80C的實施例中，前側堆疊690包含前側結構8011、8013，使得導電引腳7701、7703可以被對準，並且接著被接觸到前側結構8011、8013以供電子測試。例如，導電引腳7701、7703可以是探測器的多個引腳中的獨立導電引腳。導電引腳7701、7703對準到前側堆疊690的前側結構8011、8013，並與前側結構接觸。在這種前側接觸和背側接觸(如下面討論的)之後，進行電子測試。
前側堆疊690的前側結構8011、8013可以包含任何合適的結構和材料以將導電引腳7701、7703電耦接到源極/汲極半導體640。例如，前側結構8011、8013可以是導電墊、跡線或類似物，並且可以是或包含金屬，諸如銅或類似物。在實施例中，前側結構8011、8013是多個前側金屬層的最終前側金屬層(例如，金屬8)的金屬結構。此外，前側堆疊690提供了從前側結構8011、8013到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係由將導電引腳7701、7703連接到源極/汲極半導體640的陰影線顯示。如將理解的，前側結構7701、7703不需要直接在其對應的特徵和/或終端之上。此外，從前 側結構到對應特徵和/或終端的路由可透過前側堆疊690採取任何合適的路由。
也如圖80A和80B所示，導電引腳7702係與背側堆疊1690實體接觸。導電引腳7702透過背側堆疊1690被電耦接到背側閘極電極2873。在圖80A、80B、80C的實施例中，背側堆疊1690包含背側結構8012，使得導電引腳7702可以被對準，並接著接觸以供電子測試。例如，導電引腳7702可以是探測器的多個引腳中的獨立導電引腳。導電引腳7702係對準到背側堆疊1690的背側結構8012並接觸。在接觸之後，且在導電引腳7701、7703耦接到源極/汲極半導體640期間，電子測試被執行以產生電子測試資料。
背側堆疊1690的背側結構8012可以包含任何合適的結構和材料以將導電引腳7702電耦接到背側閘極電極2873。例如，背側結構8012可以是導電墊、跡線或類似物，並且可以是金屬，諸如銅或類似物。在實施例中，背側結構8012是多個背側金屬層的最終背側金屬層(例如，金屬8)的金屬結構。此外，背側堆疊1690提供了從背側結構8012到對應的終端的電佈線、路由、接觸或類似物以供電子測試。這種電耦接係由將導電引腳7702連接到背側閘極電極2873的陰影線顯示。背側結構不需要直接符合其對應的特徵和/或終端，並且從背側結構到對應特徵和/或終端的路由可透過背側堆疊1690採取任何合適的路由。
圖81顯示採用包含含有已經從背側露出的前 側結構的至少一個裝置層的積體電路之行動計算平台和資料伺服器機器，例如如本文別處所描述的。伺服器電腦8106可以是任何商業伺服器，例如包含設置在機架內且聯網在一起以供電子資料處理的任何數目的高效能計算平台，其在示例性實施例中包含封裝的單片SoC 8150。行動計算平台8105可以是被配置用於電子資料顯示器、電子資料處理、無線電子資料傳輸等中的每一個的任何可攜式裝置。例如，行動計算平台8105可以是平板電腦、智慧手機、膝上型電腦等中的任意者，並且可以包括顯示螢幕(例如，電容式、電感式、電阻式或光學觸控螢幕)、晶片級或封裝級積體系統8110和電池8115。
抑或在放大圖8120中顯示的設置在積體系統8110內，或作為伺服器機器8106內的獨立封裝晶片，單片SoC 8150包含記憶體區塊(例如，RAM)、處理器區塊(例如，微處理器、多核微處理器、圖形處理器或類似物)，其包含含有已經從背側露出的前側結構的至少一個裝置層，例如如本文其它地方所描述的。單片SoC 8150可進一步耦接到板、基板或中介層8160，連同功率管理積體電路(PMIC)8130、包括寬頻RF(無線)發射器和/或接收器(TX/RX)(例如，包括數位基頻，並且類比前端模組進一步包括發送路徑上的功率放大器和接收路徑上的低雜訊放大器)的射頻(無線)積體電路(RFIC)8125，以及控制器8135中的一或多個。
在功能上，PMIC 8130可執行電池功率調節， 直流-直流轉換等，並因此具有耦接到電池8115的輸入和提供電流供給到其它的功能模組的輸出。如進一步說明的，在示範性實施例中，RFIC 8125具有耦接到天線(未顯示)的輸出，用以實現任何數目的無線標準或協議，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物以及可被指定為3G、4G、4G以及之後的任何其它無線協議。在替代的實現中，這些板級模組中的每一個可以被整合到獨立IC上或被整合到單片SoC 8150之中。
圖82是根據一些實施例的電子計算裝置的功能方塊圖。計算裝置8200可例如在平台8205或伺服器機器8206內中找到。裝置8200進一步包括託管多個部件的主機板8202，該些部件諸如但不限於處理器8204(例如，應用處理器)，其可進一步併入含有已經從背側露出的前側結構的至少一個裝置層，例如如本文其它地方所描述的。處理器8204可以是實體地和/或電性地耦接至主機板8202。在一些範例中，處理器8204包括封裝在處理器8204內的積體電路晶粒。一般來說，用語「處理器」或「微處理器」可以指處理來自暫存器和/或記憶體的電子資料以將電子資料轉換成可以進一步儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的部分。
在各種範例中，一或多個通訊晶片8206也可 以是實體地和/或電性地耦接至主機板8202。在進一步的實現中，通訊晶片8206可以是處理器8204的一部分。取決於其應用，計算裝置8200可包括可以是或可以不是實體地和電性地耦接至主機板8202的其它部件。這些其它部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機和大容量儲存裝置(諸如硬碟、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)或類似物。
通訊晶片8206可致能前往或來自計算裝置8200的資料的轉移的無線通訊。用語「無線」及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可以藉由使用調變的電磁輻射透過非固體媒體來傳達資料。該用語不隱含關聯的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片8206可以實現任何數目的無線標準或協定，包括但不限於那些在本文中其它地方所述的。如同所討論的，計算裝置8200可以包括複數個通訊晶片8206，例如，第一通訊晶片可專用於短範圍無線通訊，諸如Wi-Fi和藍芽，而第二通訊晶片可專用於長範圍無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
雖然本文闡述的某些特徵已經參照各種實現來描述，但是此描述並非意於以限制性的意義來解釋。因此，本文所描述的實現以及對於本發明所屬領域的技術人員是顯而易見的其它實現的各種修改被認為落在本發明的精神和範圍之內。
在一或多個第一實施例中，一種電晶體結構包含鄰近於場隔離介電質的一或多個本體，該本體包含半導體。一或多個閘極堆疊鄰近於該本體的側壁設置，該閘極堆疊包含閘極介電質和閘極電極。該結構包含耦接到該本體的源極和汲極、耦接到該源極、該汲極或該閘極電極中的至少一者，以及設置在該本體的第一側和該場隔離介電質的第一側上的前側互連金屬層。該結構包含設置在相對於該第一側的該本體的第二側和該場隔離介電質的第二側的背側隔離介電質，其中該背側隔離介電質具有低於3.9的相對介電質常數。
在一或多個第二範例中，對於第一範例中的任一者，該背側隔離介電質具有低於在場隔離介電質中的任何材料層的相對介電質常數。
在一或多個第三實施例中，對於第一至第二範例中的任一者，該背側隔離介電質係與該本體的表面直接接觸，該本體的該表面基本上與直接接觸於該背側隔離介電質的該隔離介電質的表面共平面。
在一或多個第四範例中，對於第一至第三範例中的任一者，該前側互連金屬層級是包含藉由與該背側 隔離介電質相同的材料中的至少一者層與該本體或彼此分離的複數個互連金屬層級的前側後端互連金屬堆疊中的層級。
在一或多個第五範例中，對於第一至第四範例中的任一者，該背側隔離介電質包含SiOC、SiOCH、HSQ或MSQ中的至少一者。
在一或多個第六範例中，對於第一至第五範例中的任一者，該背側隔離介電質係落在該本體的該第二側上的背側溝槽之內。
在一或多個第七範例中，對於第一至第六範例中的任一者，該背側隔離介電質係進一步設置在將該閘極堆疊與該源極和汲極分離的該閘極堆疊的側壁上。
在一或多個第八範例中，對於第七範例中的任一者，該背側隔離介電質係進一步設置在該本體的側壁上。
在一或多個第九範例中，對於第一至第八範例中的任一者，該結構還包含將該閘極堆疊與該源極和汲極分離的空隙，該空隙藉由該背側隔離介電質而封閉。
在一或多個第十範例中，一種電晶體結構包含鄰近於場隔離介電質的一或多個本體，該本體包含半導體材料。該結構包含鄰近於該本體的側壁設置的一或多個閘極堆疊、耦接到該本體的源極和汲極、耦接到該源極、該汲極或該閘極堆疊以及設置在該本體和該場隔離介電質的第一側的前側互連金屬階層。該結構包含設置在相對於 該第一側的該本體和該場隔離介電質的第二側的背側互連金屬階層，其中該背側互連金屬階層與該前側互連金屬階層具有不同的成分。
在一或多個第十一範例中，對於第十範例中的任一者，該前側互連金屬階層主要是銅，而該背側互連金屬主要不是銅，或該前側互連金屬階層主要不是銅，而該背側互連金屬主要是銅。
在一或多個第十二範例中，對於第十至第十一範例中的任一者，該結構還包含設置在該場隔離介電質中的背側溝槽之內的源極或汲極半導體，該溝槽落在該本體的該第二側上。
在一或多個第十三範例中，對於第十至第十二範例中的任一者，該溝槽具有比該本體的縱向長度小的縱向長度，以及基本上等於該本體的橫向寬度的橫向寬度。
在一或多個第十四範例中，一種結構包含一或多個本體，該本體包含鄰近於隔離介電質的單晶半導體材料。該結構包含鄰近於該本體的側壁設置的一或多個閘極堆疊，以及包含耦接到該本體的半導體的源極和汲極。該結構包含設置在該本體的背側表面上不被該閘極堆疊接觸的背側裝置層，其中該背側裝置層包含具有與該本體的成分不同的成分的半導體材料。該結構包含電耦接至該背側裝置層的背側裝置終端。
在一或多個第十五範例中，對於第十四範例 中的任一者，該結構包含堆疊在薄膜電晶體(TFT)上的場效電晶體(FET)，該背側裝置層還包含該TFT的閘控半導體部，而該背側裝置終端還包含被耦接到該第二閘控半導體部的該TFT的源極或汲極。
在一或多個第十六實施例中，對於第十五範例中的任一者，該背側裝置層包含多晶或非晶半導體。
在一或多個第十七範例中，對於第十六範例中的任一者，該金屬氧化物包含IZGO。
在一或多個第十八範例中，對於第十五至第十七範例中的任一者，該TFT還包含含有兩個或更多個多晶或非晶半導體的穿隧FET(TFET)。
在一或多個第十九範例中，對於第十五至第十八範例中的任一者，居間背側隔離介電質被設置在該本體和該背側裝置層之間，其中該背側隔離介電質具有低於3.9的相對介電質常數。
在一或多個第二十範例中，一種製造電晶體結構的方法，包含：接收包含設置在背側載子層上的第一裝置層的施體基板，該第一裝置層包含半導體材料。該方法包含形成在具有相鄰於該第一裝置層特徵的側壁的場隔離介電質的該第一裝置層中的一或多個第一裝置層特徵。該方法包含形成耦接到第一裝置層特徵的第一前側裝置終端。該方法包含將主基板與該施體基板接合，該主基板與該載子層相對側上的該第一裝置層特徵面對。該方法包含藉由移除該載子層的至少一部分來將該第一裝置層特徵的 背側露出。該方法包含將第二裝置層沉積在該第一裝置層特徵的背側，該第二裝置層包含半導體材料。該方法包含形成耦接到該第二裝置層的背側裝置終端。
在一或多個第二十一範例中，對於第二十範例中的任一者，該方法還包含：將包含半導體的第一源極或汲極沉積在該第一裝置層特徵上，以及形成耦接到該第一源極或汲極的第一接觸金屬。沉積該第二裝置層還包含沉積包含半導體的第二源極或汲極，以及形成該背側裝置終端還包含形成耦接到該第一源極或汲極的第二接觸金屬。
在一或多個第二十二範例中，對於第二十至第二十一範例中的任一者，形成該第一裝置層特徵還包含形成第一電晶體通道。形成該第一前側裝置終端還包含形成第一閘極電極。沉積該背側裝置層還包含沉積第二電晶體通道半導體。形成該背側裝置終端還包含在該第二電晶體通道上形成第二閘極電極。
在一或多個第二十三範例中，對於第二十二範例中的任一者，該方法還包含形成對於該第一裝置層的源極或汲極接觸，以及形成對於該第二裝置層的源極或汲極接觸。
在一或多個第二十四範例中，一種製造電晶體結構的方法，包含：從基板的半導體裝置層形成一或多個電晶體裝置區域。該方法包含在該半導體裝置層的第一側上製造包含一或多個互連金屬階層的前側堆疊。該方法 包含藉由將該基板的一或多個層移除或薄化來將相對於該第一側的該半導體裝置層或電晶體裝置區域的第二側的至少一部分露出。該方法包含在該半導體裝置層或電晶體裝置區域的該露出第二側上形成背側隔離介電質層，其中該背側隔離介電質層具有低於3.9的相對介電質常數。
在一或多個第二十五範例中，對於第二十四範例中的任一者，該背側隔離介電質包含SiOC、SiOCH、HSQ或MSQ中的至少一者。
在一或多個第二十六範例中，對於第二十四至第二十五範例中的任一者，製造該前側堆疊還包含沉積包含具有低於3.9的相對介電質常數的低k介電質材料的層間介電質(ILD)層，以及形成該背側隔離介電質層還包含在該場隔離介電質的該露出第二側上和該半導體裝置層或電晶體裝置區域沉積該低k介電質材料。
在一或多個第二十七範例中，對於第二十四至第二十六範例中的任一者，形成該背側隔離介電質層還包含將該裝置層的一部分轉換成介電質材料。
在一或多個第二十八範例中，對於第二十四至第二十七範例中的任一者，該裝置層包含矽，以及形成該背側隔離介電質層還包含利用熱或電漿增強氧化程序將該矽的一部分轉換成二氧化矽。
在一或多個第二十九範例中，對於第二十四至第二十八範例中的任一者，形成該一或多個電晶體裝置區域還包含將該裝置層圖案化為複數個本體，以及在該本 體之間沉積場隔離介電質，其中該場隔離介電質具有與該背側隔離介電質不同的材料成分。
在一或多個第三十範例中，對於第二十九範例中的任一者，該背側隔離介電質具有低於該場隔離介電質的相對介電質常數。
在一或多個第三十一範例中，對於第二十九範例中的任一者，將該半導體裝置層或電晶體裝置區域的該第二側的至少一部分露出還包含選擇性地對於該場隔離介電質將該半導體裝置層的該第二側凹陷蝕刻以形成與該本體中之各者對準的溝槽，以及形成該背側隔離介電質進一步包含利用該背側隔離介電質來回填該溝槽。
在一或多個第三十二範例中，對於第二十四至第三十一範例中的任一者，該電晶體裝置區域包含半導體鰭，以及露出該電晶體裝置區域的該第二側的至少一部分還包含從該半導體鰭的側壁選擇性地蝕刻介電質間隔件。
在一或多個第三十三範例中，對於第三十二範例中的任一者，蝕刻該介電質間隔件進一步包含從設置在該半導體鰭的側壁上的閘極堆疊的側壁蝕刻該介電質間隔件。
在一或多個第三十四範例中，對於第三十二範例中的任一者，該方法還包含藉由回填由蝕刻該介電質間隔件形成的凹部來取代該介電質間隔件，該回填包含沉積具有低於該介電質間隔件的相對介電質常數的相對介電 質常數的一或多種介電質材料。
在一或多個第三十五範例中，對於第二十四至第三十四範例中的任一者，該回填包含沉積具有低於3.9的相對介電質常數的一或多種介電質材料。
在一或多個第三十六範例中，對於第三十五範例中的任一者，該回填包含沉積從SiOC、SiOCH、HSQ或MSQ構成的群組中選擇的一或多種介電質材料。
在一或多個第三十七範例中，對於第三十二範例中的任一者，該方法還包含以藉由封閉由利用非共形地沉積的介電質材料蝕刻的該介電質間隔件形成的凹部的空隙來替代該介電質間隔件。
在一或多個第三十八範例中，一種製造積體電路(IC)的方法，包含：接收包含設置在背側層上的前側裝置層的基板，該裝置層包含第一裝置的第一裝置區域和第二裝置的第二裝置區域。該方法包含藉由至少移除該背側層的局部厚度來將該第一裝置區域的背側選擇性地露出到該第二裝置區域。該方法包含在該露出的第一裝置區域上形成材料。
在一或多個第三十九範例中，對於第三十八範例中的任一者，該第一裝置是平面電晶體，而該第二裝置是非平面電晶體。
在一或多個第四十範例中，對於第三十八至第三十九範例中的任一者，該第一裝置是n型電晶體，而該第二裝置是p型電晶體。
在一或多個第四十一範例中，對於第三十八至第四十範例中的任一者，該第一裝置是邏輯電晶體、記憶體電晶體或功率電晶體中的一者，而該第二裝置是邏輯電晶體、記憶體電晶體或功率電晶體中的不同一者。
在一或多個第四十二範例中，對於第三十八至第四十一範例中的任一者，該第一和第二裝置係設置在該積體電路的相同單元內。
在一或多個第四十三範例中，對於第三十八至第四十二範例中的任一者，該第一和第二裝置係設置在該積體電路的不同單元內。
在一或多個第四十四範例中，對於第三十八至第四十三範例中的任一者，該第一和第二裝置區域包含通道半導體或源極/汲極半導體中的至少一者。
在一或多個第四十五範例中，對於第三十八至第四十四範例中的任一者，將該第一裝置區域選擇性地露出到該第二裝置區域包含在該背側層上形成圖案化的掩模，該圖案化的掩模保護該第二裝置區域的背側，並且蝕刻在該背側層的未掩蓋部分的凹部，以曝露該第一裝置區域。
在一或多個第四十六範例中，對於第三十八至第四十五範例中的任一者，將該第一裝置區域選擇性地露出到該第二裝置區域包含執行該背側層的第一厚度的完全背側移除以露出包含鄰近該前側半導體裝置層的兩個或更多種材料的居間層，以及將第一居間層材料對於該第二 居間材料層材料選擇性地蝕刻，以曝露該第一裝置區域。
在一或多個第四十七範例中，對於第三十八至第四十六範例中的任一者，該第一和第二裝置區域具有非平面背側表面，並且將該第一裝置區域選擇性地露出到該第二裝置區域包含以平面化的方式移除橫跨該第一裝置區域和該第二裝置區域兩者的該背側層的厚度以露出該第一裝置區域的該背側，而不露出該第二裝置區域的該背側。
在一或多個第四十八範例中，一種製造積體電路(IC)的方法，包含：接收包含設置在具有居間層設置在其間的背側載子層上的前側半導體裝置層的施體基板。該方法包含：從該裝置層製造具有一或多個半導體區域的裝置。該方法包含將主基板與該施體基板接合，該主基板用以面對在該載子層相背側上的該裝置層。該方法包含藉由移除該載子層和該居間層的至少一部分來將該裝置層或形成在該裝置層中的一或多個裝置區域露出。該方法包含在該露出的裝置層或半導體區域上沉積非原生材料。
在一或多個第四十九範例中，對於第四十八範例中的任一者，移除該載子層的至少一部分包含穿過該載子層的厚度以曝露該居間層的化學機械研磨(CMP)、穿過該載子層的厚度以曝露該居間層的電漿蝕刻，或穿過該載子層的厚度以曝露該居間層的濕式化學刻蝕中的至少一種。
在一或多個五十範例中，對於第四十九範例 中的任一者，移除該載子層的至少一部分還包含在研磨或蝕刻穿過該載子層的剩餘厚度以曝露該居間層之前，沿著基本上平行於該居間層破裂面來切割該載子層。
在一或多個第五十一範例中，對於第四十九至第五十範例中的任一者，移除該居間層的至少一部分還包含蝕刻或研磨穿過該居間層以曝露該裝置層的該背側。
在一或多個第五十二範例中，對於第五十一範例中的任一者，將該裝置層中的該一或多個裝置區域露出還包含蝕刻或研磨穿過設置在該居間層和該一或多個裝置區域之間的該裝置層的厚度。
在一或多個第五十三範例中，對於第四十八至第五十二範例中的任一者，該居間層包含在該載子的移除期間可檢測的標記。
在一或多個第五十四範例中，對於第五十三範例中的任一者，該居間層包含蝕刻停止層，以及該載子的該移除對於相對於該蝕刻停止層的該載子是選擇性的。
在一或多個第五十五範例中，對於第五十三範例中的任一者，藉由監測下列中的一或多者的變化來檢測該標記：在該施體基板的背側表面的研磨或蝕刻期間的光學吸收或發射；在該施體基板的背側表面的研磨或蝕刻期間的副產物的光學吸收或發射；該施體基板的背側表面的蝕刻的副產物中的種類的質量；或該施體基板的背側表面和與該施體基板的該背側表面接觸的研磨表面之間的摩擦。
在一或多個第五十六範例中，對於第四十八至第五十五範例中的任一者，沉積該非原生材料包含藉由在該裝置區域中的至少一者的背側上沉積背側金屬來將該裝置區域中的一者電互連。
在一或多個第五十七範例中，對於第五十六範例中的任一者，該裝置包含具有由通道半導體隔開的源極和汲極的場效電晶體(FET)。所述一或多個裝置區域包含該通道半導體。閘極電極堆疊包含在該通道半導體上的閘極電極和閘極介電質。所述前側接觸金屬係至少與該閘極電極、源極半導體和汲極半導體中的至少一者的前側接觸。將該裝置區域電互連還包含將該源極半導體和汲極半導體、閘極電極或前側接觸金屬中的至少一者的背側露出，並將該背側接觸金屬半導體沉積為至少與該源極半導體和汲極半導體、閘極電極或前側接觸金屬中的至少一者的背側接觸。
在一或多個第五十八範例中，對於第四十八至第五十七範例中的任一者，沉積該非原生材料還包含藉由在該裝置層或該裝置區域中的一者的該背側的至少一部分上沉積背側隔離介電質來電隔離該裝置的背側。
在一或多個第五十九範例中，對於第五十八範例中的任一者，該裝置包含具有由通道半導體隔開的源極和汲極的場效電晶體(FET)。所述一或多個半導體區域包含該通道半導體。閘極電極堆疊包含在該通道半導體上的閘極電極和閘極介電質。所述前側接觸金屬係至少與該 閘極電極、源極半導體和汲極半導體中的至少一者的前側接觸。將該裝置區域電隔離還包含將該源極半導體、通道半導體、汲極半導體、閘極電極或前側接觸金屬中的至少一者的背側露出，並將該背側隔離介電質沉積為至少與該源極半導體、通道半導體、汲極半導體、閘極電極或前側接觸金屬中的至少一者的背側接觸。
在一或多個第六十範例中，對於第四十八至第五十九範例中的任一者，沉積該非原生材料還包含至少在該半導體區域的該背側的一部分上沉積背側摻雜半導體。
在一或多個第六十一範例中，對於第六十範例中的任一者，該裝置包含具有由通道半導體隔開的源極和汲極的場效電晶體(FET)。所述在該裝置層中的一或多個裝置區域包含該通道半導體。閘極電極堆疊包含在該通道半導體上的閘極電極和閘極介電質。所述前側接觸金屬係至少與該閘極電極、源極半導體和汲極半導體中的至少一者的前側接觸。將該裝置區域中的至少一者電互連還包含將該源極半導體、通道半導體、汲極半導體、閘極電極或前側接觸金屬中的至少一者的背側露出，並將該背側摻雜半導體沉積為與該源極半導體、通道半導體、汲極半導體或前側接觸金屬中的至少一者的背側接觸。
在一或多個第六十二範例中，對於第四十八至第六十一範例中的任一者，該方法還包含形成該施體基板，該形成還包含藉由從該載子層或該裝置層的表面磊晶 生長該居間層、將種類佈植到該載子層或裝置層中的至少一者，或將該居間層沉積在該載子層或裝置層的表面上中的至少一者來形成該居間層。
在一或多個第六十三範例中，對於第四十八至第六十二範例中的任一者，該載子層包含晶體IV族半導體，該居間層包含第一異質磊晶晶體半導體，並且該裝置層包含第二異質磊晶晶體半導體。
在一或多個第六十四範例中，對於第六十三範例中的任一者，該第一異質磊晶晶體半導體包含設置在該場隔離介電質的開口內的第一III-V族或第一III-N族材料。所述第二異質磊晶晶體半導體包含設置在該第一III-V族材料上且在該場隔離介電質的該開口內的第二III-V族材料，或設置在該第一III-V族材料上且在該場隔離介電質上橫向過度生長的第二III-N族材料。
在一或多個第六十五範例中，一種電子測試晶粒的方法，包含透過晶粒的背側耦接到電子測試裝置的探針的多個導電引腳中的第一導電引腳將背側結構對準。該方法包含將該第一導電引腳與該背側結構接觸，其中該背側結構對於電晶體裝置的電晶體終端提供電耦接。該方法包含當該第一導電引腳接觸該背側結構時，至少透過該第一導電引腳在該晶粒上執行電子測試演算法，以產生對應於該晶粒的電子測試資料。
在一或多個第六十六範例中，對於第六十五範例中的任一者，該方法還包含透過晶粒的前側耦接到電 子測試器的第二探針的多個導電引腳中的第二導電引腳將前側結構對準，並且當該第一導電引腳接觸該背側結構時，將該第二導電引腳與該前側結構接觸，其中該前側結構對於該電晶體裝置的第二電晶體終端提供電耦接，並且該電子測試演算法係透過該第二導電引腳來執行。
在一或多個第六十七範例中，對於第六十六範例中的任一者，該電晶體終端包含源極終端，而該第二電晶體終端包含閘極終端或者汲極終端。
在一或多個第六十八範例中，對於第六十六範例中的任一者，該電晶體端包含源極終端，而該第二電晶體終端包含閘極終端，以及其中該第二探針的該些導電引腳中的第三導電引腳與透過該晶粒前側曝露的第二前側結構接觸，並且對於該電晶體裝置的汲極終端提供電耦接。
在一或多個第六十九範例中，對於第六十六範例中的任一者，該電晶體終端包含該電晶體裝置的閘極終端和該第二電晶體終端包含源極終端或汲極終端。
在一或多個第七十範例中，對於第六十九範例中的任一者，該閘極終端包含環繞式閘極終端，並且該第二探針的多個導電引腳中的第三導電引腳與透過對於該環繞式閘極終端提供電耦接的該晶粒的該前側曝露的第二前側結構接觸。
在一或多個第七十一範例中，對於第六十六範例中的任一者，該電晶體終端包含雙閘極電晶體裝置的 第一閘極終端，而該第二電晶體終端包含該雙閘極電晶體裝置的第二閘極終端。
在一或多個第七十二範例中，對於第六十六範例中的任一者，該電晶體終端包含雙閘極電晶體裝置的第一閘極終端，而該第二電晶體終端包含該雙閘極電晶體裝置的第二閘極終端。該第二探針的第三導電引腳與透過對於該電晶體裝置的源極終端提供電耦接的該晶粒的該前側曝露的第二前側結構接觸。該第二探針的第四導電引腳與透過對於該電晶體裝置的汲極終端提供電耦接的該晶粒的前側曝露的第三前側結構接觸。
在一或多個第七十三範例中，對於第六十六範例中的任一者，該前側結構包含第一前側金屬層的金屬結構，而接觸該前側結構包含透過在鄰近於該第一前側金屬層的主基板中的開口接觸。
在一或多個第七十四範例，對於第六十五範例中的任一者，該背側結構包含背側源極或汲極接觸金屬、背側閘極電極或背側金屬堆疊的金屬結構中的一者。
在一或多個第七十五範例中，對於第六十五範例中的任一者，該方法還包含將透過第二晶粒的背側曝露的第二背側結構與該電子測試器的第二探針的多個導電引腳中的第二導電引腳對準，並且當該第一導電引腳接觸該背側結構時，將該第二導電引腳與該第二背側結構接觸，其中該第二背側結構對於該第二晶粒的第二電晶體裝置的第二電晶體終端提供電耦接，並且當執行該電子測試 演算法時，至少透過該第二導電引腳在該第二晶粒上執行第二電子測試演算法，以產生對應於該第二晶粒的第二電子測試資料。
在一或多個第七十六範例中，對於第六十五範例中的任一者，該電晶體終端包含源極終端，而該第二電晶體終端包含閘極終端。
在一或多個第七十七範例中，對於第六十五範例中的任一者，該方法還包含將第二背側結構與該探針的該一或多個導電引腳中的第二導電引腳對準，並且當該第一導電引腳接觸該背側結構時，將該第二導電引腳與該第二背側結構接觸，其中該第二背側結構對於該晶粒的測試裝置提供電耦接。
在一或多個第七十八範例中，對於第七十七範例中的任一者，該測試裝置包含電耦接半導體鰭的鏈。
在一或多個第七十九範例中，裝置結構包含本體，該本體包含鄰近於隔離介電質的單晶半導體材料。該結構包含鄰近於該本體的側壁的閘極堆疊，該閘極堆疊包含藉由閘極介電質與該側壁分開的閘極電極。該結構包含在該閘極堆疊的相對側上耦接到該本體的源極和汲極。該結構包含耦接至該源極、汲極或閘極電極中的至少一者的前側互連金屬層。該結構包含在該本體的背側表面上、相對於該前側互連金屬層的背側裝置層，其中該背側裝置層包含具有與該本體的成分不同的第二半導體材料。該結構包含電耦接到該背側裝置層的背側裝置終端。
在一或多個第八十範例中，對於第七十九範例中的任一者，該結構包含堆疊在第二FET上的第一場效電晶體(FET)。該第二半導體材料是單晶的。第二閘極堆疊係耦接到該第二半導體材料。該背側裝置終端還包含被耦接到該第二半導體材料的該第二FET的源極或汲極。
在一或多個第八十一範例中，對於第八十範例中的任一者，該單晶半導體材料包含第一IV族或III-V族半導體。該第二半導體材料包含第二IV族或III-V族半導體。
在一或多個第八十二範例中，對於第八十範例中的任一者，該結構還包含耦接到該背側裝置終端的背側互連金屬層，其中該本體和該背側裝置層係位於該前側互連金屬層和該背側互連金屬層之間。
在一或多個第八十三範例中，對於第七十九範例中的任一者，該背側裝置終端係與該FET的該源極或汲極中的一者接觸。
在一或多個第八十四範例中，對於第七十九範例中的任一者，該結構包含堆疊在薄膜電晶體(TFT)上的場效電晶體(FET)。該第二半導體材料是多晶的或非晶的。第二閘極堆疊係耦接到該第二半導體材料。該背側裝置終端還包含被耦接到該第二半導體材料的源極或汲極的TFT。
在一或多個第八十五範例中，一種積體電路(IC)結構包含鄰近於場隔離介電質的電晶體本體，該電晶 體本體包含單晶半導體材料。該IC結構包含鄰近於該本體的側壁的閘極堆疊，該閘極堆疊包含藉由閘極介電質與該側壁分開的閘極電極。該IC結構包含在該閘極堆疊的相對側上耦接到該電晶體本體的源極和的汲極。該IC結構包含在該電晶體本體的第一側和該場隔離介電質上的前側互連金屬層，該前側互連金屬層耦接到該源極、汲極或閘極電極中的第一者。該IC結構包含在該本體的第二側和該場隔離介電質上的背側互連金屬層，該背側互連金屬層耦接到該源極、汲極或閘極電極中的第二者，並且其中該背側互連金屬層具有與該前側互連金屬層不同的成分。
在一或多個第八十六範例中，對於第八十五範例中的任一者，該前側互連金屬層相較於該背側互連金屬層的任何金屬合金包含較高比例的Cu，或該背側互連金屬層相較於該前側互連金屬層的任何金屬合金包含較高比例的Cu。
在一或多個第八十七範例中，對於第八十六範例中的任一者，該前側互連金屬層包含Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一或多種合金，以及該背側互連金屬層包含Cu。
在一或多個第八十八範例中，對於第八十七範例中的任一者，該背側互連層係耦接到該源極、該前側互連層係耦接到該閘極電極，以及該背側互連金屬層相較於該前側互連金屬層包含具有較大橫向尺寸或較大厚度中至少一者的特徵。
在一或多個第八十九範例中，一種製造電晶體結構的方法，包含接收包含設置在背側載子層上的第一裝置層的施體基板，該第一裝置層包含第一半導體材料。該方法包含形成在具有相鄰於該第一裝置層特徵的側壁的場隔離介電質的該第一裝置層中的一或多個第一裝置層特徵。該方法包含形成耦接到第一裝置層特徵的第一前側裝置終端。該方法包含將主基板與相對於該載子層的該施體基板的一側接合。該方法包含藉由移除該載子層的至少一部分來將該第一裝置層特徵的背側露出。該方法包含將第二裝置層沉積在該第一裝置層特徵的背側，該第二裝置層包含具有與該第一半導體材料不同成分的第二半導體材料。該方法包含形成耦接到該第二裝置層的背側裝置終端。
在一或多個第八十九範例中，對於第八十八範例中的任一者，該方法還包含將包含半導體的第一源極或汲極沉積在該第一裝置層特徵上、形成耦接到該第一源極或汲極的第一接觸金屬。沉積該第二裝置層還包含沉積包含半導體的第二源極或汲極。形成該背側裝置終端還包含形成耦接到該第一源極或汲極的第二接觸金屬。
在一或多個實施例九十範例中，對於第八十九範例中的任一者，形成該第一裝置層特徵還包含形成第一電晶體通道。形成該第一前側裝置終端還包含形成第一閘極電極。沉積該背側裝置層還包含沉積第二電晶體通道半導體。形成該背側裝置終端還包含在該第二電晶體通道 上形成第二閘極電極。
在一或多個第九十一範例中，對於第八十九範例中的任一者，還包含形成對於該第一裝置層的源極或汲極接觸，以及形成對於該第二裝置層的源極或汲極接觸。
在一或多個第九十二範例中，一種製造積體電路IC階層的方法，包含接收具有包含第一半導體材料的裝置層的施體基板。該方法包含在該裝置層內製造電晶體。該方法包含在該電晶體的第一側上形成至少包含第一金屬的前側互連金屬層，該前側互連金屬層耦接到該電晶體中的一或多個的源極、汲極或閘極電極中的第一個。該方法包含在該電晶體的第二側上形成至少包含第二金屬的背側互連金屬層，該背側互連金屬層耦接到該電晶體中的一或多個的該源極、汲極或閘極電極中的第二個。
在一或多個第九十二範例中，對於第九十一範例中的任一者，該主基板包含背側載子層，並且該方法還包含將該主基板與施體基板接合，該主基板用以在與該載子層相反的一側上與該施體基板接合，以及藉由移除該載子層的至少一部分來露出該電晶體中的一或多個的背側。
在一或多個第九十三範例中，對於第九十一範例中的任一者，該前側互連金屬層相較於該背側互連金屬層包含更高比例的Cu，或該背側互連金屬層相較於該前側互連金屬層包含更高比例的Cu。
在一或多個第九十四範例中，對於第九十三範例中的任一者，該第一金屬包含Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一或多個，以及該第二金屬包含Cu。
在一或多個第九十五範例中，對於第九十四範例中的任一者，該背側互連層係耦接到該源極、該前側互連層係耦接到該閘極電極，以及該背側互連金屬層相較於該前側互連金屬層包含具有較大橫向尺寸或較大厚度中至少一者的特徵。
應當理解本發明的原理並不限定於如此描述的範例，但可以在不脫離所附申請專利範圍的範圍的情況下而通過修改和改變來實現。例如，上述的範例可以包含如下面進一步提供的特徵的特定組合。

Claims (20)

  1. 一種裝置結構，包含：本體，包含鄰近於隔離介電質之單晶半導體材料；閘極堆疊，鄰近於該本體的側壁，該閘極堆疊包含藉由閘極介電質與該側壁分開的閘極電極；源極和汲極，在該閘極堆疊的兩側耦接到該本體；前側互連金屬層，耦接到該源極、該汲極或該閘極電極中的至少一者；以及背側裝置層，在相對於該前側互連金屬層之該本體的背側表面上，其中該背側裝置層包含與該本體具有不同成分的第二半導體材料；以及背側裝置終端，電連接至該背側裝置層。
  2. 如申請專利範圍第1項的結構，其中：該結構包含堆疊在第二場效電晶體(FET)上的第一FET；該第二半導體材料是單晶的；第二閘極堆疊係耦接到該第二半導體材料；以及該背側裝置終端還包含該第二FET的源極或汲極，其被耦接到該第二半導體材料。
  3. 如申請專利範圍第2項的結構，其中：該單晶半導體材料包含第一IV族或III-V族半導體；以 及該第二半導體材料包含第二IV族或III-V族半導體。
  4. 如申請專利範圍第2項的結構，還包含：背側互連金屬層，耦接到該背側裝置終端，其中該本體和該背側裝置層位於該前側互連金屬層和該背側互連金屬層之間。
  5. 如申請專利範圍第1項的結構，其中該背側裝置終端係與該FET的該源極或該汲極中之一者接觸。
  6. 如申請專利範圍第1項的結構，其中：該結構包含堆疊在薄膜電晶體(TFT)上的場效電晶體(FET)；該第二半導體材料是多晶的或非晶的；第二閘極堆疊係耦接到該第二半導體材料；以及該背側裝置終端還包含該TFT的源極或汲極，其係耦接到該第二半導體材料。
  7. 如申請專利範圍第6項的結構，其中該背側裝置終端係與該FET的該源極或該汲極中之一者接觸。
  8. 一種積體電路(IC)結構，包含：電晶體本體，鄰近於場隔離介電質，該電晶體本體包 含單晶半導體材料；閘極堆疊，鄰近於該本體的側壁，該閘極堆疊包含藉由閘極介電質與該側壁分開的閘極電極；源極和汲極，在該閘極堆疊的兩側耦接到該電晶體本體；前側互連金屬層，在該電晶體本體和該場隔離介電質的第一側上，該前側互連金屬層耦接到該源極、該汲極或該閘極電極中的第一個；以及背側互連金屬層，在該本體和該場隔離介電質的第二側上，該背側互連金屬層耦接到該源極、該汲極或該閘極電極中的第二個，以及其中該背側互連金屬層與該前側互連金屬層具有不同成分。
  9. 如申請專利範圍第8項的IC結構，其中：該前側互連金屬層相較於該背側互連金屬層的任何金屬合金包含具有更多Cu的合金，或該背側互連金屬層相較於該前側互連金屬層的任何金屬合金包含具有更多Cu的合金。
  10. 如申請專利範圍第9項的IC結構，其中該前側互連金屬層包含Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一或多個，以及該背側互連金屬層包含Cu。
  11. 如申請專利範圍第10項的IC結構，其中該背側互連層 係耦接到該源極、該前側互連層係耦接到該閘極電極，以及該背側互連金屬層相較於該前側互連金屬層包含具有較大橫向尺寸或較大厚度中至少一者的特徵。
  12. 一種製造電晶體結構的方法，該方法包含：接收包含設置在背側載子層上的第一裝置層的施體基板，該第一裝置層包含第一半導體材料；形成在具有相鄰於該第一裝置層特徵的側壁的場隔離介電質的該第一裝置層中的一或多個第一裝置層特徵；形成耦接到第一裝置層特徵的第一前側裝置終端；將主基板與相對於該載子層的該施體基板的一側接合；藉由移除該載子層的至少一部分來將該第一裝置層特徵的背側露出；將第二裝置層沉積在該第一裝置層特徵的背側，該第二裝置層包含具有與該第一半導體材料不同成分的第二半導體材料；以及形成耦接到該第二裝置層的背側裝置終端。
  13. 如申請專利範圍第12項的方法，其中該方法還包含：將包含半導體的第一源極或汲極沉積在該第一裝置層特徵上；以及形成耦接到該第一源極或汲極的第一接觸金屬；以及其中： 沉積該第二裝置層還包含沉積包含半導體的第二源極或汲極；以及形成該背側裝置終端還包含形成耦接到該第一源極或汲極的第二接觸金屬。
  14. 如申請專利範圍第13項的方法，其中：形成該第一裝置層特徵還包含形成第一電晶體通道；形成該第一前側裝置終端還包含形成第一閘極電極；沉積該背側裝置層還包含沉積第二電晶體通道半導體；以及形成該背側裝置終端還包含在該第二電晶體通道上形成第二閘極電極。
  15. 如申請專利範圍第14項的方法，還包含：形成對於該第一裝置層的源極或汲極接觸；以及形成對於該第二裝置層的源極或汲極接觸。
  16. 一種製造積體電路IC階層的方法，該方法包含：接收具有包含第一半導體材料的裝置層的施體基板；在該裝置層內製造電晶體；在該電晶體的第一側上形成至少包含第一金屬的前側互連金屬層，該前側互連金屬層耦接到該電晶體中的一或多個的源極、汲極或閘極電極中的第一個；以及在該電晶體的第二側上形成至少包含第二金屬的背側 互連金屬層，該背側互連金屬層耦接到該電晶體中的一或多個的該源極、汲極或閘極電極中的第二個。
  17. 如申請專利範圍第16項的方法，其中該主基板包含背側載子層，並且該方法還包含：將該主基板與施體基板接合，該主基板用以在與該載子層相反的一側上與該施體基板接合；以及藉由移除該載子層的至少一部分來露出該電晶體中的一或多個的背側。
  18. 如申請專利範圍第16項的方法，其中該前側互連金屬層相較於該背側互連金屬層的任何金屬合金包含具有更多Cu的合金；或該背側互連金屬層相較於該前側互連金屬層的任何金屬合金包含具有更多Cu的合金。
  19. 如申請專利範圍第18項的方法，其中該第一金屬包含Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一或多個，以及該第二金屬包含Cu。
  20. 如申請專利範圍第19項的IC方法，其中該背側互連層係耦接到該源極、該前側互連層係耦接到該閘極電極，以及該背側互連金屬層相較於該前側互連金屬層包含具有較大橫向尺寸或較大厚度中至少一者的特徵。
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