TW201735179A - 具有嵌入式介電質間隔物的奈米線電晶體 - Google Patents

具有嵌入式介電質間隔物的奈米線電晶體 Download PDF

Info

Publication number
TW201735179A
TW201735179A TW105137681A TW105137681A TW201735179A TW 201735179 A TW201735179 A TW 201735179A TW 105137681 A TW105137681 A TW 105137681A TW 105137681 A TW105137681 A TW 105137681A TW 201735179 A TW201735179 A TW 201735179A
Authority
TW
Taiwan
Prior art keywords
semiconductor
gate
sacrificial
dielectric
source
Prior art date
Application number
TW105137681A
Other languages
English (en)
Other versions
TWI715671B (zh
Inventor
威利 瑞奇曼第
成承訓
傑克 卡瓦萊羅斯
薩納斯 珈納
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201735179A publication Critical patent/TW201735179A/zh
Application granted granted Critical
Publication of TWI715671B publication Critical patent/TWI715671B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2006—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種奈米線電晶體，包括：嵌入式介電質間隔物，用於將閘極分隔於電晶體之源極與汲極區。嵌入式間隔物設在通道之側壁內，閘極通過通道而圍繞半導體絲。這些嵌入式間隔物的存在可以顯著減少邊緣電容，特別是隨著電晶體中之線/帶/絲的數量增加及內閘極通道的數量增加。在一些有利的實施例中，嵌入式介電質間隔物係在諸表面逐漸嵌入電晶體內之前，藉由囊封外表面來製成。

Description

具有嵌入式介電質間隔物的奈米線電晶體
本發明係關於積體電路，尤其係關於奈米線電晶體。
積體電路(IC)中所用之電晶體不斷在縮放。由於鰭式場效電晶體(finFET)現在是選擇用於大部分先進互補型金屬氧化物半導體(CMOS)IC的電晶體架構，下一代電晶體架構可使用環繞式閘極(GAA)架構(亦周知為奈米線/奈米帶電晶體)，以達成進一步的通道長度減縮(例如，用於CMOS 10nm技術節點及超過此範圍者)。
在finFET中，閘極綁在半導體鰭片上。惟，在奈米線電晶體中，閘極形成完全圍繞半導體絲的帶體或是具有比典型finFET者更小電流攜載截面的奈米線。依此，由於閘極和源極/汲極的重疊增加，許多奈米線架構很不幸地皆有高邊緣電容之苦。此寄生現象的增加則不利地影響到電晶體性能。
因此，遭受較少邊緣電容之奈米線電晶體架構、及製成此電晶體之技術自然有利。
101‧‧‧奈米線電晶體
105‧‧‧半導體區
110‧‧‧隔離介電質區
111‧‧‧源極
112‧‧‧汲極
115A-C‧‧‧半導體絲
116‧‧‧端部
120‧‧‧嵌入式間隔物
130‧‧‧外介電質間隔物
140‧‧‧閘極介電質材料
150‧‧‧閘極
180‧‧‧層間介電質
181‧‧‧平面
401‧‧‧多層式鰭片
410‧‧‧犧牲半導體層
550‧‧‧犧牲閘極
710‧‧‧凹部
715‧‧‧頂表面
810‧‧‧非晶性介電質材料
815‧‧‧構形
1210‧‧‧通道
1305‧‧‧行動計算平台
1306‧‧‧資料伺服器機器
1310‧‧‧整合系統
1311‧‧‧顯示幕
1315‧‧‧電池
1320‧‧‧放大圖
1325‧‧‧射頻積體電路
1330‧‧‧電源管理積體電路
1335‧‧‧控制器
1340‧‧‧處理器電路
1350‧‧‧封裝裝置
1360‧‧‧系統晶片
1400‧‧‧計算裝置
1402‧‧‧母板
1404‧‧‧處理器
1406‧‧‧通信晶片
本文內所述之材料係舉例說明並且不受限於附圖中。為了說明方便及清楚，圖中所示之元件不必要縮小比例。例如，為了清楚起見，有些元件之尺寸可能相對於其他元件而誇大表示。再者，在適當考量下，參考編號在圖中重覆使用是為了指示相對應或相似元件。圖中：圖1A係根據一些實施例之奈米線電晶體之等角視圖，奈米線電晶體包括嵌入式介電質間隔物；圖1B係根據一些實施例之圖1A所示奈米線電晶體之等角視圖；圖2及3係流程圖，揭示根據一些實施例之製成奈米線電晶體的方法，奈米線電晶體包括嵌入式介電質間隔物；圖4、5、6、7、8A、8B、9A、9B、10、11、12、及13係根據一些實施例之奈米線電晶體結構之等角截面圖，其隨著圖3所示方法執行時之操作而演進；圖14係示意圖，揭示根據實施例之行動計算平台及資料伺服器，其使用包括有嵌入式介電質間隔物之奈米線電晶體；及圖15係功能方塊圖，揭示根據一些實施例之電子計算裝置。
【發明內容及實施方式】
一或多個實施例揭述參考於揭露之圖式。儘管本文說明及詳細揭露特定組構及配置方式，應該瞭解的是其僅用於說明。習於此技者可以瞭解的是，在不悖離本案之精神及範疇下，其他組構及配置方式亦可行。習於此技者可以瞭解本文內所述之技術及/或配置方式可以使用在本文內所詳述者以外之許多其他系統及應用中。
在文後之詳細說明中請參閱附圖，圖式為本文之一部分並且揭示示範性實施例。再者，應該瞭解的是，其他實施例也可以使用，並且在不悖離申請標的之精神及範疇下，仍可達成結構上及/或邏輯上之變化。亦應注意的是方向及參考(例如，上、下、頂、底、等等)僅用於幫助圖中元件之說明。因此，以下之詳細說明不應視為限制且申請標的之範疇僅由申請專利範圍及其等效技術界定。
在文後之說明中即載明許多細節。惟，習於此技者應該瞭解，本發明可以在沒有這些特定細節下實施。在一些例子中，習知方法及裝置係以方塊圖形式揭示而非詳細說明，以免模糊實施例之特徵。本說明書全文中之參考用詞「一實施例」或「某一實施例」意指實施例相關揭述之特殊元件、結構、功能、或特徵係包括在至少一實施例中。因此，在本說明書全文許多地方出現之「在一實施例中」或「在某一實施例中」等詞並不必然是指同一實施例。再者，在一或多個實施例中特殊元件、結構、功能、或特徵可依任意適當方式組合。例如，在兩實施例相關聯之特殊元件、結構、功能、或特徵互不排斥的任意場合中，第一 實施例即可與第二實施例組合。
當使用在本發明之說明及文後申請專利範圍內時，單數形式「一」、及「該」也應包括複數形式，除非文內另有清楚指示。同時可以瞭解在此使用之「及/或」一詞應視為涵蓋一或多個相關聯列示項目之任意及所有組合。
「耦合」及「連接」等詞連同其引申用語在此可用於揭述組件之間的功能性或結構性關係。應該瞭解的是這些用詞彼此並非同義字。反而，在特定實施例中，「連接」可用於表示二或多個元件彼此呈直接實體、光學、或電氣接觸。「耦合」可用於表示二或多個元件彼此呈直接或間接(其間有其他干涉元件)實體、光學、或電氣接觸，及/或表示二或多個元件彼此配合或相互作用(例如，引起作用關係)。
「之上」、「之下」、「之間」、及「其上」等詞在此指一組件或材料關於其他組件或材料之相對位置，在此其實質關係應加注意。例如在材料文句中，一材料或設於另一材料之上或之下的材料可直接接觸或是有一或多個干涉材料。再者，設於二或多個材料之間的一材料可以和二層直接接觸或是有一或多個干涉層。對比之下，第一材料或在第二材料或材料上之材料係與第二材料/材料直接接觸。類似區別亦見於組件總成之文句中。
當使用在說明書全文及申請專利範圍內時，由「至少一個」或「一或多個」等詞連接之成列項目可指成列項目之任意組合。例如，「A、B或C之至少一個」可指A、 B、C、A與B、A與C、B與C，或A、B及C。
本文內所述為包括有嵌入式介電質間隔物之奈米線電晶體。嵌入式介電質間隔物用於在側向將一閘極分離於電晶體之源極與汲極區。由嵌入式介電質間隔物提供之分離可以減少一奈米線電晶體之寄生電容，成為和使用作為嵌入式介電質間隔物之材料(空隙)相關聯的相對電容率(或介電常數)的另一函數。介電質間隔物在本文內稱「嵌入式」或「內在式」是因為不同於沿著一閘極之外側壁而設的介電質間隔物，嵌入式間隔物設在一供閘極延伸通過的通道的內側壁中，通道的內側壁環繞一半導體絲。這些嵌入式間隔物的存在可以明顯減低邊緣電容，尤其是隨著電晶體中之線/帶數量增加，內閘極通道之數量亦增加。在文後進一步揭述之一些有利的實施例中，嵌入式介電質間隔物藉由在半導體外表面嵌入電晶體之一源極與汲極下方前，先囊封半導體外表面而製成。
圖1A係根據一些實施例之一奈米線電晶體之外表面之等角視圖，奈米線電晶體包括嵌入式介電質間隔物。如圖所示，奈米線電晶體101設在一基板上，基板包括一半導體區105、及一圍繞半導體區105之一曝露表面的隔離介電質區110，電晶體101即設置於該曝露表面上。奈米線電晶體101包括一源極111及一汲極112。源極111與汲極112係藉由一外介電質間隔物130沿側向(例如，在y維度中)分隔自一閘極150。閘極150設置於電晶體通道區之一頂表面上，並且在隔離介電質區110上方延伸一 段側向長度(例如，在x維度中)。在此例子中，一閘極介電質140亦可從圖1A所提供之制高點看見。一層間介電質(ILD)180設置於源極111與汲極112上並使用閘極150之一頂表面而平面化。在圖1A中，ILD 180沿著和奈米線電晶體通道區之一側壁重合的平面181而分段。
圖1B係等角視圖，進一步揭示沿著圖1A所示之平面181所見之電晶體101之內表面。在圖1B中，半導體絲115A在源極111與汲極112之間延伸一段側向長度。在揭示之實施例中，複數半導體絲115A、115B、115C對齊成一垂直堆疊(例如，在z維度中)。半導體絲115A-115C電耦合並聯於源極111與汲極112。在各半導體絲之側向長度內，一通道部設置於以虛線表示之兩端部116之間。端部116將半導體絲115A-115C之通道部耦合於源極111與汲極112。設置於通道部內且在半導體絲115A與基板105之間者為閘極堆疊，包括藉由閘極介電質140以分隔於半導體絲115A之閘極150。一嵌入式間隔物120設置於端部116內的半導體絲115A與基板105之間。
如圖1A及圖1B所示，外間隔物130接觸內間隔物120之兩相反側壁，如同閘極介電質材料140之一部位與電晶體絲115A-115C形成界面。閘極介電質材料140接觸嵌入式介電質間隔物120之第三側壁，且源極或汲極111、112接觸嵌入式介電質間隔物120之第四側壁。在一些實施例中，嵌入式間隔物120將閘極140分隔於源極111與汲極112一段側向距離(例如，在y維度中)，該 側向距離實質上等於外間隔物130將閘極150分隔於源極111與汲極112的側向距離(例如，在y維度中)。在一些示範性實施例中，嵌入式間隔物120提供一不大於5nm(例如，1-5nm)之間隔。
如圖1B所示，嵌入式間隔物120將閘極堆疊分隔於源極/汲極。因此，僅閘極介電質140(有利的是至少一材料有高整體相對電容率(例如，k大於9.0))將閘極150分隔於絲115A之通道區之表面。嵌入式間隔物120(有利的是至少一材料有低整體相對電容率(例如，k小於8.0))在側向將閘極150分隔於源極111與汲極112。任意介電質材料可以使用作為嵌入式間隔物120。嵌入式間隔物120之電容率越低，閘極150與源極111及/或汲極112之間的寄生電容減少越多。介電質材料也可以是非晶性。一些示範性嵌入式間隔物介電質包括氟矽酸鹽玻璃、摻碳矽(SiC)、氮化矽(SiN)、摻碳氮化矽(SiCN)、摻碳氧化矽(SiOC)、氧化矽(SiO)、矽基聚合物介電質(例如，氫基倍半矽氧烷(HSQ)及甲基倍半矽氧烷(MSQ))、及其他多孔性介電質。
儘管嵌入式間隔物120之材料組成可以和外間隔物130相同，但是在一些有利的實施例中，嵌入式間隔物120具有不同於外間隔物130的組成。例如，外間隔物130可以是一具有第一組成之非晶性材料，且嵌入式間隔物120可以是一具有第二組成之非晶性材料。在一些有利的實施例中，間隔物120、130兩者為具有相對電容率在 8以下的材料，有利的是4以下，及較有利的是3.5以下。進一步如下所述，將間隔物120、130之組成差異化可以有些製造上的優點。在諸此實施例中，嵌入式間隔物120之整體相對電容率低於外間隔物130者。例如，若外間隔物130為SiCN或SiC，則嵌入式間隔物120可以是SiOC、HSQ、或MSQ。
進一步如圖1B所示，在一或多個附加半導體絲設置於第一絲上之處，閘極堆疊進一步設置於許多絲之間。例如，閘極堆疊150通過各絲115A、115B、115C之間且閘極介電質140將閘極150分隔於各絲。嵌入式間隔物120進一步設置於各絲115A-C之端部之間，以利於依實質相同之間距在側向將閘極150分隔於源極/汲極111/112(例如，在y維度中)。
針對一些示範實施例，基板半導體區105為矽(Si)，其有利於在大格式基板上(例如，300-450mm直徑)之單晶片整合。一實質單晶性基板之晶體方向在示範實施例中有利的是(100)，但是也可以為(111)、或(110)。其他晶體方向也可行。例如，一基板工作表面可以朝向[110]切面或偏切2-10°，以利於異質磊晶半導體材料之晶核生成。其他基板實施例也可行，一些例子包括碳化矽(SiC)、藍寶石、III-V族化合物半導體(例如，GaAs)、鍺(Ge)、或矽鍺(SiGe)。再者，基板半導體區105可包含一塊體結晶基板的一部分或包含一絕緣物上矽(SOI)基板之一絕緣裝置層，其中半導體可以是 矽、矽鍺、鍺、或III-V族的任一者。
特別是，根據一些實施例之架構可施加於包括有矽及非矽(例如，其他IV族或III-V族系統)之許多半導體材料系統。在電晶體101為矽電晶體之一些實施例中，各半導體絲115A-115C為矽晶體。在其他IV族實施例中，各半導體絲115A-115C為矽鍺晶體。在另外其他IV族實施例中，各半導體絲115A-115C為鍺晶體。在另外其他非矽實施例中，各半導體絲115A-115C為III-V族化合物半導體(例如，GaAs、InP、InAs、InGaAs、AlGaAs、GaP、AlAs、InGaP)。
在一些實施例中，電晶體101為NMOS裝置，且源極111與汲極112各為使用電活性供體摻雜至高濃度(例如，1e18atoms/cm3以上)之半導體雜質(亦即，n+摻雜)。例如，一III-V族半導體絲可以耦合於n+摻雜之III-V族半導體源極/汲極111/112。在一些替代實施例中，電晶體101為PMOS裝置，且源極111與汲極112各為使用電活性受體摻雜至高濃度之半導體雜質(亦即，p+摻雜)。源極111與汲極112可以、但是不必然具有和絲115A-115C相同之組成。例如，一鍺半導體絲可以耦合於p+摻雜之鍺半導體源極/汲極111/112。第一合金之III-V族半導體絲可以耦合於同為第一合金、或為第二合金之n+摻雜III-V族半導體源極/汲極111/112。源極111及/或汲極112可以各包含個別半導體絲之重度摻雜部位，並以重度摻雜之中介材料層分隔，或者可以是實質均一組成之 單晶體，如圖1B所示。在所示之實施例中，源極111與汲極112為單晶體，並與各絲115A-115C之端部116形成界面。在絲115A-115C為鍺之一些示範實施例中，源極111與汲極112為p+摻雜鍺之單晶體。在絲115A-115C為III-V族半導體之其他實施例中，源極111與汲極112為n+摻雜III-V族半導體之單晶體。
在其他實施例中，電晶體101可以是穿隧場效電晶體(TFET)，且源極111與汲極112各係以相反導電類型電活性體摻雜至高濃度之半導體雜質(亦即，形成一閘控p-i-n結構)。
根據一些實施例之架構可施加於許多閘極堆疊，因為閘極堆疊材料之選擇為使用於絲115A、115C之半導體材料系統、電晶體類型(例如，TFET、MOSFET)、導電率(n-型/p-型)及操作模式(例如，耗盡/增強)的函數。在半導體絲115A-115C包含矽、矽鍺、鍺或III-V族化合物晶體之一些示範奈米線FET實施例中，閘極介電質材料是選自由HfO2、Al2O3、HfSiOx、HfAlOx、及TaSiOx組成之群組。在另一些實施例中，閘極150包括一金屬或金屬合金，具有一適用於所選擇半導體絲之功函數。
包括有上述嵌入式介電質間隔物之奈米線電晶體可以藉由執行多樣技術之許多方法製造。圖2及圖3為流程圖，揭示根據一些實施例用於製造一包括有上述嵌入式介電質間隔物之奈米線電晶體的方法201、301。方法301可以視為方法201之一特定實施方式。方法201之說明提 供一概述，且方法301之說明則描述用於製造電晶體101之一些示範技術(如圖1A-1B)。
請先參閱圖2，方法201開始於操作210，即接收一設置在一基板上之多層式鰭片。任何習知處理皆可在方法201之上游處執行，以到達在操作210接收到之多層式鰭片結構。在一些實施例中，多層式鰭片包括一或多個非犧牲半導體層，待成為一奈米線電晶體之半導體線或絲。一非犧牲半導體層設置於一犧牲層上，犧牲層至少在一通道區內待去除，以達成閘極堆疊完全環繞非犧牲半導體層，例如延伸於非犧牲半導體層與基板之間。
在操作220，鰭片中之側向凹部係藉由在鰭片之相反端部處部分蝕刻犧牲層而形成。蝕刻係選擇於非犧牲半導體層，以致使犧牲半導體層之端部相對於非犧牲半導體層之端部而凹入。方法201繼續於操作230，即一介電質材料藉由側向凹部嵌入。此介電質材料例如使用作為嵌入式間隔物，或作為留在閘極與源極/汲極之間的一側向間隔物的至少一心軸。任何沈積及/或回蝕製程皆可在操作230使用，以介電質材料回填在鰭片之端部處形成的側向凹部。示範技術包括選擇性沈積及/或氧化。其他示範技術包括使用選擇性(例如，各向異性)回蝕之非選擇性沈積。選擇之基礎可以是犧牲層與非犧牲半導體層之間的一或多項組成差異，及/或使用定向物處理時的立體角陰影。
隨著側向凹部回填，方法201繼續於操作240，即形 成源極/汲極材料。源極/汲極材料形成於半導體絲之一或多個表面上。例如，源極/汲極材料可以形成和非犧牲半導體之端部之一表面接觸。源極/汲極材料也可以形成和嵌入式介電質間隔物接觸。習知適用於沈積上述任意半導體源極/汲極材料的任意沈積製程皆可在操作240使用。在一些有利的實施例中，單晶性源極/汲極半導體在操作240磊晶生長。習知適用於源極/汲極材料的任意磊晶生長技術皆可使用，例如且不限定的有：金屬有機化學氣相沈積(MOCVD)、分子束磊晶(MBE)、或氫化物氣相磊晶(HVPE)。
方法201進行到操作250，即設置於鰭片端部之間(亦即，設置於嵌入式介電質之間)的犧牲層材料由閘極堆疊取代。犧牲層移除需要任意習知選擇性蝕刻製程，保留非犧牲之絲。在有利的實施例中，犧牲層也針對嵌入式介電質村料選擇移除的必要性，使得嵌入式介電質村料留在鰭片之端部處。可以高共形的任意閘極介電質沈積製程可隨後用於沈積一或多個閘極介電質材料於非犧牲半導體絲之表面上，並且也可能在嵌入式間隔物之至少一表面上。在一些實施例中，原子層沈積(ALD)用來沈積上述一或多個閘極介電質。共形的金屬沈積製程隨後用於回填非犧牲半導體絲與已移除犧性材料的基板之間的空隙。方法201隨後在操作250完成，其可執行任意習知層間介電質(ILD)沈積、拋光、接觸點金屬化、及後端處理(例如，形成金屬互連層)。
請參閱圖3，方法301提供一些示範性多層式奈米線實施例全文中之進一步說明。圖4、5、6、7、8A、8B、9A、9B、10、11、12、及13係根據一些實施例之奈米線電晶體101之等角截面圖，其隨著方法301中之許多操作而演進。電晶體101之說明中所採用的參考編號係針對出現於圖1A、1B及圖4-13中之元件而保留。
請先參閱圖3，方法301開始於形成一多層式異質磊晶鰭片結構。在示範實施例中，深寬比捕獲(ART)係用於在異質磊晶鰭片結構中達成容許之晶體品質。在操作305及310之全文內所述之ART技術為附加異質磊晶鰭片製造之一範例，其可有利地減輕橫跨許多異質接面之熱及/或晶格失配的效應。在替代實施例中，可以使用習知相減技術，其中生長於基板上(或黏接/轉移於基板)之一包覆層磊晶膜堆疊係蝕刻成鰭片結構，類似於依據方法301之後續操作。
在操作305，一渠溝形成於基板上方之一渠溝材料中。渠溝可以完全蝕刻通過渠溝材料之z厚度，曝露一結晶性半導體區，供種晶後續之磊晶生長。渠溝材料可以是習知適合作為場隔離或淺渠溝隔離材料的任意介電質材料，例如且不欲限定的有二氧化矽、或具有較低相對介電常數的其他材料。儘管渠溝之尺寸可以改變，深寬比(z尺寸：x尺寸)有利的是至少2：1，且較有利的是3：1以上。在一些實施例中，渠溝具有一在5與200nm之間的臨界尺寸(CD)。惟，渠溝材料z厚度及CD可視需要 依比例變化，以針對選擇用於一包含有預定數量半導體線或絲之堆疊的預定鰭片高度維特一可工作的深寬比。
方法301繼續於操作310，即一包括有非犧牲(通道)半導體層與介置於非犧牲層之間的犧牲半導體層的多層式鰭片係在渠溝內生長。在有利的實施例中，多層式鰭片為單晶性，其包含一從曝露在渠溝底部處之基板表面磊晶生長的犧牲材料。任意磊晶生長皆可在操作310使用，例如且不限定的有：MOCVD、MBE、或HVPE。鰭片係針對基板種晶表面選擇生長，將周圍非晶性渠溝材料中的渠溝回填。在操作310，進給氣體及其他磊晶製程控制參數(例如，溫度、分壓、等等)改變，以便從仍留在渠溝內之半導體表面磊晶生長多層鰭片材料。非犧牲層與犧牲層之間的多數個異質接面可以接在任意習知技術後，依生長參數之原地變化而連續地形成。拋光可在操作310執行，使具有周圍介電質之頂表面的多層式鰭片之頂表面平坦化。
圖4揭示生長於隔離介電質材料110中之一渠溝內的一示範性多層式鰭片401之等角視圖。多層式鰭片401包括半導體絲115A、115B、115C並藉由一中介之犧牲半導體層410彼此分隔。犧牲半導體層410進一步設置於半導體絲115A與基板105之間。犧牲半導體層410可具有和基板105相同之組成，或者可以是不同的半導體。在絲115A-115C為鍺的一些實施例中，犧牲半導體層410為矽鍺合金。在絲115A-115C為矽的一些實施例中，犧牲半導 體層410為矽鍺合金。在絲115A-115C為第一III-V族合金的一些實施例中，犧牲半導體層410為第二III-V族合金。
磊晶鰭片生長後，周圍渠溝材料可以凹入至所想要的高度，以曝露鰭片材料之側壁，且方法301繼續於操作315，即一遮罩形成於待成為通道區處上方。在一些實施例中，在操作315形成之遮罩為一閘極堆疊心軸、或犧牲閘極堆疊。任意習知犧牲閘極結構及製造技術皆可在操作315使用。在一些實施例中，操作315進行介電質沈積及平坦化，以及在介電質中製圖成一開口，以曝露鰭片結構，及使用一犧牲閘極回填該開口。在替代實施例中，犧牲閘極材料為包覆層沈積且製圖成閘極心軸條。在圖5所示之範例中，將隔離介電質110之一頂表面凹入後，一包括有犧牲閘極550(例如，多晶矽)之閘極堆疊心軸使用任意習知技術形成於多層式鰭片401上。犧牲閘極550形成於多層式鰭片401之至少兩側壁上且沿側向延伸於隔離介電質110上。在操作315形成之遮罩進一步包括外介電質間隔物130。任意習知技術可用於形成外介電質間隔物130，例如且不限定的有介電質材料層之一包覆層共形沈積，接著為介電層之各向異性回蝕，以便沿著構形特徵保持外介電質間隔物130。用於外介電質間隔物130之上述任意材料可以沈積例如且不限定的有SiC、SiCN、SiOC、及SiN。針對圖5所示之實施例，外介電質間隔物130沈積於閘極堆疊心軸之側壁上。儘管圖5中未示，外介電質 間隔物130也可以沈積於多層式鰭片401之側壁上。
方法301(圖3)進行到操作320，即移除鰭片之未遮罩(曝露)之端部。選擇用於在操作320形成之遮罩上之多層式鰭片材料的任意蝕刻製程可用以移除自對準於遮罩之鰭片端部。在圖6所示之範例中，未受到犧牲閘極550與外間隔物130保護之多層式鰭片401之部位係選擇性移除至犧牲閘極550與外間隔物130兩者處。在有利的實施例中，各向異性蝕刻係用於移除和外間隔物130之一表面對準的多層式鰭片401之部位。針對半導體絲115A-115C包含鍺且犧牲層410包含矽鍺的一範例，操作320需要定向電漿蝕刻及/或結晶濕式蝕刻。完成操作320時，基板105之一半導體區即曝露，犧牲半導體層410與半導體絲115A-115C之端面亦曝露。此時，絲115A-115C具有一側向長度(例如，在y維度中)，其僅包括一受到犧牲閘極550保護之通道區及多數個受到外間隔物130保護之端部。
復參閱圖3，方法301繼續於操作325，即犧牲層之曝露端面沿側向蝕刻，凹陷犧牲材料及下切非犧牲通道半導體層之端部。選擇用於在非犧牲材料上之犧牲層材料的任意蝕刻製程可用於將犧牲層之端部依自對準方式相對於遮罩側壁凹入。在圖7所示之範例中，犧牲層410選擇性凹入至外間隔物130之曝露表面，即形成凹部710。在有利的實施例中則使用各向異性蝕刻。針對半導體絲115A-115C包含鍺且犧牲層410包含矽鍺的一些實施例，操作 325需採用鹼性蝕刻劑(例如，3-10%之四甲基氫氧化銨(TMAH)溶液，其選用於許多矽鍺合金)之化學蝕刻。完成操作325時，犧牲半導體層410之端部已移除。移除的這些端部具有一側向長度(例如，在y維度中)，其實質等於外間隔物130者。例如，在外間隔物130具有1-5nm厚度處，犧牲層具有在各末端處從絲115A-115C之厚度減小1-5nm的側向長度。
在一些實施例中，將犧牲層凹入同時也將基板之一頂半導體表面相對於(場)隔離介電質之周圍區域之一頂表面凹入。例如，如圖7中進一步所示，曝露之基板半導體區105之頂表面715凹入至介電質110之一頂表面下方的量實質等於犧牲層在側向凹入的量(例如，1-5nm)。
凹入蝕刻後，嵌入式間隔物即形成。在一些實施例中，嵌入式間隔物形成需要添加第二介電層於通道遮罩之一外介電質間隔物部位上，及隨後將第二介電質材料層選擇性回蝕至外介電質間隔物。此技術保留原始之外介電質間隔物以及凹入區內之嵌入式間隔物材料。在一些替代實施例中，嵌入式間隔物形成需將通道遮罩之一外間隔物部位更換成一新的外間隔物，新的外間隔物亦回填鰭片之凹入端部。針對後面諸實施例，更換外間隔物可用各向異性蝕刻開始，以移除外間隔物、側向減小通道遮罩寬度及曝露非犧牲半導體絲之端部之側壁。習知適用於蝕刻外介電質間隔物之任意蝕刻劑皆可用於此目的。
方法301接著繼續於操作330，即一非晶性介電質材 料共形沈積於通道區遮罩上。共形沈積進一步回填多層式鰭片中之側向凹部。儘管任意習知沈積技術皆可使用，在有利的實施例中，具有低相對介電常數(k)的材料藉由ALD沈積，以完成回填或嵌入側向凹部內之介電質材料。在圖8A所示之範例中，非晶性介電質材料810係包覆沈積於犧牲閘極550及外間隔物130上。在圖8B所示之範例中，非晶性介電質材料810係在外間隔物130已移除後，包覆沈積於犧牲閘極550上。如圖8B所示，從半導體絲115A-115C之端部產生的一些構形815可以在此製造階段看見。針對圖8A及8B所示實施例之任一者，非晶性介電質材料810可以是上述用於嵌入式間隔物120之任一示範材料(例如，SiC、SiOC、SiCN、SiN、HSQ、MSQ)。在一些範例中，介電質材料810具有一低相對介電常數(例如，低於外間隔物130者)。在一些進一步實施例中，介電質材料810具有4以下之相對介電常數，且較有利的是3以下。
方法301繼續於操作335，即在操作330沈積之介電質材料係相對於通道遮罩作選擇性回蝕。回蝕過程用於保持介電質材料於凹部內。回蝕可以進一步再生一外間隔物，或將在操作330沈積之介電質材料選擇性移除至一現有之外間隔物，而僅保留嵌入凹部中之介電質材料的一部位。用於前者之回蝕可以比後者有較短的持續時間。圖9A揭示一示範實施例，其中介電質材料810沈積於外間隔物130上。介電質材料810之一各向異性蝕刻係執行成 將介電質材料810凹入到外間隔物130之全部高度(例如，z維度)。在圖9A中，介電質材料810的大約四分之三蝕刻已完成，其揭示當蝕刻前方減少了介電層810抵靠於外間隔物130之高度時，嵌入式間隔物120如何保留。針對諸實施例，外間隔物130理想上具有一相當不同於介電層810者之組成，以利於高蝕刻選擇性。
圖9B揭示一些示範實施例，其中在外間隔物130移除後，例如使用各向同性(例如，濕酸)蝕刻劑，介電質材料810已沈積於犧牲閘極550上，各向同性蝕刻劑亦移除鰭片結構周圍之任何桁條。操作330接著需要介電層810之各向異性蝕刻，但是僅限於將介電層810凹入到一半導體絲115A-C之全部高度(例如，z維度)，再次曝露半導體絲115A-C之端面。如圖9B所示，介電層810之各向異性蝕刻將外間隔物130再生，實際上將外介電質間隔物擴展成包括內間隔物120。外間隔物130之材料組成也可以因為外間隔物更換過程而改變其初始狀態。
無關於外間隔物是否更換或僅只由嵌入式間隔物介電質材料填入，方法301繼續於操作340，即源極與汲極半導體晶體從一曝露之基板半導體表面磊晶生長。源極/汲極晶體之磊晶生長可以使用任意習知技術，例如且不限定的有MOCVD或MBE。在一些實施例中則生長一假晶源極/汲極晶體。例如，一鍺源極與汲極晶體可以在一矽或矽鍺基板半導體表面上生長。在其他實施例中，第一III-V族合金之一源極與汲極晶體是在第二且不同III-V族合 金之一基板半導體表面上生長。原地摻雜可以在生長操作340期間使用，以便盡可能達成高雜質摻雜劑濃度，同時有最低接觸電阻。在圖11所示之範例中，源極與汲極晶體111、112是從半導體基板105之一表面生長，和各半導體絲115A-C之端面緊密接觸，完全嵌入內間隔物120，及/或部分覆蓋外間隔物130之一部位。
方法301(圖3)繼續於操作345，即通道遮罩和剩餘的犧牲層選擇性地在非犧牲半導體層上移除。閘極堆疊材料接著在曝露通道區之側向長度上回填。一閘極介電質材料沈積於嵌入式間隔物之側壁上以及完全包圍非犧牲半導體層。一閘極材料沈積於閘極介電質材料上，理想地回填半導體絲之間及/或半導體絲與基板之間的空隙。任意習知沈積製程皆可用在最終閘極堆疊之形成，例如ALD。在閘極堆疊形成前，ILD可沈積於源極/汲極上並以通道遮罩平坦化。圖12係等角截面圖，揭示可沿著圖11中之平面181看見之內部特徵。在圖12所舉例說明之一些實施例中，ILD 180係以犧牲閘極550之一頂表面平坦化，犧牲閘極隨後選擇性地移除，以曝露半導體絲115A-C。犧牲閘極550移除時，一延伸於絲115A與基板105之間的通道1210即開通。延伸於堆疊狀絲之間的類似通道也開通。嵌入式間隔物120之一側壁係在各通道內曝露。圖13進一步揭示奈米線電晶體101，在一包括有閘極介電質140與閘極150之閘極堆疊沈積後，來到圖1A及1B中所示之結構。閘極介電質140沈積於通道1210之所有表面 上，將閘極150從絲115A-115C與基板半導體區105隔絕。閘極150回填通道1210，將搭接於絲115A-115C之相反側壁上的閘極材料的部位連接。
在最終閘極堆疊形成後，電晶體101實質上即完成。電晶體101接著可以經過任意習知源極/汲極與閘極接觸件金屬化來和其他電晶體電互連成積體電路。
圖13揭示一系統，其中一行動計算平台1305及/或一資料伺服器機器1306包括一奈米線電晶體，具有一例如根據上述實施例之嵌入式間隔物。伺服器機器1306可以是任意商用伺服器，例如包括設在一架內並以網路連結做電子資料處理之任意數量的高性能計算平台，在示範實施例中其包括一封裝裝置1350。
行動計算平台1305可以是任何可攜式裝置，其組構用於各電子資料顯示、電子資料處理、無線電子資料傳輸、或類似者。例如，行動計算平台1305可以是任意平板電腦、智慧型手機、膝上型電腦、等等，及其可包括顯示幕(例如，電容性、感應性、電阻性、或光學性觸控螢幕)1311、晶片級或封裝級整合系統1310、及電池1315。在一些實施例中，顯示幕1311包括一奈米線電晶體，具有一根據上述實施例之嵌入式間隔物。
無論是設在放大圖1320中所示之一整合系統1310內、或做為伺服器機器1306內之獨立式封裝裝置，一系統晶片(SOC)1306皆包括一奈米線電晶體，具有一根據上述實施例之嵌入式間隔物。SOC 1306進一步包括一記 憶體電路及/或一處理器電路1340(例如，靜態隨機存取記憶體(SRAM)、微處理器、多核芯微處理器、圖形處理器、等等)，其經由以石墨烯為主之多層式互連而電耦合。控制器1335、電源管理積體電路(PMIC)1330、或射頻(RF)積體電路(RFIC)1325可包括一奈米線電晶體，具有一根據上述實施例之嵌入式間隔物。
進一步揭示時，在示範性實施例中，RFIC 1325具有一耦合於天線(圖中未示)之輸出端，以執行許多無線標準或協定之任一者，其包括但是不限定的有Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定做為3G、4G、5G、及以外者之任意其他無線協定。在替代實施方式中，這些系統晶片模組可以各整合至耦合於一封裝基板、插入器、或電路板的各別積體電路上。
圖14係根據本發明之至少一些實施方式配置的一計算裝置1400之功能性方塊圖。計算裝置1400例如可發現於行動平台1305或伺服器機器1306內。裝置1400進一步包括一管理多數組件之母板1402，例如且不限定的有處理器1404(例如，應用處理器)，其可進一步併入嵌入式以石墨烯為主之穿隧場效電晶體(TFET)，TFET包括例如根據上述實施例之一或多個分子式石墨烯單元。處理器1404可以實體及/或電耦合於母板1402。在一些範例 中，處理器1404包括一封裝在處理器1404內之積體電路晶粒。大抵上，「處理器」或「微處理器」一詞是指處理來自暫存器及/或記憶體之電子資料，以便將電子資料轉變成可進一步儲存在暫存器及/或記憶體中的任意裝置或一裝置之部分。
在不同範例中，一或多個通信晶片1406也可以實體及/或電耦合於母板1402。在其他實施方式中，通信晶片1406可以是處理器1404之組件。依據其應用，計算裝置1400可包括其他可以或不可以實體及/或電耦合於母板1402之組件。這些其他組件包括但是不限定的有揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、照相機、及大容量儲存裝置(例如，硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)、等等)、或類似者。
通信晶片1406可致能無線通信，供資料轉移往來於計算裝置1400。「無線」一詞及其引申用語可用於揭述電路、裝置、系統、方法、技術、通信頻道、等等，其可透過使用調制電磁輻射經由非固態媒體通信資料。該詞並不意味著相關聯裝置不含任何線路，儘管在一些實施例中 有可能不包含。通信晶片1406可執行許多無線標準或協定之任一者，其包括且不限定的有本文內之其他地方所述者。如上所述，計算裝置1400可包括複數通信晶片1406。例如，第一通信晶片可以專用於較短範圍無線通信，像是Wi-Fi及藍牙，及第二通信晶片可以專用於較長範圍無線通信，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
儘管本文內載述之某些特性已參考不同實施方式揭述，此一說明並不欲以限制意味解釋。因此，本文內所述實施方式之不同修改型式以及習於此技者熟知之其他實施方式應在本發明之精神及範疇內。
應該瞭解的是本發明並不限於所述之實施例，而可在不脫離文後申請專利範圍之範疇下以修改及替代型式實施。例如上述實施例可包括文後所述特徵之特定組合。
在一或多個第一實施例中，一種奈米線電晶體包含：基板；第一半導體絲，其延伸第一側向長度於設在該基板上方之源極與汲極之間；閘極堆疊，其設在該第一半導體絲與該基板之間且在該第一側向長度之通道部位內，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該第一半導體絲；及配對之嵌入式介電質間隔物，其設在該第一半導體絲與該基板之間且在該第一側向長度之端部內，並將該閘極堆疊分隔於該源極與該汲極。
在第一實施例之演進中，該電晶體進一步包含第二半導體絲，其設在該第一半導體絲上方且延伸該第一側向長 度於該源極與該汲極之間；及該閘極堆疊進一步設在該第一半導體絲與該第二半導體絲之間並藉由該閘極介電質將該閘極材料分隔於該第一半導體絲與該第二半導體絲；及該嵌入式間隔物進一步設在該第一半導體絲與該第二半導體絲之間且在該第一側向長度之該端部內。
在第一實施例之演進中，該嵌入式介電質間隔物包含非晶性介電質材料，具有在3.5以下之整體相對電容率。
在第一實施例之演進中，該閘極堆疊進一步設在該第一半導體絲之頂表面上方，即相反於該基板，且在正交於該第一側向長度之方向上延伸第二側向長度至該第一絲以外，及具有該第二側向長度之外介電質間隔物係設於該頂部絲表面上方及將該閘極分隔於該源極與該汲極的該絲的相反側壁上方。
在第一實施例之演進中，該外介電質間隔物接觸該嵌入式介電質間隔物之第一側壁及第二側壁，該閘極介電質材料接觸該嵌入式介電質間隔物之第三側壁，及該源極或該汲極接觸該嵌入式介電質間隔物之第四側壁。
在上述第一實施例之演進中，該外介電質間隔物將該閘極分隔於該源極與該汲極之距離實質上等於該嵌入式介電質間隔物將該閘極分隔於該源極與該汲極之距離。
在上述第一實施例之演進中，該端部各包含小於4nm之該第一側向長度，及該外介電質間隔物將該閘極堆疊分隔於該源極與該汲極之距離不大於4nm。
在上述第一實施例之演進中，該外介電質間隔物包含 具有第一組成之非晶性介電質材料，及該嵌入式介電質間隔物包含具有第二組成且不同於該第一組成之非晶性介電質材料。
在上述第一實施例之演進中，該嵌入式介電質間隔物包含具有相對電容率低於該外介電質間隔物者之材料。
在第一實施例之演進中，該第一半導體絲設於由該基板之非晶性介電質區圍繞的該基板之結晶性半導體區上方，該源極與該汲極各包含和該結晶性半導體區接觸之重度摻雜半導體晶體，且該結晶性半導體區和該源極與該汲極晶體之間的界面係設於該隔離介電質區之頂表面下方。
在上述第一實施例之演進中，該結晶性半導體區和該源極與該汲極晶體之間的該界面係設於該隔離介電質區之該頂表面下方至少一距離且該距離等於該第一側向長度之該端部的其中之一。
在第一實施例之演進中，該半導體絲係鍺或III-V族化合物之晶體，該源極與該汲極各包含鍺或III-V族化合物之重度摻雜晶體，該閘極介電質材料係選自由HfO2、Al2O3、HfSiOx、HfAlOx、及TaSiOx組成之族群，及該閘極材料包含一或多個金屬。
在上述第一實施例之演進中，該半導體絲包含鍺晶體，及該源極與該汲極兩者皆以受體雜質摻雜。
在一或多個第二實施例中，一種微處理器包含複數個奈米線電晶體，各該奈米線電晶體進一步包含：複數個半導體絲，其延伸第一側向長度於源極與汲極之間；閘極堆 疊，其設在該第一側向長度之通道部位內的該半導體絲之間，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該半導體絲；及嵌入式介電質間隔物，其設在該第一側向長度之端部內的該半導體絲之間，並將該閘極堆疊分隔於該源極與該汲極。
在第二實施例之演進中，在該奈米線電晶體之至少一支組中的該半導體絲包含鍺晶體，及該源極與該汲極係以受體雜質摻雜。
在一或多個第三實施例中，一種製造奈米線電晶體之方法包含：形成鰭片於基板上方，該鰭片包含非犧牲半導體材料層及設在該非犧牲半導體材料層與該基板之間的犧牲材料層。該方法包括藉由在該鰭片之相反端部處部分蝕刻該犧牲層來形成該非犧牲層與該基板之間的側向凹部。該方法包括嵌入介電質材料於該側向凹部內，及形成源極與汲極材料並在該鰭片之端部處和該非犧牲層與該嵌入式介電質材料接觸，及該方法包括更換該鰭片之該端部之間的該犧牲材料層的剩餘部位成閘極堆疊，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該非犧牲半導體材料，及藉由該嵌入式介電質材料間隔於該源極與該汲極材料。
在上述第三實施例之演進中，形成該鰭片進一步包含形成遮罩於該鰭片上方，保護該基板之第一側向長度上方的該非犧牲半導體材料；及藉由蝕刻該犧牲材料與該非犧牲材料來移除該鰭片之未遮蔽部位，以曝露該基板之半導 體部位；及形成該側向凹部進一步包含相對於該遮罩之緣部，選擇性側向凹入該犧牲材料之部位至該非犧牲材料。在該方法中，嵌入介電質材料於該側向凹部內進一步包含沈積非晶性介電質材料於該遮罩與該鰭片之端部上方，該介電質材料回填該側向凹部；及從該遮罩之側壁移除該介電質材料，同時保持嵌入該側向凹部內之該介電質材料。
在上述第三實施例之演進中，形成該源極與該汲極進一步包含從該基板之該半導體部位磊晶生長源極與汲極晶體並且接觸該非犧牲半導體材料層之端部；及更換該犧牲材料層的剩餘部位成該閘極堆疊進一步包含：移除該遮罩之至少一部位，以便曝露設在該端部之間的該非犧牲半導體的通道部位；移除設在該通道部位內的該非犧牲半導體與該基板之間的該犧牲材料，以形成第一半導體絲；沈積該閘極介電質材料於該半導體絲之所有曝露表面上及該嵌入式介電質之表面上；及沈積該閘極材料於該半導體絲與該基板之間的空閘內的該閘極介電質材料上。
在第三實施例之演進中，沈積該非晶性介電質材料於該遮罩上方進一步包含藉由原子層沈積以共形沈積具有相對電容率在3.5以下之介電質材料；及從該遮罩之側壁移除該介電質材料，同時保持嵌入該側向凹部內之該介電質材料進一步包含各向異性蝕刻通過設在該遮罩之側壁上的該介電質材料的垂直厚度。
在第三實施例之演進中，側向凹入該犧牲材料之部位，形成該源極與該汲極材料進一步包含凹入該基板之該 半導體部位之頂表面至該半導體部位周圍的該基板之隔離介電質區之頂表面下方。
在第三實施例之演進中，形成該鰭片進一步包含磊晶生長多層式堆疊，該多層式堆疊包含複數個非犧牲半導體層並由中介之犧牲層分隔；及藉由在該鰭片之相反端部處部分蝕刻該犧牲層來形成該非犧牲層與該基板之間的側向凹部進一步包含藉由部分蝕刻各該中介之犧牲層來形成該多層式堆疊之相鄰非犧牲層之間的側向凹部。
在第三實施例之演進中，磊晶生長該多層式堆疊進一步包含生長複數個非犧牲之鍺或III-V族層並由中介之犧牲矽鍺或III-V族層分隔。
惟，上述實施例並不限於此，而且在許多實施方式中，上述實施例可包括僅使用諸特性之一子集、使用諸特性之不同順序、使用諸特性之不同組合、及/或使用上列特性以外之附加特性。因此，本發明之範疇應該參考文後之申請專利範圍來判定，以及諸項申請專利範圍之全部等效範疇。
101‧‧‧奈米線電晶體
105‧‧‧半導體區
110‧‧‧隔離介電質區
111‧‧‧源極
112‧‧‧汲極
130‧‧‧外介電質間隔物
140‧‧‧閘極介電質材料
150‧‧‧閘極
180‧‧‧層間介電質
181‧‧‧平面

Claims (22)

  1. 一種奈米線電晶體，該電晶體包含：基板；第一半導體絲，其延伸第一側向長度於設在該基板上方之源極與汲極之間；閘極堆疊，其設在該第一半導體絲與該基板之間且在該第一側向長度之通道部位內，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該第一半導體絲；及配對之嵌入式介電質間隔物，其設在該第一半導體絲與該基板之間且在該第一側向長度之端部內，並將該閘極堆疊分隔於該源極與該汲極。
  2. 如申請專利範圍第1項之電晶體，進一步包含第二半導體絲，其設在該第一半導體絲上方且延伸該第一側向長度於該源極與該汲極之間，且其中：該閘極堆疊進一步設在該第一半導體絲與該第二半導體絲之間並藉由該閘極介電質將該閘極材料分隔於該第一半導體絲與該第二半導體絲；及該嵌入式介電質間隔物進一步設在該第一半導體絲與該第二半導體絲之間且在該第一側向長度之該端部內。
  3. 如申請專利範圍第1項之電晶體，其中，該嵌入式間隔物包含非晶性介電質材料，具有在3.5以下之整體相對電容率。
  4. 如申請專利範圍第1項之電晶體，其中：該閘極堆疊進一步設在該第一半導體絲之頂表面上 方，即相反於該基板，且在正交於該第一側向長度之方向上延伸第二側向長度至該第一絲以外；及具有該第二側向長度之外介電質間隔物係設於該頂部絲表面上方及將該閘極分隔於該源極與該汲極的該絲的相反側壁上方。
  5. 如申請專利範圍第1項之電晶體，其中：該外介電質間隔物接觸該嵌入式介電質間隔物之第一側壁及第二側壁；該閘極介電質材料接觸該嵌入式介電質間隔物之第三側壁；及該源極或該汲極接觸該嵌入式介電質間隔物之第四側壁。
  6. 如申請專利範圍第5項之電晶體，其中：該外介電質間隔物將該閘極分隔於該源極與該汲極之距離實質上等於該嵌入式介電質間隔物將該閘極分隔於該源極與該汲極之距離。
  7. 如申請專利範圍第6項之電晶體，其中：該端部各包含小於4nm之該第一側向長度；及該外介電質間隔物將該閘極堆疊分隔於該源極與該汲極之距離不大於4nm。
  8. 如申請專利範圍第5項之電晶體，其中，該外介電質間隔物包含具有第一組成之非晶性介電質材料，及該嵌入式介電質間隔物包含具有第二組成且不同於該第一組成之非晶性介電質材料。
  9. 如申請專利範圍第8項之電晶體，其中，該嵌入式介電質間隔物包含具有相對電容率低於該外介電質間隔物者之材料。
  10. 如申請專利範圍第1項之電晶體，其中：該第一半導體絲設於由該基板之非晶性介電質區圍繞的該基板之結晶性半導體區上方；該源極與該汲極各包含和該結晶性半導體區接觸之重度摻雜半導體晶體；及該結晶性半導體區和該源極與該汲極晶體之間的界面係設於該隔離介電質區之頂表面下方。
  11. 如申請專利範圍第10項之電晶體，其中，該結晶性半導體區和該源極與該汲極晶體之間的該界面係設於該隔離介電質區之該頂表面下方至少一距離且該距離等於該第一側向長度之該端部的其中之一。
  12. 如申請專利範圍第1項之電晶體，其中：該半導體絲係鍺或III-V族化合物之晶體；該源極與該汲極各包含鍺或III-V族化合物之重度摻雜晶體；該閘極介電質材料係選自由HfO2、Al2O3、HfSiOx、HfAlOx、及TaSiOx組成之族群；及該閘極材料包含一或多個金屬。
  13. 如申請專利範圍第12項之電晶體，其中：該半導體絲包含鍺晶體；及該源極與該汲極兩者皆以受體雜質摻雜。
  14. 一種微處理器，包含複數個奈米線電晶體，各該奈米線電晶體進一步包含：複數個半導體絲，其延伸第一側向長度於源極與汲極之間；閘極堆疊，其設在該第一側向長度之通道部位內的該半導體絲之間，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該半導體絲；及嵌入式介電質間隔物，其設在該第一側向長度之端部內的該半導體絲之間，並將該閘極堆疊分隔於該源極與該汲極。
  15. 如申請專利範圍第14項之微處理器，其中：在該奈米線電晶體之至少一支組中的該半導體絲包含鍺晶體；及該源極與該汲極係以受體雜質摻雜。
  16. 一種製造奈米線電晶體之方法，該方法包含：形成鰭片於基板上方，該鰭片包含非犧牲半導體材料層及設在該非犧牲半導體材料層與該基板之間的犧牲材料層；藉由在該鰭片之相反端部處部分蝕刻該犧牲層來形成該非犧牲層與該基板之間的側向凹部；嵌入介電質材料於該側向凹部內；形成源極與汲極材料並在該鰭片之端部處和該非犧牲層與該嵌入式介電質材料接觸；及更換該鰭片之該端部之間的該犧牲材料層的剩餘部位 成閘極堆疊，該閘極堆疊包含閘極材料並藉由閘極介電質材料分隔於該非犧牲半導體材料，及藉由該嵌入式介電質材料間隔於該源極與該汲極材料。
  17. 如申請專利範圍第16項之方法，其中：形成該鰭片進一步包含：形成遮罩於該鰭片上方，保護該基板之第一側向長度上方的該非犧牲半導體材料；及藉由蝕刻該犧牲材料與該非犧牲材料來移除該鰭片之未遮蔽部位，以曝露該基板之半導體部位；形成該側向凹部進一步包含相對於該遮罩之緣部，選擇性側向凹入該犧牲材料之部位至該非犧牲材料；及嵌入介電質材料於該側向凹部內進一步包含：沈積非晶性介電質材料於該遮罩與該鰭片之端部上方，該介電質材料回填該側向凹部；及從該遮罩之側壁移除該介電質材料，同時保持嵌入該側向凹部內之該介電質材料。
  18. 如申請專利範圍第17項之方法，其中：形成該源極與該汲極進一步包含從該基板之該半導體部位磊晶生長源極與汲極晶體並且接觸該非犧牲半導體材料層之端部；及更換該犧牲材料層的剩餘部位成該閘極堆疊進一步包含：移除該遮罩之至少一部位，以便曝露設在該端部之間的該非犧牲半導體的通道部位； 移除設在該通道部位內的該非犧牲半導體與該基板之間的該犧牲材料，以形成第一半導體絲；沈積該閘極介電質材料於該半導體絲之所有曝露表面上及該嵌入式介電質之表面上；及沈積該閘極材料於該半導體絲與該基板之間的空閘內的該閘極介電質材料上。
  19. 如申請專利範圍第17項之方法，其中：沈積該非晶性介電質材料於該遮罩上方進一步包含藉由原子層沈積以共形沈積具有相對電容率在3.5以下之介電質材料；及從該遮罩之側壁移除該介電質材料，同時保持嵌入該側向凹部內之該介電質材料進一步包含各向異性蝕刻通過設在該遮罩之側壁上的該介電質材料的垂直厚度。
  20. 如申請專利範圍第16項之方法，其中，側向凹入該犧牲材料之部位，形成該源極與該汲極材料進一步包含凹入該基板之該半導體部位之頂表面至該半導體部位周圍的該基板之隔離介電質區之頂表面下方。
  21. 如申請專利範圍第16項之方法，其中：形成該鰭片進一步包含：磊晶生長多層式堆疊，該多層式堆疊包含複數個非犧牲半導體層並由中介之犧牲層分隔；及藉由在該鰭片之相反端部處部分蝕刻該犧牲層來形成該非犧牲層與該基板之間的側向凹部進一步包含藉由部分蝕刻各該中介之犧牲層來形成該多層式堆疊之相鄰非犧牲 層之間的側向凹部。
  22. 如申請專利範圍第21項之方法，其中：磊晶生長該多層式堆疊進一步包含生長複數個非犧牲之鍺或III-V族層並由中介之犧牲矽鍺或III-V族層分隔。
TW105137681A 2015-12-22 2016-11-17 具有嵌入式介電質間隔物的奈米線電晶體 TWI715671B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/067537 WO2017111974A1 (en) 2015-12-22 2015-12-22 Nanowire transistors with embedded dielectric spacers
WOPCT/US15/67537 2015-12-22

Publications (2)

Publication Number Publication Date
TW201735179A true TW201735179A (zh) 2017-10-01
TWI715671B TWI715671B (zh) 2021-01-11

Family

ID=59091066

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105137681A TWI715671B (zh) 2015-12-22 2016-11-17 具有嵌入式介電質間隔物的奈米線電晶體

Country Status (5)

Country Link
US (1) US10840352B2 (zh)
CN (1) CN108475697A (zh)
DE (1) DE112015007207T5 (zh)
TW (1) TWI715671B (zh)
WO (1) WO2017111974A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI712076B (zh) * 2018-09-28 2020-12-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11038043B2 (en) 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971604B2 (en) * 2017-12-12 2021-04-06 International Business Machines Corporation Gate all around fin field effect transistor
CN109979986B (zh) * 2017-12-28 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110534569B (zh) * 2018-05-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11342411B2 (en) 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
CN110797262B (zh) * 2018-08-01 2023-06-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN111477548B (zh) * 2019-01-23 2023-09-22 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US10910273B2 (en) * 2019-02-25 2021-02-02 International Business Machines Corporation Forming shallow trench isolation regions for nanosheet field-effect transistor devices using sacrificial epitaxial layer
KR102663811B1 (ko) * 2019-11-06 2024-05-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) * 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11411092B2 (en) 2020-05-06 2022-08-09 Qualcomm Incorporated Field effect transistor (FET) comprising inner spacers and voids between channels
US11417777B2 (en) * 2020-06-11 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Enlargement of GAA nanostructure
US20210408275A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Source or drain structures with high surface germanium concentration
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713357B1 (en) * 2001-12-20 2004-03-30 Advanced Micro Devices, Inc. Method to reduce parasitic capacitance of MOS transistors
US8222100B2 (en) * 2010-01-15 2012-07-17 International Business Machines Corporation CMOS circuit with low-k spacer and stress liner
DE112011105995B4 (de) * 2011-12-23 2020-08-06 Intel Corporation Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
WO2013101230A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Variable gate width for gate all-around transistors
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US20140151638A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Hybrid nanomesh structures
US8778768B1 (en) * 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US8969149B2 (en) * 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US9318552B2 (en) * 2014-05-21 2016-04-19 Globalfoundries Inc. Methods of forming conductive contact structures for a semiconductor device with a larger metal silicide contact area and the resulting devices
US9177966B1 (en) * 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
JP6810350B2 (ja) * 2016-12-28 2021-01-06 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038043B2 (en) 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11038044B2 (en) 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11581426B2 (en) 2018-07-31 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI712076B (zh) * 2018-09-28 2020-12-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US11764286B2 (en) 2018-09-28 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers

Also Published As

Publication number Publication date
DE112015007207T5 (de) 2018-09-13
US20200168703A1 (en) 2020-05-28
CN108475697A (zh) 2018-08-31
TWI715671B (zh) 2021-01-11
WO2017111974A1 (en) 2017-06-29
US10840352B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
TWI715671B (zh) 具有嵌入式介電質間隔物的奈米線電晶體
US10784170B2 (en) CMOS implementation of germanium and III-V nanowires and nanoribbons in gate-all-around architecture
US11799037B2 (en) Gate-all-around integrated circuit structures having asymmetric source and drain contact structures
US11462536B2 (en) Integrated circuit structures having asymmetric source and drain structures
US20230207700A1 (en) Integrated circuit structures having partitioned source or drain contact structures
US11329162B2 (en) Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
US11387238B2 (en) Non-silicon N-Type and P-Type stacked transistors for integrated circuit devices
US20220392896A1 (en) Integrated circuit structures with backside gate cut or trench contact cut
US20240178273A1 (en) Integrated circuit structures with source or drain contacts having enhanced contact area
US20230317788A1 (en) Integrated circuit structures with full-wrap contact structure
US20230307514A1 (en) Gate-all-around integrated circuit structures having backside contact with enhanced area relative to epitaxial source
US20240008253A1 (en) Integrated circuit structures having memory access transistor with backside contact
US20240105801A1 (en) Integrated circuit structures with gate volume reduction
US20230197714A1 (en) Gate-all-around integrated circuit structures having backside contact self-aligned to epitaxial source
US20220416022A1 (en) Substrate-less nanowire-based lateral diode integrated circuit structures
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact
US20240105771A1 (en) Integrated circuit structures with channel cap reduction
US20240006531A1 (en) Integrated circuit structures having vertical transistor
US20240215256A1 (en) Integrated circuit structures having backside capacitors
US20240105774A1 (en) Integrated circuit structures with uniform epitaxial source or drain cut
US20240105803A1 (en) Integrated circuit structures with trench contact depopulation structure
US20230299157A1 (en) Integrated circuit structures with deep via structure
US20220415925A1 (en) Substrate-less lateral diode integrated circuit structures
US20230187441A1 (en) Integrated circuit structures with trench contact flyover structure
US20230290844A1 (en) Integrated circuit structures with backside self-aligned penetrating conductive source or drain contact