DE102020110792B4 - Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben - Google Patents

Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben Download PDF

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    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract

Halbleitervorrichtungsstruktur (100a), umfassend:eine erste Vorrichtung (10), die über einem Substrat (110) gebildet ist, wobei die erste Vorrichtung eine erste Finnenstruktur (132) umfasst; undeine zweite Vorrichtung (20), die über oder unter der ersten Vorrichtung (10) gebildet ist, wobei die zweite Vorrichtung (20) mehrere zweite Nanostrukturen (154) umfasst, die in einer vertikalen Richtung gestapelt sind.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Geräte verwendet, wie etwa Personal Computers, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise durch sequenzielle Abscheidung isolierender oder dielektrischer Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat, sowie Strukturierung der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und -elementen darauf hergestellt. Viele integrierte Schaltungen werden üblicherweise auf einem einzelnen Halbleiterwafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies sind üblicherweise einzeln, beispielsweise in Multichipmodulen oder in anderen Arten von Packungen gepackt. Aus der Druckschrift WO 2019 / 132 893 A1 sind integrierte Schaltungen mit gestapelten Transistoren und Verfahren zu deren Herstellung unter Verwendung von Prozessen, die untere Gatestrukturen nach Fertigstellung von Teilen eines oberen Transistors herstellen bekannt. Weitere Schaltungen und Verfahren sind außerdem bekannt aus den Druckschriften DE 112015 007 207 T5 , US 2011 / 0 014 769 A1 , US 2017 / 0 140 996 A1 , US 2017 / 0 141 112 A1 , US 10 141403 B1 , US 10 170 484 B1 und US 10 229 971 B1 .
  • Durch den Fortschritt der Halbleiterbranche in den Bereich der Nanometertechnologieprozessknoten, um höhere Vorrichtungsdichte, höhere Leistung und geringere Kosten zu erreichen, kam es zu Herausforderungen in der Herstellung und zu Designproblemen, die zur Entwicklung dreidimensionaler Designs führten.
  • Auch wenn bestehende SRAM-Vorrichtungen allgemein für ihren vorgesehenen Zweck geeignet sind, sind sie nicht in allen Aspekten vollständig zufriedenstellend. Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung derart zu verbessern, dass der Layoutbereich der Halbleitervorrichtung verringert und die Vorrichtungsdichte erhöht sind. Die Aufgabe wird gelöst mit den Merkmalen der unabhängigen Ansprüche.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es sollte angemerkt werden, dass dem Standardverfahren der Branche entsprechend verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1A bis 1Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen der Offenbarung.
    • 2A bis 2Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen der Offenbarung.
    • 3A bis 3Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen der Offenbarung.
    • 4Abis 4Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale des bereitgestellten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Einige Variationen von Ausführungsformen sind beschrieben. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind gleiche Referenzziffern verwendet, um gleiche Elemente zu bezeichnen. Es sollte verstanden werden, dass weitere Operationen vor, während und nach dem Verfahren bereitgestellt werden können, und einige der beschriebenen Operationen für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • Der Nanostrukturtransistor, beispielsweise Gate-All-Around-Transistorstrukturen (GAA-Transistorstrukturen), der nachfolgend beschrieben ist, kann mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Strukturen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, wie etwa durch Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, die GAA-Vorrichtung zu strukturieren.
  • Diese Offenbarung bezieht sich auf Halbleitervorrichtungen und Verfahren zu deren Bildung. Genauer bezieht sich diese Offenbarung auf eine Nanostrukturvorrichtung, die in eine FinFET-Vorrichtung integriert ist. Eine Nanostrukturvorrichtung, wie beispielsweise ein Gate-All-Around (GAA), umfasst eine Vorrichtung, deren Gatestruktur, oder Abschnitte davon, an vier Seiten einer Kanalregion gebildet ist (z. B. einen Abschnitt einer Kanalregion umgebend). Die Kanalregion einer Nanostrukturvorrichtung kann Nanostrukturkanäle umgeben, wie beispielsweise Nanowirekanäle, stangenförmige Kanäle und/oder andere geeignete Kanalkonfigurationen. In einigen Ausführungsformen kann die Kanalregion einer GAA-Vorrichtung mehrere horizontale Nanostrukturen (wie etwa horizontale Nanowires oder horizontale Stangen) in einem vertikalen Abstand aufweisen, sodass die GAA-Vorrichtung eine gestapelte horizontale GAA-Vorrichtung (S-HGAA-Vorrichtung) ist. Ferner können die GAA-Vorrichtungen eine oder mehrere Nanostrukturenkanalregionen (z. B. Nanowires, Nanosheets), die mit einer einzelnen, fortlaufenden Gatestruktur assoziiert sind, oder mehrere Gatestrukturen aufweisen. Ein gewöhnlicher Fachmann erkennt möglicherweise andere Beispiele von Halbleitervorrichtungen, die von Aspekten dieser Offenbarung profitieren können.
  • Ausführungsformen des Bildens einer Halbleitervorrichtungsstruktur werden bereitgestellt. 1A bis 1Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur 100a nach einigen Ausführungsformen der Offenbarung. Die Halbleitervorrichtungsstruktur kann einen statischen Direktzugriffspeicher (SRAM) und/oder Logikschaltungen, passive Komponenten (wie etwa Widerstände, Kondensatoren und Induktoren) und aktive Komponenten (wie etwa p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Multi-Gate-FETs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen daraus umfassen.
  • Wie in 1A gezeigt ist, ist ein Substrat 110 bereitgestellt. Das Substrat 110 kann aus Silizium oder anderen Halbleitermaterialien hergestellt sein. Alternativ oder zusätzlich dazu kann das Substrat 110 andere elementare Halbleitermaterialien wie Germanium umfassen. In einigen Ausführungsformen ist das Substrat 110 aus einem Verbindungshalbleiter wie Siliziumkarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid hergestellt. In einigen Ausführungsformen ist das Substrat 110 aus einem Legierungshalbleiter wie Siliziumgermanium, Siliziumgermaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid hergestellt. In einigen Ausführungsformen enthält das Substrat 110 eine epitaktische Schicht. Beispielsweise umfasst das Substrat 110 eine epitaktische Schicht, die über einem Bulkhalbleiter liegt.
  • Eine erste Opferschicht 120 ist auf dem Substrat 110 gebildet. Die erste Opferschicht 120 kann epitaktisch auf dem Substrat 110 aufgebaut sein, sodass die erste Opferschicht 120 eine kristalline Schicht bildet. In einigen Ausführungsformen weisen die erste Opferschicht 120 und das Substrat 110 verschiedene Materialien und/oder Komponenten auf, sodass die erste Opferschicht 120 und das Substrat 110 unterschiedliche Ätzraten aufweisen. In einigen Ausführungsformen ist die erste Opferschicht 120 aus Siliziumgermanium (SiGe) hergestellt. Der Germaniumanteil (Atomanteil) der ersten Opferschicht 120 liegt in einem Bereich zwischen ca. 40 Prozent und ca. 60 Prozent, während höhere und niedrigere Germaniumanteile verwendet werden können. Es wird angemerkt, dass die in dieser Beschreibung genannten Werte Beispiele sind und auf andere Werte geändert werden können. In einigen Ausführungsformen liegt die Dicke der ersten Opferschicht 120 in einem Bereich zwischen ca. 20 nm und ca. 100 nm.
  • Ein erster Halbleiterstapel 130 ist über der ersten Opferschicht 120 gebildet. Der erste Halbleiterstapel 130 umfasst eine erste Finnenstruktur 132 und eine Halbleiterschicht 134. Die erste Finnenstruktur 132 ist über der ersten Opferschicht 120 gebildet. In einigen Ausführungsformen ist die erste Finnenstruktur 132 aus Silizium (Si) hergestellt. In einigen Ausführungsformen ist die erste Finnenstruktur 132 aus Silizium hergestellt, das frei von Germanium (Ge) ist. In einigen Ausführungsformen ist die erste Finnenstruktur 132 im Wesentlichen aus reinen Siliziumschichten hergestellt, beispielsweise mit einem Germaniumanteil von weniger als ca. 1 Prozent. Weiterhin kann die erste Finnenstruktur 132 intrinsisch sein, die nicht mit p- und n-Unreinheiten dotiert sind.
  • Die Halbleiterschicht 134 ist über der ersten Finnenstruktur 132 gebildet. In einigen Ausführungsformen ist die Halbleiterschicht 134 aus SiGe-Schichten hergestellt, die einen Germaniumanteil aufweisen, der geringer als der Germaniumanteil in der ersten Opferschicht 120 ist. In einigen Ausführungsformen liegt der Germaniumanteil der Halbleiterschicht 134 in einem Bereich zwischen ca. 20 Prozent und ca. 30 Prozent. Weiterhin kann ein Unterschied zwischen den Germaniumanteilen der ersten Opferschicht 120 und dem Germaniumanteil der Halbleiterschicht 134 größer als ca. 20 Prozent oder mehr sein. In einigen Ausführungsformen liegt die Dicke der Halbleiterschicht 134 in einem Bereich zwischen ca. 10 nm und ca. 20 nm.
  • Eine zweite Opferschicht 140 ist auf dem ersten Halbleiterstapel 130 gebildet. Die zweite Opferschicht 140 kann epitaktisch auf dem ersten Halbleiterstapel 130 aufgebaut sein, sodass die zweite Opferschicht 140 eine kristalline Schicht bildet. In einigen Ausführungsformen weisen die zweite Opferschicht 140 und das Substrat 110 verschiedene Materialien und/oder Komponenten auf, sodass die zweite Opferschicht 140 und das Substrat 110 unterschiedliche Ätzraten aufweisen. Weiterhin weisen die zweite Opferschicht 140 und die erste Opferschicht 120 im Wesentlichen dasselbe Material und/oder dieselbe Komponente auf, sodass die zweite Opferschicht 140 und die erste Opferschicht 120 im Wesentlichen dieselbe Ätzrate aufweisen. In einigen Ausführungsformen ist die zweite Opferschicht 140 aus Siliziumgermanium (SiGe) hergestellt. Der Germaniumanteil (Atomanteil) der zweiten Opferschicht 140 liegt in einem Bereich zwischen ca. 40 Prozent und ca. 60 Prozent, während höhere und niedrigere Germaniumanteile verwendet werden können. Es wird angemerkt, dass die in dieser Beschreibung genannten Werte Beispiele sind und auf andere Werte geändert werden können. In einigen Ausführungsformen liegt die Dicke der zweiten Opferschicht 140 in einem Bereich zwischen ca. 20 nm und ca. 100 nm.
  • Ein zweiter Halbleiterstapel 150 ist über der zweiten Opferschicht 140 durch Epitaxie gebildet, sodass der zweite Halbleiterstapel 150 kristalline Schichten bildet. Der zweite Halbleiterstapel 150 umfasst eine Anzahl von Halbleiterschichten 152 und 154, die abwechselnd gestapelt sind. Die Halbleiterschichten 152 können SiGe-Schichten sein, die einen Germaniumanteil aufweisen, der unter dem Germaniumanteil in der zweiten Opferschicht 140 liegt. In einigen Ausführungsformen liegt der Germaniumanteil der Halbleiterschichten 152 in einem Bereich zwischen ca. 20 Prozent und ca. 30 Prozent. Weiterhin kann ein Unterschied zwischen dem Germaniumanteil der zweiten Opferschicht 140 und dem Germaniumanteil der Halbleiterschichten 152 größer als ca. 20 Prozent oder mehr sein. In einigen Ausführungsformen liegt die Dicke jeder der Halbleiterschichten 152 in einem Bereich zwischen ca. 10 nm und ca. 20 nm.
  • Die Halbleiterschichten 154 können reine Siliziumschichten sein, die frei von Germanium sind. Die Halbleiterschichten 154 können auch im Wesentlichen reine Siliziumschichten sein, beispielsweise mit einem Germaniumanteil von weniger als ca. 1 Prozent. Weiterhin kann die Halbleiterschichten 154 intrinsisch sein, die nicht mit p- und n-Unreinheiten dotiert sind. Es können zwei, drei, vier oder mehr der Halbleiterschichten 154 vorliegen. In einigen Ausführungsformen liegt die Dicke jeder der Halbleiterschichten 154 in einem Bereich zwischen ca. 3 nm und ca. 10 nm. In einigen anderen Ausführungsformen können die Halbleiterschichten 154 Siliziumgermanium oder Germanium für eine p-Halbleitervorrichtung sein, oder III-V-Materialien wie InAs, InGaAs, InGaAsSb, GaAs, InPSb oder ein anderes geeignetes Material sein.
  • Eine strukturierte Hartmaske 160 ist über dem zweiten Halbleiterstapel 150 gebildet. In einigen Ausführungsformen ist die strukturierte Hartmaske 160 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen hergestellt. Die strukturierte Hartmaske 160 deckt einen Abschnitt des zweiten Halbleiterstapels 150 ab, und lässt einen anderen Abschnitt des zweiten Halbleiterstapels 150 unbedeckt.
  • Danach werden, wie in 1B gezeigt, nach einigen Ausführungsformen der Offenbarung das Substrat 110, die erste Opferschicht 120, der erste Halbleiterstapel 130, die zweite Opferschicht 140 und der zweite Halbleiterstapel 150 unter Verwendung der strukturierten Hartmaske 160 strukturiert, um einen Halbleiterstreifen 210 zu bilden. Als Ergebnis davon werden Trenches 202 gebildet. In einigen Ausführungsformen liegt die Breite W der Halbleiterschicht 210 in einem Bereich zwischen ca. 10 nm und ca. 100 nm.
  • Als nächstes wird ein Isoliermaterial über dem Substrat 110 und über dem Halbleiterstreifen 210 gebildet. Als nächstes wird ein Abschnitt des Isoliermaterials nach einigen Ausführungsformen entfernt, um eine Isolierstruktur 220 zu bilden. Aufgrunddessen befindet sich der obere Abschnitt des Halbleiterstreifens 210 über der Isolierstruktur 220.
  • In einigen Ausführungsformen ist das Isoliermaterial aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), einem anderen geeigneten Isoliermaterial, oder einer Kombination daraus hergestellt. In einigen Ausführungsformen wird das Isoliermaterial mit einem LPCVD-Prozess, einem plasmaverstärkten CVD-Prozess (PECVD-Prozess), einem hochdichten Plasma-CVD-Prozess (HDP-CVD-Prozess), einem Prozess mit hohem Seitenverhältnis (HARP-Prozess), einem fließfähigen CVD-Prozess (FCVD-Prozess), einem Atomlagenabscheidungsprozess (ALD-Prozess), einem anderen geeigneten Verfahren oder einer Kombination daraus gebildet.
  • Eine Dummydielektrikumschicht 230 ist konform gebildet, um den Halbleiterstreifen 210 und die obere Fläche der Isolierschicht 220 abzudecken. Danach wird ein Abschnitt der Dummydielektrikumschicht 230 entfernt. Die Dummydielektrikumschicht 230 kann verwendet werden, den Halbleiterstreifen 210 vor Schaden durch nachfolgende Verarbeitung (z. B. nachfolgende Bildung der Dummygatestruktur) zu schützen. In einigen Ausführungsformen umfasst die Dummydielektrikumschicht 230 Siliziumdioxid, Siliziumnitrid, ein Dielektrikum mit hohem k-Wert oder ein anderes geeignetes Material. In einigen Ausführungsformen ist die Dummydielektrikumschicht 230 durch einen ALD-Prozess, einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD-Prozess), einen fließfähigen CVD-Prozess, einen PVD-Prozess oder einen anderen geeigneten Prozess abgeschieden.
  • Danach werden, wie in 1C gezeigt, eine erste Dummygateschicht 310 auf der Isolierstruktur 220 und mindestens an gegenüberliegenden Seiten des Halbleiterstreifens 210 gebildet.
  • In einigen Ausführungsformen umfasst die erste Dummygateschicht 310 polykristallines Silizium (Polysilizium). In einigen Ausführungsformen ist die erste Dummygateschicht 310 durch verschiedene Prozessoperationen gebildet, wie etwa durch Abscheidung, Planarisierung, Ätzen sowie andere geeignete Verarbeitungsoperationen. Die Abscheidungsprozesse umfasst CVD (einschließlich Niederdruck-CVD und plasmaverstärkte CVD), PVD, ALD, thermische Oxidierung, e-Strahlverdampfung, eine andere geeignete Abscheidungstechnik oder eine Kombination daraus. Ein Planarisierungsprozess wie ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) kann dann ausgeführt werden, um die obere Fläche der Dummydielektrikumschicht 230 offenzulegen. Der CMP-Prozess kann Abschnitte der ersten Dummygateschicht 310, die über dem Halbleiterstreifen 210 liegt, entfernen, und die obere Fläche der Struktur planarisieren. Dann erfolgt ein Ätzprozess, um die Dicke der ersten Dummygateschicht 310 zu verringern, bis die obere Fläche der ersten Dummygateschicht 310 im Wesentlichen an der oberen Fläche, der unteren Fläche oder der Zwischenebene der zweiten Opferschicht 140 ausgerichtet ist. In einigen Ausführungsformen umfasst der Ätzprozess Trockenätzen (z. B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren.
  • Eine Ätzstoppschicht 320 ist auf der ersten Dummygateschicht 310 gebildet. In einigen Ausführungsformen ist die obere Fläche der Ätzstoppschicht 320 im Wesentlichen an der oberen Fläche der zweiten Opferschicht 240 ausgerichtet. In einigen Ausführungsformen ist die Ätzstoppschicht 320 aus Siliziumdioxid hergestellt. In einigen Ausführungsformen ist die Ätzstoppschicht 320 durch Implantieren der Sauerstoffionen in Abschnitte der ersten Dummygateschicht 310 unter die obere Fläche der ersten Dummygateschicht 310 und Durchführen einer thermischen Operation (wie etwa einer thermischen Operation) zum Tempern der ersten Dummygateschicht 310 gebildet. Daher tritt eine Reaktion zwischen dem implantierten Sauerstoff und der umgebenden der ersten Dummygateschicht 310 ein, um die Ätzstoppschicht 320 auf der ersten Dummygateschicht 310 bereitzustellen. Das heißt, die Ätzstoppschicht 320 kann aus Siliziumdioxid hergestellt sein. In einigen Ausführungsformen ist der Temperprozess ein schneller thermischer Temperprozess (RTA-Prozess), ein Laser-Spike-Temperprozess (LSA-Prozess) oder ein anderer geeigneter Temperprozess. In einigen anderen Ausführungsformen ist die Ätzstoppschicht 320 aus Dielektrika wie Oxid, SiN, SiOCN hergestellt und durch eine Abscheidung und dann einen Rückätzprozess gebildet.
  • Eine zweite Dummygateschicht 330 ist auf der Ätzstoppschicht 320 gebildet und deckt den Halbleiterstreifen 210 ab. In einigen Ausführungsformen umfasst die zweite Dummygateschicht 330 polykristallines Silizium (Polysilizium). In einigen Ausführungsformen ist die zweite Dummygateschicht 330 durch verschiedene Prozessoperationen gebildet, wie etwa durch Abscheidung, Planarisierung sowie andere geeignete Verarbeitungsoperationen. Die Abscheidungsprozesse umfasst CVD (einschließlich Niederdruck-CVD und plasmaverstärkte CVD), PVD, ALD, thermische Oxidierung, e-Strahlverdampfung, eine andere geeignete Abscheidungstechnik oder eine Kombination daraus. Ein Planarisierungsprozess wie ein CMP-Prozess kann dann ausgeführt werden. Der CMP-Prozess kann Abschnitte der ersten Dummygateschicht 310 entfernen, und die obere Fläche der Struktur planarisieren.
  • Eine strukturierte Hartmaske 340 ist über der zweiten Dummygateschicht 330 gebildet. In einigen Ausführungsformen ist die strukturierte Hartmaske 340 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen hergestellt. Die strukturierte Hartmaske 340 deckt einen Abschnitt der zweiten Dummygateschicht 330 ab, und lässt einen anderen Abschnitt der zweiten Dummygateschicht 330 unbedeckt.
  • Danach werden, wie in 1D gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Dummygateschicht 310, die Ätzstoppschicht 320 und die zweite Dummygateschicht 330 durch Verwendung der strukturierten Hartmaske 340 als eine Maske strukturiert, um mindestens einen Dummygatestapel 410 zu bilden, der den Halbleiterstreifen 210 überkreuzt.
  • Der Dummygatestapel 410 deckt einen Abschnitt des Halbleiterstreifens 210 ab und lässt andere Abschnitte des Halbleiterstreifens 210 unbedeckt. Der Abschnitt des Halbleiterstreifens 210, der durch den Dummygatestapel 410 bedeckt ist, kann als eine Kanalregion des Halbleiterstreifens 210 bezeichnet werden, und die Abschnitte des Halbleiterstreifens 210, die durch den Dummygatestapel 410 unbedeckt sind, können als Source-/Drain-Regionen des Halbleiterstreifens 210 bezeichnet werden. In einigen Ausführungsformen liegt die Länge L des Dummygatestapels 410 in einem Bereich zwischen ca. 5 nm und ca. 500 nm.
  • Eine Anzahl von Gateabstandhaltern 420 sind jeweils an Seitenwänden des Dummygatestapels 410 gebildet. Die Gateabstandhalter 420 können einen Dichtungsabstandhalter und einen Hauptabstandhalter (nicht dargestellt) umfassen. Die Gateabstandhalter 420 umfassen ein oder mehrere Dielektrika, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiCN, SiCxOyNz oder eine Kombination daraus. Die Gateabstandhalter 420 können unter Verwendung eines Abscheidungsverfahren gebildet werden, wie etwa durch plasmaverstärkte chemische Gasphasenabscheidung (PECVD), chemische Niederdruckgasphasenabscheidung (LPCVD), subatmosphärische chemische Gasphasenabscheidung (SACVD) oder dergleichen. Die Bildung der Gateabstandhalter 420 kann deckenbildende Abstandhalterschichten und dann das Ausführen von Ätzoperationen umfassen, um die horizontalen Abschnitte der Abstandhalterschichten zu entfernen. Die verbleibenden vertikalen Abschnitte der Gateabstandhalterschichten bilden die Gateabstandhalter 420.
  • Danach wird, wie in FIG. iE gezeigt, nach einigen Ausführungsformen der Offenbarung ein Abschnitt des Halbleiterstreifens 210 und der Dummydielektrikumschicht 230, der durch den Dummygatestapel 410 und die Gateabstandhalter 420 unbedeckt ist, entfernt. So werden der Kanalabschnitt des Halbleiterstreifens 210 und die obere Fläche des Substrats 110 offengelegt. In einigen Ausführungsformen sind der Halbleiterstreifen 210 und die Dummydielektrikumschicht 230 unter Verwendung des Dummygatestapels 410 und der Gateabstandhalter 420 als eine Ätzmaske geätzt. Der Ätzprozess umfasst einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination daraus.
  • Eine Isolierschicht 510 ist auf der oberen Fläche des Substrats 110 gebildet. In einigen Ausführungsformen ist die Isolierschicht 510 aus Siliziumdioxid, Dielektrika oder anderen geeigneten Materialien hergestellt. In einigen Ausführungsformen werden Sauerstoffionen in Abschnitte des Substrats 110 unter der oberen Fläche des Substrats 110 implantiert und eine thermische Operation (wie etwa eine thermische Operation) zum Tempern des Substrats 110. Daher tritt eine Reaktion zwischen dem implantierten Sauerstoff und des umgebenden Substrats 110 ein, um die Isolierschicht 510 auf dem Substrat 110 bereitzustellen. Das heißt, die Isolierschicht 510 kann aus Siliziumdioxid hergestellt sein. In einigen Ausführungsformen umfasst der Temperprozess einen schnellen thermischen Temperprozess (RTA-Prozess), einen Laser-Spike-Temperprozess (LSA-Prozess) oder einen anderen geeigneten Temperprozess. In einigen anderen Ausführungsformen ist die Isolierschicht 510 aus Dielektrika hergestellt und durch eine Abscheidung und dann einen Rückätzprozess gebildet. In einigen Ausführungsformen liegt die Dicke der Isolierschicht 510 in einem Bereich zwischen ca. 20 nm und ca. 100 nm.
  • Danach werden, wie in 1F gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Opferschicht 120 und die zweite Opferschicht 140 entfernt. Aufgrunddessen ist eine Öffnung 122 zwischen dem ersten Halbleiterstapel 130 und dem Substrat 110 gebildet, und eine Öffnung 142 ist zwischen dem zweiten Halbleiterstapel 150 und dem ersten Halbleiterstapel 130 gebildet.
  • In einigen Ausführungsformen werden die erste Opferschicht 120 und die zweite Opferschicht 140 durch Ausführen eines Ätzprozesses entfernt. In einigen Ausführungsformen kann der Ätzprozess ein Nassätzprozess sein, der eine hohe Ätzselektivität zwischen Germanium und Silizium aufweist. Da die Materialien der ersten Opferschicht 120 und der zweitem Opferschicht 140 sich von dem ersten Halbleiterstapel 130 und dem zweiten Halbleiterstapel 150 unterscheiden, unterscheiden sich deren Ätzraten, und der erste Halbleiterstapel 130 und der zweite Halbleiterstapel 150 bleiben vorhanden, während die erste Opferschicht 120 und die zweite Opferschicht 140 entfernt werden.
  • Ein erster innerer Gateabstandhalter 610 ist in der Öffnung 122 und zwischen dem ersten Halbleiterstapel 130 und dem Substrat 110 gebildet und ein zweiter innerer Gateabstandhalter 620 ist in der Öffnung 142 und zwischen dem zweiten Halbleiterstapel 150 und dem ersten Halbleiterstapel 130 gebildet. In einigen anderen Ausführungsformen ist der zweite innere Gateabstandhalter 620 nicht gebildet, aber der erste innere Gateabstandhalter 610 ist gebildet. In einigen Ausführungsformen ist die obere Fläche des inneren Gateabstandhalters 610 höher als die obere Fläche der Isolierstruktur 220. In einigen Ausführungsformen ist die obere Fläche des inneren Gateabstandhalters 610 höher als die obere Fläche der Isolierschicht 510.
  • Der erste innere Gateabstandhalter 610 und der zweite innere Gateabstandhalter 620 können aus Siliziumnitrid, Oxid, Metalloxid oder einem anderen Dielektrikum wie SiCxOyNz hergestellt sein. In einigen Ausführungsformen sind der erste innere Gateabstandhalter 610 und der zweite innere Gateabstandhalter 620 durch Ausführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet. In einigen Ausführungsformen wird ein Zuschneideprozess ausgeführt, nachdem der erste innere Gateabstandhalter 610 und der zweite innere Gateabstandhalter 620 abgeschieden sind, um Abschnitte des ersten inneren Gateabstandhalters 610 und des zweiten inneren Gateabstandhalters 620 außerhalb der Öffnungen 122 und 142 zu entfernen.
  • Danach werden, wie in 1G-1 und 1G-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die Halbleiterschicht 134 und die Halbleiterschichten 152 zugeschnitten, um eine Anzahl erster Seitenwandabstandhalter 710 an gegenüberliegenden Seiten der Halbleiterschicht 134, und eine Anzahl zweiter Seitenwandabstandhalter 720 an gegenüberliegenden Seiten der Halbleiterschichten 152 zu bilden. 1G-2 zeigt eine Querschnittsansicht entlang Linie A-A' aus 1G-1.
  • In einigen Ausführungsformen sind die Halbleiterschicht 134 und die Halbleiterschichten 152 durch Ausführen eines Ätzprozesses entfernt. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine hohe Ätzselektivität zwischen Germanium und Silizium aufweist. Da sich die Materialien der Halbleiterschicht 134 und Halbleiterschichten 152 von der ersten Finnenstruktur 132 und den Halbleiterschichten 154 unterscheiden, sind deren Ätzraten unterschiedlich und die erste Finnenstruktur 132 und die Halbleiterschichten 154 bleiben vorhanden, während Abschnitte der Halbleiterschicht 134 und der Halbleiterschichten 152 zugeschnitten werden.
  • In einigen Ausführungsformen sind der erste Seitenwandabstandhalter 710 und der zweite Seitenwandabstandhalter 720 jeweils aus Siliziumnitrid, Oxid, Metalloxid oder einem anderen Dielektrikum wie SiCxOyNz hergestellt. In einigen Ausführungsformen sind der erste Seitenwandabstandhalter 710 und der zweite Seitenwandabstandhalter 720 durch einen ALD-Prozess oder einen anderen anwendbaren Prozess gebildet. In einigen Ausführungsformen wird ein Zuschneideprozess ausgeführt, nachdem der erste Seitenwandabstandhalter 710 und der zweite Seitenwandabstandhalter 720 abgeschieden sind, um Abschnitte der ersten Seitenwandabstandhalter 710 und der zweiten Seitenwandabstandhalter 720 außerhalb der Gateabstandhalter 420 zu entfernen.
  • Danach werden, wie in 1H-1 und 1H-2 gezeigt, nach einigen Ausführungsformen der Offenbarung eine Anzahl erster Epitaxiestrukturen 810 an gegenüberliegenden Seitenwänden der ersten Finnenstruktur 132 und der Halbleiterschichten 154 gebildet. 1H-2 zeigt eine Querschnittsansicht entlang Linie A-A' aus 1H-1. Weiterhin befinden sich die zweiten Seitenwandabstandhalter 720 zwischen zwei aneinander angrenzenden Halbleiterschichten 154.
  • Es sollte angemerkt werden, dass, da die ersten Epitaxiestrukturen 810 nicht in direktem Kontakt mit der äußeren Seitenwand der zweiten Seitenwandabstandhalter 720 stehen, und daher ein Luftraum 811 zwischen den ersten Epitaxiestrukturen 810 und den zweiten Seitenwandabstandhaltern 720 bleibt. In einigen Ausführungsformen stehen die ersten Epitaxiestrukturen 810 direkt in Kontakt mit der äußeren Seitenwand der ersten Finnenstruktur 132. Die Grenzfläche zwischen den ersten Epitaxiestrukturen 810 und der ersten Finnenstruktur 132 ist im Wesentlichen an der äußeren Seitenwand des ersten Seitenwandabstandhalters 710 ausgerichtet.
  • In einigen Ausführungsformen sind die ersten Epitaxiestrukturen 810 durch Ausführen eines selektiven Aufbauprozesses gebildet. Daher stehen die ersten Epitaxiestrukturen 810 mit der ersten Finnenstruktur 132 in Kontakt. Die ersten Epitaxiestrukturen 810 sind durch epitaktischen Aufbau eines Halbleitermaterials gebildet. Das Halbleitermaterial umfasst Einzelelementhalbleitermaterial wie Germanium (Ge) oder Silizium (Si); oder Verbindungshalbleitermaterialien, wie Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs); oder eine Halbleiterlegierung wie Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP). Die ersten Epitaxiestrukturen 810 weisen geeignete kristallografische Ausrichtungen auf (z. B: eine kristallografische Ausrichtung (100), (110) oder (111)). In einigen Ausführungsformen umfassen die ersten Epitaxiestrukturen 810 Source-/Drain-Epitaxiestrukturen. In einigen Ausführungsformen, in denen eine PFET Vorrichtung gewünscht ist, können die ersten Epitaxiestrukturen 810 ein epitaktisch wachsendes Siliziumgermanium (SiGe) aufweisen. Die Epitaxieprozesse umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE) und/oder ultrahohe Vakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder einen anderen geeigneten Prozess.
  • In einigen Ausführungsformen ist die Germaniumkonzentration angepasst, wenn die ersten Epitaxiestrukturen 810 aus Siliziumgermanium hergestellt sind. In einigen Ausführungsformen ist die erste Epitaxiestrukturen 810 dotiert, beispielsweise bordotiert, und die Dotiermittelkonzentration kann eingestellt sein. Die Größen und/oder die Formen der ersten Epitaxiestrukturen 810 können eingestellt sein. In einigen Ausführungsformen können die ersten Epitaxiestrukturen 810 würfelförmig sein wie in 1H-1 gezeigt, oder in einigen anderen Ausführungsformen diamantförmig.
  • Danach wird, wie in 1I-1 und 1I-2 gezeigt, nach einigen Ausführungsformen der Offenbarung ein unteres Zwischenschichtdielektrikum (ILD) 910 auf den Isolierstrukturen 220, der Isolierschicht 510 und mindestens an gegenüberliegenden Seiten des Dummygatestapels 410 gebildet. 11-2 zeigt eine Querschnittsansicht entlang Linie A-A' aus 1I-1. Das untere ILD 910 umgibt die ersten Epitaxiestrukturen 810 in Kontakt mit der ersten Finnenstruktur 132 und legt die ersten Epitaxiestrukturen 810 in Kontakt mit den Halbleiterschichten 154 offen.
  • In einigen Ausführungsformen umfasst das untere ILD 910 amorphes Silizium (a-Si) oder amorphes Germanium (a-Ge). In einigen Ausführungsformen ist das untere ILD 910 durch verschiedene Prozessoperationen gebildet, wie etwa durch Abscheidung, Planarisierung, Ätzen sowie andere geeignete Verarbeitungsoperationen. Die Abscheidungsprozesse umfasst CVD, PVD, ALD, thermische Oxidierung, e-Strahlverdampfung, eine andere geeignete Abscheidungstechnik oder eine Kombination daraus. Ein Planarisierungsprozess wie ein CMP-Prozess kann dann ausgeführt werden, um die obere Fläche der strukturierten Hartmaske 340 offenzulegen. Der CMP-Prozess kann Abschnitte des unteren ILD 910, das über der strukturierten Hartmaske 340 liegt, entfernen, und die obere Fläche der Struktur planarisieren. Dann erfolgt ein Ätzprozess, um die Dicke des unteren ILD 910 zu verringern, bis die obere Fläche des unteren ILD 910 im Wesentlichen an der oberen Fläche, der unteren Fläche oder der Zwischenebene der zweiten inneren Gateabstandhalter 620 ausgerichtet ist. In einigen Ausführungsformen umfasst der Ätzprozess Trockenätzen (z. B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren.
  • Es sollte angemerkt werden, dass, während das untere ILD 910 zurückgeätzt wird, die ersten Epitaxiestrukturen 810 in Kontakt mit den Halbleiterschichten 154 ebenfalls entfernt wird. So sind die Halbleiterschichten 154 und die zweiten Seitenwandabstandhalter 720 offengelegt.
  • Nachfolgend ist die Ätzstoppschicht 920 auf dem unteren ILD 910 gebildet. In einigen Ausführungsformen werden Sauerstoffionen in Abschnitte des unteren ILD 910 unter der oberen Fläche des unteren ILD 910 implantiert und eine thermische Operation (wie etwa eine thermische Operation) erfolgt zum Tempern des unteren ILD 910. Daher eine Reaktion zwischen dem implantierten Sauerstoff und der umgebenden des unteren ILD 910 ein, um die Ätzstoppschicht 920 auf dem unteren ILD 910 bereitzustellen. Das heißt, die Ätzstoppschicht 920 kann aus Siliziumdioxid hergestellt sein. In einigen Ausführungsformen umfasst der Temperprozess einen schnellen thermischen Temperprozess (RTA-Prozess), einen Laser-Spike-Temperprozess (LSA-Prozess) oder einen anderen geeigneten Temperprozess. In einigen anderen Ausführungsformen ist die Ätzstoppschicht 920 aus Dielektrika wie Oxid, SiN, SiOCN hergestellt und durch eine Abscheidung und dann einen Rückätzprozess gebildet.
  • Eine Anzahl zweiter Epitaxiestrukturen 930 ist an gegenüberliegenden Seitenwänden der Halbleiterschichten 154 durch Ausführen von beispielsweise einem selektiven Wachstumsprozess gebildet. Daher stehen die zweiten Epitaxiestrukturen 930 in direktem Kontakt mit den Halbleiterschichten 154 und sind von den ersten Epitaxiestrukturen 810 getrennt. Die zweiten Epitaxiestrukturen 930 sind durch epitaktischen Aufbau eines Halbleitermaterials gebildet. Das Halbleitermaterial umfasst Einzelelementhalbleitermaterial wie Germanium (Ge) oder Silizium (Si); oder Verbindungshalbleitermaterialien, wie Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs); oder eine Halbleiterlegierung wie Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP). Die zweiten Epitaxiestrukturen 930 weisen geeignete kristallografische Ausrichtungen auf (z. B: eine kristallografische Ausrichtung (100), (110) oder (111)). In einigen Ausführungsformen umfassen die zweiten Epitaxiestrukturen 930 Source-/Drain-Epitaxiestrukturen. In einigen Ausführungsformen, in denen eine NFET Vorrichtung gewünscht ist, können die zweiten Epitaxiestrukturen 930 ein epitaktisch wachsendes Siliziumphosphor (SiP) oder Siliziumcarbon (SiC) aufweisen. Die Epitaxieprozesse umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE) und/oder ultrahohe Vakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder einen anderen geeigneten Prozess.
  • In einigen Ausführungsformen ist die zweiten Epitaxiestrukturen 930 dotiert, beispielsweise P-dotiert oder As-dotiert, und die Dotiermittelkonzentration kann eingestellt sein. Die Größen und/oder die Formen der zweiten Epitaxiestrukturen 930 können eingestellt sein. Beispielsweise können die zweiten Epitaxiestrukturen 930 würfelförmig sein wie in 1I-1 gezeigt, oder in einigen anderen Ausführungsformen diamantförmig.
  • In einigen Ausführungsformen sind die ersten Epitaxiestrukturen 810 p-Epitaxiestrukturen, und die zweiten Epitaxiestrukturen 930 sind n-Epitaxiestrukturen. In einigen anderen Ausführungsformen sind die ersten Epitaxiestrukturen 810 n-Epitaxiestrukturen, und die zweiten Epitaxiestrukturen 930 können p-Epitaxiestrukturen sein. Ausführungsformen fallen unter diese Offenbarung, wenn die ersten Epitaxiestrukturen 810 und die zweiten Epitaxiestrukturen 930 unterschiedliche Typen oder derselbe Typ Epitaxiestrukturen sind. Die ersten Epitaxiestrukturen 810 und die zweiten Epitaxiestrukturen 930 sind durch verschiedene Schritte gebildet und daher können die ersten Epitaxiestrukturen 810 und die zweiten Epitaxiestrukturen 930 unterschiedliche Typen aufweisen.
  • Danach wird, wie in FIG. iJ gezeigt, nach einigen Ausführungsformen der Offenbarung ein oberes ILD 1010 auf der Ätzstoppschicht 920 und mindestens an gegenüberliegenden Seiten des Dummygatestapels 410 gebildet.
  • In einigen Ausführungsformen umfasst das obere ILD 1010 Materialien, die sich von dem unteren ILD 910 unterscheiden. In einigen Ausführungsformen ist das obere ILD 1010 aus Dielektrika hergestellt, wie etwa aus einer Oxidschicht. In einigen Ausführungsformen ist das obere ILD 1010 durch verschiedene Prozessoperationen gebildet, wie etwa durch Abscheidung, Planarisierung sowie andere geeignete Verarbeitungsoperationen. Die Abscheidungsprozesse umfasst fließfähige chemische Gasphasenabscheidung (FCVD), Niederdruck-CVD, plasmaverstärkte CVD, PVD, ALD, thermische Oxidierung, e-Strahlverdampfung, eine andere geeignete Abscheidungstechnik oder eine Kombination daraus. Ein Planarisierungsprozess wie ein CMP-Prozess kann dann ausgeführt werden, um die obere Fläche der zweiten Dummygateschicht 330 offenzulegen. Der CMP-Prozess kann Abschnitte des oberen ILD 1010 und der strukturierten Hartmaske 340 entfernen, die über der zweiten Dummygateschicht 330 liegt, entfernen, und die obere Fläche der Struktur planarisieren.
  • Danach wird, wie in 1K-1 und 1K-2 gezeigt, nach einigen Ausführungsformen der Offenbarung eine strukturierte Hartmaske 1110 über der zweiten Dummygateschicht 330, den Gateabstandhaltern 420 und dem oberen ILD 1010 gebildet. 1K-2 ist eine Querschnittsansicht entlang Linie B-B' aus 1K-1.
  • In einigen Ausführungsformen ist die strukturierte Hartmaske 1110 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen hergestellt. Die strukturierte Hartmaske 1110 deckt Abschnitte der zweiten Dummygateschicht 330, der Gateabstandhalter 420 und des oberen ILD 1010 ab, und lässt andere Abschnitte der zweiten Dummygateschicht 330, der Gateabstandhalter 420 und des oberen ILD 1010 unbedeckt. Speziell deckt die strukturierte Hartmaske 1110 die ersten Epitaxiestrukturen 810, die zweiten Epitaxiestrukturen 930, und die Halbleiterstapel 130 und 150 ab.
  • Die zweite Dummygateschicht 330 und die Ätzstoppschicht 320 sind durch Verwendung der strukturierten Hartmaske 1110 als eine Maske strukturiert, um mindestens einen Trench 1120 zwischen den Gateabstandhaltern 420 zu bilden. Daher legt der Trench 1120 die erste Dummygateschicht 310 offen. Der Trench 1120 legt jedoch die Dummydielektrikumschicht 230 nicht offen. Es sollte angemerkt werden, dass die Größe des Trenchs 1120 durch Steuerung der Größe der strukturierten Hartmaske 1110 gesteuert wird.
  • Ein dritter innerer Gateabstandhalter 1130 ist mindestens an Seitenwänden der zweiten Dummygateschicht 330 und der Ätzstoppschicht 320, die durch den Trench 1120 offengelegt ist, gebildet. In einigen Ausführungsformen sind die dritten inneren Gateabstandhaltern 1130 durch die folgenden Schritte gebildet. Eine Dielektrikumschicht ist erst konform auf den offenliegenden Flächen des Trenchs 1120 gebildet, und dann wird ein Ätzprozess, wie etwa ein Trockenätzprozess, ausgeführt, um Abschnitte der Dielektrikumschicht zu entfernen, um den dritten inneren Gateabstandhalter 1130 an den Seitenwänden der zweiten Dummygateschicht 330 und der Ätzstoppschicht 320 zu bilden. Weiterhin kann der dritte innere Gateabstandhalter 1130 an der Seitenwand der strukturierten Maskenschicht 1110 gebildet sein. In einigen Ausführungsformen ist der dritte innere Gateabstandhalter 1130 aus SiN, Oxid, Metalloxid oder einem anderen Dielektrikum wie SiCxOyNz hergestellt. In einigen Ausführungsformen ist der dritte innere Gateabstandhalter 1130 durch Ausführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet.
  • Danach werden, wie in 1L-1 und 1L-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende erste Dummygateschicht 310, ein Abschnitt der Dummydielektrikumschicht 230, und die Halbleiterschicht 134 entfernt, um einen Ausschnitt 1210 zu bilden. 1L-2 ist eine Querschnittsansicht entlang Linie B-B' aus 1L-1. Ein erster Gatestapel 1220 ist gebildet und/oder in dem Ausschnitt 1210 gefüllt. Daher umkreist (umwickelt) der erste Gatestapel 1220 die erste Finnenstruktur 132.
  • Es sollte angemerkt werden, dass der erste Gatestapel 1220 einen ersten Abschnitt und einen zweiten Abschnitt umfassen. Der erste Abschnitt befindet sich neben der Seitenwand des zweiten Gatestapels 1320 (1M-2), und der zweite Abschnitt befindet sich direkt unter dem zweiten Gatestapel 1320. In einigen Ausführungsformen weist der erste Gatestapel 1220 eine L-förmige Struktur auf.
  • In einigen Ausführungsformen wird ein erster Ätzprozess ausgeführt, um die verbleibende erste Dummygateschicht 310 zu entfernen, und der Abschnitt der Dummydielektrikumschicht 230 wird offengelegt. Ein zweiter Ätzprozess wird dann ausgeführt, um die offenliegende Dummydielektrikumschicht 230 zu entfernen und die erste Finnenstruktur 132 und die Halbleiterschicht 134 werden offengelegt. Ein dritter Ätzprozess wird ausgeführt, um selektiv die Halbleiterschicht 134 aber nicht die erste Finnenstruktur 132 zu entfernen. Daher ist die erste Finnenstruktur 132 auf dem ersten inneren Gateabstandhalter 610 gebildet.
  • Nach dem Entfernen der Halbleiterschicht 134 wird der Ausschnitt 1210 durch die Isolierstrukturen 220, den ersten inneren Gateabstandhalter 610, die Ätzstoppschicht 320, den zweiten inneren Gateabstandhalter 620, den dritten inneren Gateabstandhalter 1130 und die Gateabstandhalter 420 definiert.
  • Die Gateabstandhalter 420 sind an gegenüberliegenden Seiten des ersten Gatestapels 1220 angeordnet. Der erste Gatestapel 1220 umfasst eine Gatedielektrikumschicht 1220a mit hohem k-Wert, eine Arbeitsfunktionsmetallschicht 1220b und eine Gateelektrode 12200. Die Gatedielektrikumschicht mit hohem k-Wert 1220a ist konform in dem Ausschnitt 1210 gebildet. Daher steht die Gatedielektrikumschicht mit hohem k-Wert 1220a mit den Isolierstrukturen 220, dem ersten inneren Gateabstandhalter 610, der Ätzstoppschicht 320, dem zweiten inneren Gateabstandhalter 620, dem dritten inneren Gateabstandhalter 1130, den Gateabstandhaltern 420 und der Halbleiterschicht 134 in Kontakt.
  • Weiterhin umgibt die Gatedielektrikumschicht mit hohem k-Wert 1220a die erste Finnenstruktur 132. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht mit hohem k-Wert 1220a ein Material wie Hafniumoxid (HfO2), Zirconiumoxid (ZrO2) oder Lanthanoxid (La2O3). In einigen Ausführungsformen kann die Gatedielektrikumschicht mit hohem k-Wert 1220a durch Ausführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet werden.
  • Die Arbeitsfunktionsmetallschicht 1220b ist konform auf der Gatedielektrikumschicht mit hohem k-Wert gebildet und die Arbeitsfunktionsmetallschicht 1220b umgibt die Halbleiterschicht 134 in einigen Ausführungsformen. Die Arbeitsfunktionsmetallschicht 1220b kann Materialien wie TiN, TaN, TiAlSi, TiSiN, TiAl, TaAI oder ein anderes geeignetes Material umfassen. In einigen Ausführungsformen kann die Arbeitsfunktionsmetallschicht 1220b durch Durchführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet sein.
  • Die Gateelektrode 1220c füllt den verbleibenden Raum in dem Ausschnitt 1210. Daher steht die Arbeitsfunktionsmetallschicht 1220b in Kontakt mit und befindet sich zwischen der Gatedielektrikumschicht mit hohem k-Wert 1220a und der Gateelektrode 1220c. Die Gateelektrode 1220c kann Material wie Wolfram oder Aluminium umfassen. Nach Abscheiden der Gatedielektrikumschicht mit hohem k-Wert 1220a, der Arbeitsfunktionsmetallschicht 1220b und der Gateelektrode 1220c kann dann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ausgeführt werden, um Abschnitte der Gatedielektrikumschicht mit hohem k-Wert 1220a, die Arbeitsfunktionsmetallschicht 1220b und die Gateelektrode 1220c außerhalb des Ausschnitts 1210 zu entfernen, um den ersten Gatestapel 1220 zu bilden. In einigen Ausführungsformen ist der erste Gatestapel 1220 ein p-Metallgatestapel.
  • Danach werden, wie in 1M-1 und 1M-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende zweite Dummygateschicht 330, die verbleibende Dummydielektrikumschicht 230, und die Halbleiterschichten 152 entfernt, um einen Ausschnitt 1310 zu bilden. Aufgrunddessen sind die Halbleiterschichten 154 offengelegt. 1M-2 ist eine Querschnittsansicht entlang Linie B-B' aus 1M-1.
  • Ein zweiter Gatestapel 1320 wird gebildet und/oder in dem Ausschnitt 1310 gefüllt. Daher umkreist (umwickelt) der zweite Gatestapel 1320 die Halbleiterschichten 154 und ist über dem ersten Gatestapel 1220 gebildet. Die Gateabstandhalter 420 sind an gegenüberliegenden Seiten des zweiten Gatestapels 1320 angeordnet.
  • Weiterhin umwickelt der zweite Gatestapel 1320 die Halbleiterschichten 154 (oder Nanostrukturen 154), die zweiten Seitenwandabstandhalter 720 befinden sich zwischen dem zweiten Gatestapel 1320 und den zweiten Epitaxiestrukturen 930, um ein Leck zwischen dem zweiten Gatestapel 1320 und den Source-/Drain-Regionen (S/D-Regionen) zu verhindern.
  • In einigen Ausführungsformen werden die verbleibende zweite Dummygateschicht 330, die verbleibende Dummydielektrikumschicht 230 und die Halbleiterschichten 152 durch Durchführen mehrerer Ätzprozesse entfernt. In einigen Ausführungsformen wird ein erster Ätzprozess ausgeführt, um die verbleibende zweite Dummygateschicht 330 zu entfernen, und die verbleibende Dummydielektrikumschicht 230 wird offengelegt. Ein zweiter Ätzprozess wird dann ausgeführt, um die offenliegende Dummydielektrikumschicht 230 zu entfernen und die Halbleiterschichten 152 und 154 werden offengelegt. Ein dritter Ätzprozess wird ausgeführt, um selektiv die Halbleiterschichten 152 aber nicht die Halbleiterschichten 154 zu entfernen. So bleiben die Halbleiterschichten 154 in einem Abstand voneinander und über dem zweiten inneren Gateabstandhalter 620 hängend zurück.
  • In einigen Ausführungsformen kann die Dicke der Ätzstoppschicht 320 ausreichend dick sei, um zu verhindern, dass die Ätzstoppschicht 320 während des zweiten Ätzprozesses entfernt wird. Nach dem Entfernen der Halbleiterschichten 154 wird der Ausschnitt 1310 durch die Ätzstoppschicht 320, den zweiten inneren Gateabstandhalter 620, den dritten inneren Gateabstandhalter 1130 und die Gateabstandhalter 420 definiert.
  • Der zweite Gatestapel 1320 umfasst eine Gatedielektrikumschicht 1320a mit hohem k-Wert, eine Arbeitsfunktionsmetallschicht 1320b und eine Gateelektrode 13200. Die Gatedielektrikumschicht mit hohem k-Wert 1320a ist konform in dem Ausschnitt 1310 gebildet. Weiterhin steht die Gatedielektrikumschicht mit hohem k-Wert 1320a mit der Ätzstoppschicht 320, dem zweiten inneren Gateabstandhalter 620, dem dritten inneren Gateabstandhalter 1130, den Gateabstandhaltern 420 und den Halbleiterschichten 154 in Kontakt.
  • Weiterhin umgibt die Gatedielektrikumschicht mit hohem k-Wert 1320a die Halbleiterschichten 154 und Räume zwischen den Halbleiterschichten 154 bleiben nach der Abscheidung der Gatedielektrikumschicht mit hohem k-Wert 1320a zurück. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht mit hohem k-Wert 1320a ein Material wie Hafniumoxid (HfO2), Zirconiumoxid (ZrO2) oder Lanthanoxid (La2O3). In einigen Ausführungsformen kann die Gatedielektrikumschicht mit hohem k-Wert 1320a durch Ausführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet werden.
  • Die Arbeitsfunktionsmetallschicht 1320b ist konform auf der Gatedielektrikumschicht mit hohem k-Wert gebildet und die Arbeitsfunktionsmetallschicht 1320b umgibt die Halbleiterschichten 154 in einigen Ausführungsformen. Die Arbeitsfunktionsmetallschicht 1320b kann Materialien wie TiN, TaN, TiAlSi, TiSiN, TiAl, TaAl oder ein anderes geeignetes Material umfassen. In einigen Ausführungsformen kann die Arbeitsfunktionsmetallschicht 1320b durch Durchführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet sein.
  • Die Gateelektrode 1320c füllt den verbleibenden Raum in dem Ausschnitt. Daher steht die Arbeitsfunktionsmetallschicht 1320b in Kontakt mit und befindet sich zwischen der Gatedielektrikumschicht mit hohem k-Wert 1320a und der Gateelektrode 13200. Die Gateelektrode 1320c kann Material wie Wolfram oder Aluminium umfassen. Nach Abscheiden der Gatedielektrikumschicht mit hohem k-Wert 1320a, der Arbeitsfunktionsmetallschicht 1320b und der Gateelektrode 1320c kann dann ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess), ausgeführt werden, um Abschnitte der Gatedielektrikumschicht mit hohem k-Wert 1320a, die Arbeitsfunktionsmetallschicht 1320b und die Gateelektrode 1320c außerhalb des Ausschnitts 1310 zu entfernen, um den zweiten Gatestapel 1320 zu bilden. In 1M-1 und 1M-2 ist der zweite Gatestapel 1320 ein n-Gatestapel.
  • Wie in 1M-1 und 1M-2 gezeigt, ist der erste Gatestapel 1220 ein p-Metallgatestapel und der zweite Gatestapel 1320 ist ein n-Metallgatestapel. In einigen anderen Ausführungsformen ist der erste Gatestapel 1220 ein n-Metallgatestapel und der zweite Gatestapel 1320 ist ein p-Metallgatestapel.
  • Wie in 1M-1 und 1M-2 gezeigt, bilden die erste Finnenstruktur 132, die ersten Epitaxiestrukturen 810 und der erste Gatestapel 1220 eine erste Vorrichtung 10, wie etwa einen p-FET (PFET). Die Halbleiterschichten 154, die zweiten Epitaxiestrukturen 930 und der zweite Gatestapel 1320 bilden eine zweite Vorrichtung 20, wie etwa einen n-FET (NFET). Die erste Vorrichtung 10 ist eine FinFET-Vorrichtung und die zweite Vorrichtung 20 ist eine Horizontal-Gate-All-Around-Vorrichtung (HGAA-Vorrichtung). Daher sind die erste Vorrichtung 10 und die zweite Vorrichtung 20 auf dem Substrat 110 gestapelt und die erste Vorrichtung 10 ist zwischen der zweiten Vorrichtung 20 und dem Substrat 110 angeordnet. Die Kanäle der ersten Vorrichtung 10 (d. h. der ersten Finnenstruktur 132) sind zwischen dem Substrat 110 und den Kanälen der zweiten Vorrichtung 20 (d. h. den Halbleiterschichten 154) angeordnet. In einigen Ausführungsformen ist eine der ersten Vorrichtung 10 und der zweiten Vorrichtung 20 eine Logikschaltungsvorrichtung, und die andere ist der statische Direktzugriffspeicher (SRAM).
  • Die erste Vorrichtung 10 ist von der zweiten Vorrichtung 20 durch die Ätzstoppschicht 320, den zweiten inneren Gateabstandhalter 620 und den dritten inneren Gateabstandhalter 1130 getrennt. Genauer sind die Ätzstoppschicht 320, der zweite innere Gateabstandhalter 620 und der dritte innere Gateabstandhalter 1130 zwischen und in Kontakt mit dem ersten Gatestapel 1220 und dem zweiten Gatestapel 1320 angeordnet. Das heißt, der erste Gatestapel 1220 ist von dem zweiten Gatestapel 1320 isoliert. Weiterhin ist der zweite innere Gateabstandhalter 620 zwischen der ersten Finnenstruktur 132 und den Halbleiterschichten 154 angeordnet. Der zweite innere Gateabstandhalter 620 umfasst eine obere Fläche in direktem Kontakt mit dem zweite Gatestapel 1320 und eine untere Fläche in direktem Kontakt mit dem ersten Gatestapel 1220.
  • Der zweite Gatestapel 1320 ist über dem ersten Gatestapel 1220 angeordnet. Genauer ist die Dicke T1 des ersten Gatestapels 1220 größer als die Dicke T2 des zweiten Gatestapels 1320. Die untere Fläche des ersten Gatestapels 1220 ist tiefer als die untere Fläche des zweiten Gatestapels 1320. Die oberste Fläche des ersten Gatestapels 1220 ist höher als die untere Fläche des zweiten Gatestapels 1320. In einigen Ausführungsformen ist die obere Fläche 1222 des ersten Gatestapels 1220 im Wesentlichen koplanar mit der oberen Fläche 1322 des zweiten Gatestapels 1320. Die Isolierstruktur 220 ist zwischen dem ersten Gatestapel 1220 und dem Substrat 110 angeordnet und der zweite Gatestapel 1320 ist über der Isolierstruktur 220 angeordnet und weist einen Abstand um den ersten Gatestapel 1220 von der Isolierstruktur 220 auf.
  • Danach wird, wie in 1N gezeigt, nach einigen Ausführungsformen der Offenbarung das obere ILD 1010 strukturiert, um eine Anzahl von Trenches 1410 an gegenüberliegenden Seiten des ersten Gatestapels 1220 zu bilden. Eine Anzahl von Kontaktabstandhalten 1420 ist mindestens an Seitenwänden des verbleibenden oberen ILD 1010 und der Ätzstoppschicht 920, die durch die Trenches 1410 offengelegt ist, gebildet.
  • In einigen Ausführungsformen ist eine Dielektrikumschicht konform auf den offenliegenden Flächen der Trenches 1410 gebildet, und dann wird ein Ätzprozess, wie etwa ein Trockenätzprozess, ausgeführt, um Abschnitte der Dielektrikumschicht zu entfernen, um den Kontaktabstandhalter 1420 an den Seitenwänden des verbleibenden oberen ILD 1010 und der Ätzstoppschicht 920 zu bilden. In einigen Ausführungsformen sind die Kontaktabstandhalter 1420 durch SiN, Oxid, Metalloxid oder ein anders Dielektrikum wie SiCxOyNz gebildet. In einigen Ausführungsformen sind die Kontaktabstandhalter 1420 durch Ausführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses gebildet.
  • Als nächstes wird, wie in 10 gezeigt, nach einigen Ausführungsformen der Offenbarung das verbleibende obere ILD 1010 ausgeschnitten, um eine Anzahl von Trenches 1510 an gegenüberliegenden Seiten des zweiten Gatestapels 1320 zu bilden. Die Trenches 1510 legen jeweils mindestens Abschnitte der zweiten Epitaxiestrukturen 930 offen.
  • In einigen Ausführungsformen wird das verbleibende obere ILD 1010 teilweise entfernt, sodass ein Abschnitt des obere ILD 1010 auf der Ätzstoppschicht 920 zurückbleibt wie in 1O gezeigt. In einigen anderen Ausführungsformen wird das verbleibende obere ILD 1010 entfernt, sodass die Ätzstoppschicht 920 durch die Trenches 1510 offengelegt wird.
  • Danach wird, wie in 1P gezeigt, nach einigen Ausführungsformen der Offenbarung das verbleibende untere ILD 910 entfernt, um eine Anzahl von Ausschnitten 1610 an gegenüberliegenden Seiten des ersten Gatestapels 1220 zu bilden. Aufgrunddessen legen die jeweiligen Ausschnitte 1610 die ersten Epitaxiestrukturen 810, die Isolierstrukturen 220 und die Isolierschichten 510 offen.
  • Danach wird, wie in 1Q gezeigt, nach einigen Ausführungsformen der Offenbarung die ersten Epitaxiestrukturen 810 und die zweiten Epitaxiestrukturen 930 einem Silizidprozess unterzogen, um eine erste Metallsilizidschicht 1705, die die ersten Epitaxiestrukturen 810 umgibt, und eine zweite Metallsilizidschicht 1715, die einen Abschnitt der zweiten Epitaxiestrukturen 930 umgibt, zu bilden.
  • In einigen Ausführungsformen sind die erste Metallsilizidschicht 1705 und die zweite Metallsilizidschicht 1715 durch die folgenden Schritte gebildet. Eine dünne Metallschicht (nicht dargestellt) wird zuerst gebildet, und das Substrat 110 wird dann erhitzt, was dazu führt, dass Silizium und Germanium mit dem Metall reagieren, wo sie in Kontakt stehen. In einigen Ausführungsformen ist die dünne Metallschicht aus Nickel, Platin, Palladium, Vanadium, Titan, Kobalt, Tantal, Ytterbium, Zirconium und Kombinationen daraus hergestellt. Nach der Reaktion ist die erste Metallsilizidschicht 1705 zwischen der ersten Epitaxiestruktur 810 und der Metallschicht gebildet und die zweite Metallsilizidschicht 1715 ist zwischen den zweiten Epitaxiestrukturen 930 und der Metallschicht gebildet. Die nicht reagierte Metallschicht wird selektiv durch Verwendung eines Ätzmittels entfernt, das Metall angreift, aber nicht die erste Metallsilizidschicht 1705 und die zweite Metallsilizidschicht 1715 angreift.
  • Nach dem Silizidprozess wird eine Anzahl erster Kontakte 1710 jeweils in den Ausschnitten 1610 gebildet, und eine Anzahl zweiter Kontakte 1720 wird jeweils in den Trenches 1510 und über den ersten Kontakten 1710 gebildet. Daher stehen die ersten Kontakte 1710 mit der ersten Metallsilizidschicht 1705 in Kontakt und wickeln sich darum, während die zweiten Kontakte 1720 mit der zweiten Metallsilizidschicht 1715 in Kontakt stehen und sich darum wickeln.
  • In einigen Ausführungsformen sind die ersten Kontakte 1710 und die zweiten Kontakte 1720 jeweils aus Metall wie Wolfram (W), Kobalt (Co), Ruthenium (Ru), Aluminium (AI), Kupfer (Cu) oder einem anderen geeigneten Material hergestellt. Nach dem Abscheiden der ersten Kontakte 1710 und der zweiten Kontakte 1720 kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) ausgeführt werden. Daher sind die obere Fläche des ersten Kontakts 1710 und die obere Fläche des zweiten Kontakts 1720 koplanar.
  • Der erste Kontakt 1710 ist von dem zweiten Kontakt 1720 durch die Ätzstoppschicht 920, das obere ILD 1010 und den Kontaktabstandhalter 1420 getrennt. Genauer sind die Ätzstoppschicht 920, das obere ILD 1010 und der Kontaktabstandhalter 1420 zwischen und in Kontakt mit dem ersten Kontakt 1710 und dem zweiten Kontakt 1720 angeordnet. Das heißt, der erste Kontakt 1710 ist von dem zweiten Kontakt 1720 isoliert. Weiterhin ist die Ätzstoppschicht 920 zwischen der ersten Epitaxiestruktur 810 und der zweiten Epitaxiestruktur 930 angeordnet.
  • In der ersten Ausführungsform ist die erste Vorrichtung 10, wie etwa ein p-FET (PFET) über dem Substrat 110 gebildet und die zweite Vorrichtung 20, wie etwa ein n-FET (NFET) ist über der ersten Vorrichtung 10 gebildet. In einigen Ausführungsformen umfasst die erste Vorrichtung 10 eine erste Finnenstruktur, die Si als einen Kanal aufweist, und die zweite Vorrichtung umfasst eine Anzahl Nanostrukturen (Nanowires, Nanosheets usw.), die eine Anzahl Si Kanäle aufweisen.
  • In einigen Ausführungsformen umfasst die Halbleitervorrichtung 100a umfasst eine FinFET-Vorrichtung und eine Nanostruktur-GAA-Vorrichtung, die aufeinander gestapelt sind. Durch Anwenden des zweiten inneren Gateabstandhalters 620 und des dritten inneren Gateabstandhalters 1130 zwischen Kanälen der ersten Vorrichtung 10 und der zweiten Vorrichtung 20 können die Kanäle zusammen gestapelt sein, während sie voneinander isoliert sind. Weiterhin isoliert der zweite innere Gateabstandhalter 620 und der dritte innere Gateabstandhalter 1130 ferner die Gatestapel der ersten Vorrichtung 10 und der zweiten Vorrichtung 20. Weiterhin sind der erste Kontakt 1710 und der zweite Kontakt 1720 der ersten Vorrichtung 10 und der zweiten Vorrichtung 20 zusammen gestapelt und voneinander isoliert. Mit dieser Konfiguration wird der Layoutbereich der Halbleitervorrichtung 100a verringert und die Vorrichtungsdichte davon wird erhöht.
  • 2A bis 2Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur 100b nach einigen Ausführungsformen der Offenbarung. Einige Prozesse und Materialien, die verwendet werden, die Halbleitervorrichtungsstruktur 100a zu bilden, sind ähnlich oder gleich wie die, die zum Bilden der Halbleitervorrichtungsstruktur 100b verwendet werden, und werden hierin nicht wiederholt. Die Halbleitervorrichtungsstruktur 100b aus 2Q ist ähnlich wie die Halbleitervorrichtungsstruktur 100a aus 1Q, wobei die Unterschiede zwischen 2Q und 1Q sind, dass die erste Finnenstruktur 132 aus SiGe hergestellt ist, um die erste Vorrichtung 10 in 2Q zu bilden (wie etwa p-FET (PFET)).
  • 2A ist ähnlich oder gleich wie 1A, die erste Finnenstruktur 132 ist über der ersten Opferschicht 120 gebildet und die Halbleiterschicht 134 ist über der ersten Finnenstruktur 132 gebildet.
  • In einigen Ausführungsformen ist die erste Finnenstruktur 132 aus SiGe-Schichten hergestellt, die einen Germaniumanteil aufweisen, der geringer als der Germaniumanteil in der ersten Opferschicht 120 ist. In einigen Ausführungsformen liegt der Germaniumanteil der ersten Finnenstruktur 132 in einem Bereich zwischen ca. 20 Prozent und ca. 30 Prozent. Weiterhin kann ein Unterschied zwischen den Germaniumanteilen der ersten Opferschicht 120 und dem Germaniumanteil der ersten Finnenstruktur 132 größer als ca. 20 Prozent oder mehr sein.
  • In einigen Ausführungsformen ist die Halbleiterschicht 134 aus Silizium (Si) hergestellt. In einigen Ausführungsformen ist die Halbleiterschicht 134 aus Silizium hergestellt, das frei von Germanium (Ge) ist. In einigen Ausführungsformen ist die Halbleiterschicht 134 im aus reinen Siliziumschichten hergestellt, beispielsweise mit einem Germaniumanteil von weniger als ca. 1 Prozent. Weiterhin kann die Halbleiterschicht 134 intrinsisch sein, die nicht mit p- und n-Unreinheiten dotiert sind.
  • Danach wird, wie in 2B gezeigt, nach einigen Ausführungsformen der Offenbarung der Halbleiterstreifen 210 gebildet und die Isolierstruktur 220 wird gebildet. Nachfolgend ist die Dummydielektrikumschicht 230 konform gebildet, um den Halbleiterstreifen 210 abzudecken.
  • Als nächstes werden, wie in 2C gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Dummygateschicht 310, die Ätzstoppschicht 320 und die zweite Dummygateschicht 330 auf dem Halbleiterstreifen 210 gebildet. Als nächstes ist die strukturierte Hartmaske 340 über der zweiten Dummygateschicht 330 gebildet.
  • Danach wird, wie in 2D gezeigt, nach einigen Ausführungsformen der Offenbarung der Dummygatestapel 410, der den Halbleiterstreifen 210 überkreuzt, gebildet, und dann sind die Gateabstandhalter 420 an Seitenwänden des Dummygatestapels 410 gebildet.
  • Als nächstes werden, wie in 2E gezeigt, nach einigen Ausführungsformen der Offenbarung ein Abschnitt des Halbleiterstreifens 210 und der Dummydielektrikumschicht 230, der durch den Dummygatestapel 410 und die Gateabstandhalter 420 unbedeckt ist, entfernt, um den Kanalabschnitt des Halbleiterstreifens 210 und die obere Fläche des Substrats 110 offenzulegen. Nachfolgend wird eine Isolierschicht 510 auf der oberen Fläche des Substrats 110 gebildet.
  • Danach wird, wie in 2F gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Opferschicht 120 und die zweite Opferschicht 140 entfernt, um die Öffnung 122 und die Öffnung 142 zu bilden. Als nächstes wird der erste innere Gateabstandhalter 610 in der Öffnung 122 gebildet und der zweite innere Gateabstandhalter 620 wird in der Öffnung 142 gebildet.
  • Nachfolgend werden, wie in 2G-1 und 2G-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die Halbleiterschicht 134 und die Halbleiterschichten 152 zugeschnitten, um erste Seitenwandabstandhalter 710 an gegenüberliegenden Seiten der Halbleiterschicht 134, und zweite Seitenwandabstandhalter 720 an gegenüberliegenden Seiten der Halbleiterschichten 152 zu bilden. Der zweite innere Gateabstandhalter 620 weist die obere Fläche in direktem Kontakt mit den unteren Flächen des zweiten Seitenwandabstandhalters 720 und der unteren Fläche in direktem Kontakt mit den oberen Flächen der ersten Seitenwandabstandhalter 710 auf.
  • Es sollte angemerkt werden, dass, da sich die Materialien der Halbleiterschicht 134 und Halbleiterschichten 152 von der ersten Finnenstruktur 132 und den Halbleiterschichten 154 unterscheiden, sind deren Ätzraten unterschiedlich und die erste Finnenstruktur 132 und die Halbleiterschichten 154 bleiben vorhanden, während die Halbleiterschicht 134 und die Halbleiterschichten 152 zugeschnitten werden.
  • Als nächstes werden, wie in 2H-1 und 2H-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die ersten Epitaxiestrukturen 810 an gegenüberliegenden Seitenwänden der ersten Finnenstruktur 132 und der Halbleiterschichten 154 gebildet.
  • Als nächstes wird, wie in 2I-1 und 2I-2 gezeigt, nach einigen Ausführungsformen der Offenbarung das untere ILD 910 gebildet, um die ersten Epitaxiestrukturen 810 in Kontakt mit der ersten Finnenstruktur 132 zu umgeben und die ersten Epitaxiestrukturen 810 in Kontakt mit den Halbleiterschichten 154 freizulegen. Danach wird die Ätzstoppschicht 920 auf dem unteren ILD 910 gebildet und die zweiten Epitaxiestrukturen 930 werden an gegenüberliegenden Seitenwänden der Halbleiterschichten 154 gebildet.
  • Dann wird, wie in 2J gezeigt, nach einigen Ausführungsformen der Offenbarung das obere ILD 1010 auf der Ätzstoppschicht 920 und mindestens an gegenüberliegenden Seiten des Dummygatestapels 410 gebildet.
  • Danach werden, wie in 2K-1 und 2K-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die zweite Dummygateschicht 330 und die Ätzstoppschicht 320 durch Verwendung der strukturierten Hartmaske 1110 als eine Maske strukturiert, um den Trench 1120 zwischen den Gateabstandhaltern 420 zu bilden. Der dritter innerer Gateabstandhalter 1130 ist mindestens an Seitenwänden der zweiten Dummygateschicht 330 und der Ätzstoppschicht 320, die durch den Trench 1120 offengelegt ist, gebildet.
  • Als nächstes werden, wie in 2L-1 und 2L-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende erste Dummygateschicht 310, ein Abschnitt der Dummydielektrikumschicht 230, und die Halbleiterschicht 134 entfernt, um den Ausschnitt 1210 zu bilden. Der erster Gatestapel 1220 wird in den Ausschnitt 1210 gefüllt. Da die erste Finnenstruktur 132 und die Halbleiterschicht 134 aus unterschiedlichen Materialien hergestellt sind, wird die Halbleiterschicht 134 entfernt aber die erste Finnenstruktur 132 bleibt zurück. Der erste Gatestapel 1220 umwickelt die erste Finnenstruktur 132.
  • Nachfolgend sind die Prozesse, die auf 2M-1 bis 2Q ausgeführt werden, dieselben oder ähnliche wie der Prozess, der auf 1M-1 bis 1Q ausgeführt wird, und werden daher um der Kürze Willen weggelassen.
  • In der zweiten Ausführungsform ist die erste Vorrichtung 10, wie etwa ein p-FET (PFET) über dem Substrat 110 gebildet und die zweite Vorrichtung 20, wie etwa ein n-FET (NFET) ist über der ersten Vorrichtung 10 gebildet. In einigen Ausführungsformen umfasst die erste Vorrichtung 10 eine erste Finnenstruktur 132, die SiGe als einen Kanal aufweist, und die zweite Vorrichtung 20 umfasst eine Anzahl Nanostrukturen (wie etwa Halbleiterschichten 154.), die eine Anzahl Si Kanäle aufweisen.
  • 3A bis 3Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur 100c nach einigen Ausführungsformen der Offenbarung. Einige Prozesse und Materialien, die verwendet werden, die Halbleitervorrichtungsstruktur 100c zu bilden, sind ähnlich oder gleich wie die, die zum Bilden der Halbleitervorrichtungsstruktur 100a verwendet werden, und werden hierin nicht wiederholt.
  • Wie in 3A gezeigt, ist ein erster Halbleiterstapel 130 über der ersten Opferschicht 120 gebildet. Der erste Halbleiterstapel 130 umfasst die Halbleiterschichten 132 und die Halbleiterschichten 134. Die zweite Opferschicht 140 ist auf dem ersten Halbleiterstapel 130 gebildet. Eine zweite Finnenstruktur 155 ist über der zweiten Opferschicht 140 gebildet. Danach wird die strukturierte Hartmaske 160 über der zweiten Finnenstruktur 155 gebildet. In einigen Ausführungsformen ist jede der Halbleiterschichten 132 aus Si hergestellt, und jede der Halbleiterschichten 134 ist aus SiGe hergestellt.
  • In einigen Ausführungsformen ist die zweite Finnenstruktur 155 aus Silizium (Si) hergestellt. In einigen Ausführungsformen ist die zweite Finnenstruktur 155 aus Silizium hergestellt, das frei von Germanium (Ge) ist. In einigen Ausführungsformen ist die zweite Finnenstruktur 155 im Wesentlichen aus reinen Siliziumschichten hergestellt, beispielsweise mit einem Germaniumanteil von weniger als ca. 1 Prozent. Weiterhin kann die zweite Finnenstruktur 155 intrinsisch sein, die nicht mit p- und n-Unreinheiten dotiert sind.
  • Als nächstes werden, wie in 3B gezeigt, nach einigen Ausführungsformen der Offenbarung das Substrat 110, die erste Opferschicht 120, der erste Halbleiterstapel 130, die zweite Opferschicht 140, die zweite Finnenstruktur 155 unter Verwendung der strukturierten Hartmaske 160 strukturiert, um einen Halbleiterstreifen 210 zu bilden.
  • Danach wird, wie in 3C gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Dummygateschicht 310, die Ätzstoppschicht 320 und die zweite Dummygateschicht 330 auf dem Halbleiterstreifen 210 gebildet. Als nächstes ist die strukturierte Hartmaske 340 über der zweiten Dummygateschicht 330 gebildet.
  • Danach wird, wie in 3D gezeigt, nach einigen Ausführungsformen der Offenbarung der Dummygatestapel 410, der den Halbleiterstreifen 210 überkreuzt, gebildet, und dann sind die Gateabstandhalter 420 an Seitenwänden des Dummygatestapels 410 gebildet.
  • Als nächstes wird, wie in 3E gezeigt, nach einigen Ausführungsformen der Offenbarung ein Abschnitt des Halbleiterstreifens 210 und der Dummydielektrikumschicht 230, der durch den Dummygatestapel 410 und die Gateabstandhalter 420 unbedeckt ist, entfernt, um den Kanalabschnitt des Halbleiterstreifens 210 und die obere Fläche des Substrats 110 offenzulegen. Nachfolgend wird eine Isolierschicht 510 auf der oberen Fläche des Substrats 110 gebildet.
  • Dann werden, wie in 3F gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Opferschicht 120 und die zweite Opferschicht 140 entfernt, um die Öffnung 122 und die Öffnung 142 zu bilden. Als nächstes wird der erste innere Gateabstandhalter 610 in der Öffnung 122 gebildet und der zweite innere Gateabstandhalter 620 wird in der Öffnung 142 gebildet.
  • Nachfolgend werden, wie in 3G-1 und 3G-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die Halbleiterschichten 134 zugeschnitten, um die ersten Seitenwandabstandhalter 710 an gegenüberliegenden Seiten der Halbleiterschicht 134 zu bilden.
  • Es sollte angemerkt werden, dass, da sich die Materialien der Halbleiterschichten 134 von der zweiten Finnenstruktur 155 und den Halbleiterschichten 132 unterscheiden, sind deren Ätzraten unterschiedlich und die zweite Finnenstruktur 155 und die Halbleiterschichten 132 bleiben vorhanden, während die Halbleiterschichten 134 zugeschnitten werden.
  • Als nächstes werden, wie in 3H-1 und 3H-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die ersten Epitaxiestrukturen 810 an gegenüberliegenden Seitenwänden der Halbleiterschichten 132 und der zweiten Finnenstruktur 155 gebildet. Es sollte angemerkt werden, dass, da die ersten Epitaxiestrukturen 810 nicht in direktem Kontakt mit den ersten Seitenwandabstandhaltern 710 stehen, und daher ein Luftraum 811 zwischen den ersten Epitaxiestrukturen 810 und den ersten Seitenwandabstandhaltern 710 bleibt.
  • Als nächstes wird, wie in 3I-1 und 3I-2 gezeigt, nach einigen Ausführungsformen der Offenbarung das untere ILD 910 gebildet, um die ersten Epitaxiestrukturen 810 in Kontakt mit den Halbleiterschichten 134 zu umgeben und die ersten Epitaxiestrukturen 810 in Kontakt mit der zweiten Finnenstruktur 155 freizulegen. Danach wird die Ätzstoppschicht 920 auf dem unteren ILD 910 gebildet und die zweiten Epitaxiestrukturen 930 werden an gegenüberliegenden Seitenwänden der zweiten Finnenstruktur 155 gebildet.
  • Dann wird, wie in 3J gezeigt, nach einigen Ausführungsformen der Offenbarung das obere ILD 1010 auf der Ätzstoppschicht 920 und mindestens an gegenüberliegenden Seiten des Dummygatestapels 410 gebildet.
  • Danach werden, wie in 3K-1 und 3K-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die zweite Dummygateschicht 330 und die Ätzstoppschicht 320 durch Verwendung der strukturierten Hartmaske 1110 als eine Maske strukturiert, um den Trench 1120 zwischen den Gateabstandhaltern 420 zu bilden. Der dritter innerer Gateabstandhalter 1130 ist mindestens an Seitenwänden der zweiten Dummygateschicht 330 und der Ätzstoppschicht 320, die durch den Trench 1120 offengelegt ist, gebildet.
  • Als nächstes werden, wie in 3L-1 und 3L-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende erste Dummygateschicht 310, ein Abschnitt der Dummydielektrikumschicht 230, und die Halbleiterschicht 132 entfernt, um den Ausschnitt 1210 zu bilden. Der erster Gatestapel 1220 wird in den Ausschnitt 1210 gefüllt. Da die Halbleiterschichten 132 und die Halbleiterschichten 134 aus unterschiedlichen Materialien hergestellt sind, werden die Halbleiterschichten 134 entfernt, aber die Halbleiterschichten 132 bleiben zurück. Der erste Gatestapel 1220 umwickelt die Halbleiterschichten 132.
  • Danach werden, wie in 3M-1 und 3M-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende zweite Dummygateschicht 330 und die verbleibende Dummydielektrikumschicht 230 entfernt, um den Ausschnitt 1310 zu bilden. Aufgrunddessen wird die zweite Finnenstruktur 155 offengelegt. Als nächstes wird ein zweiter Gatestapel 1320 gebildet und/oder in dem Ausschnitt 1310 gefüllt. Daher umkreist (umwickelt) der zweite Gatestapel 1320 die zweite Finnenstruktur 155 und ist über dem ersten Gatestapel 1220 gebildet. In einigen Ausführungsformen steht die zweite Finnenstruktur 155 in direktem Kontakt mit dem zweiten Gatestapel 1320.
  • Wie in 3M-1 und 3M-2 gezeigt, ist der erste Gatestapel 1220 n-Metallgatestapel und der zweite Gatestapel 1320 ist ein p-Metallgatestapel. In einigen anderen Ausführungsformen ist der erste Gatestapel 1220 ein p-Metallgatestapel und der zweite Gatestapel 1320 ist ein n-Metallgatestapel.
  • Wie in 3M-1 und 3M-2 gezeigt, bilden die Halbleiterschichten 132, die ersten Epitaxiestrukturen 810 und der erste Gatestapel 1220 eine erste Vorrichtung 10, wie etwa einen n-FET (NFET). Die zweite Finnenstruktur 155, die zweiten Epitaxiestrukturen 930 und der zweite Gatestapel 1320 bilden eine zweite Vorrichtung 20, wie etwa einen p-FET (PFET). Die erste Vorrichtung 10 weist eine Horizontal-Gate-All-Around-Vorrichtung (HGAA-Vorrichtung) auf, Struktur und die zweite Vorrichtung 20 weist eine FinFET-Vorrichtung auf. Daher sind die erste Vorrichtung 10 und die zweite Vorrichtung 20 auf dem Substrat 110 gestapelt und die erste Vorrichtung 10 ist zwischen der zweiten Vorrichtung 20 und dem Substrat 110 angeordnet.
  • Nachfolgend sind die Prozesse, die auf 3N bis 3Q ausgeführt werden, dieselben oder ähnliche wie der Prozess, der auf 1N-1 bis 1Q ausgeführt wird, und werden daher um der Kürze Willen weggelassen.
  • In der dritten Ausführungsform ist die erste Vorrichtung 10, wie etwa ein n-FET (NFET) über dem Substrat 110 gebildet und die zweite Vorrichtung 20, wie etwa ein p-FET (PFET) ist über der ersten Vorrichtung 10 gebildet. In einigen Ausführungsformen umfasst die erste Vorrichtung 10 eine Anzahl Nanostrukturen (auch bezeichnet als Nanowires, Nanosheets), die eine Anzahl Si-Kanäle aufweisen, und die zweite Vorrichtung 20 umfasst die zweite Finnenstruktur 155, die Si als einen Kanal aufweist. In einigen anderen Ausführungsformen umfasst die erste Vorrichtung 10 eine Anzahl Nanostrukturen (Nanowires), die eine Anzahl Si-Kanäle aufweisen, und die zweite Vorrichtung 20 umfasst die zweite Finnenstruktur, die SiGe als einen Kanal aufweist.
  • 4A bis 4Q zeigen perspektivische Darstellungen verschiedener Stufen des Bildens einer Halbleitervorrichtungsstruktur 100d nach einigen Ausführungsformen der Offenbarung. Einige Prozesse und Materialien, die verwendet werden, die Halbleitervorrichtungsstruktur 100d zu bilden, sind ähnlich oder gleich wie die, die zum Bilden der Halbleitervorrichtungsstruktur 100c verwendet werden, und werden hierin nicht wiederholt.
  • Wie in 4A gezeigt ist, ist der erste Halbleiterstapel 130 über der ersten Opferschicht 120 gebildet und der zweite Halbleiterstapel 150 ist über der zweiten Opferschicht 140 gebildet. Der zweite Halbleiterstapel 150 umfasst die Halbleiterschicht 152 und die Halbleiterschicht 154.
  • In einigen Ausführungsformen ist die Halbleiterschicht 152 aus SiGe hergestellt und die Halbleiterschicht 154 ist aus Si hergestellt. In einigen Ausführungsformen ist die Dicke der Halbleiterschicht 152 kleiner als die Halbleiterschicht 154.
  • Danach wird, wie in 4B gezeigt, nach einigen Ausführungsformen der Offenbarung das Substrat 110, die erste Opferschicht 120, der erste Halbleiterstapel 130, die zweite Opferschicht 140, der zweite Halbleiterstapel 150 unter Verwendung der strukturierten Hartmaske 160 strukturiert, um den Halbleiterstreifen 210 zu bilden.
  • Danach wird, wie in 4C gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Dummygateschicht 310, die Ätzstoppschicht 320 und die zweite Dummygateschicht 330 auf dem Halbleiterstreifen 210 gebildet. Als nächstes ist die strukturierte Hartmaske 340 über der zweiten Dummygateschicht 330 gebildet.
  • Danach wird, wie in 4D gezeigt, nach einigen Ausführungsformen der Offenbarung der Dummygatestapel 410, der den Halbleiterstreifen 210 überkreuzt, gebildet, und dann sind die Gateabstandhalter 420 an Seitenwänden des Dummygatestapels 410 gebildet.
  • Als nächstes werden, wie in 4E gezeigt, nach einigen Ausführungsformen der Offenbarung ein Abschnitt des Halbleiterstreifens 210 und der Dummydielektrikumschicht 230, der durch den Dummygatestapel 410 und die Gateabstandhalter 420 unbedeckt ist, entfernt, um den Kanalabschnitt des Halbleiterstreifens 210 und die obere Fläche des Substrats 110 offenzulegen. Nachfolgend wird eine Isolierschicht 510 auf der oberen Fläche des Substrats 110 gebildet.
  • Dann werden, wie in 4F gezeigt, nach einigen Ausführungsformen der Offenbarung die erste Opferschicht 120 und die zweite Opferschicht 140 entfernt, um die Öffnung 122 und die Öffnung 142 zu bilden. Als nächstes wird der erste innere Gateabstandhalter 610 in der Öffnung 122 gebildet und der zweite innere Gateabstandhalter 620 wird in der Öffnung 142 gebildet.
  • Nachfolgend werden, wie in 4G-1 und 4G-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die Halbleiterschichten 134 zugeschnitten, um die ersten Seitenwandabstandhalter 710 an gegenüberliegenden Seiten der Halbleiterschicht 134 zu bilden, die Halbleiterschichten 152 ist zugeschnitten den zweiten Seitenwandabstandhalter 720 unter der Halbleiterschicht 154 zu bilden.
  • Es sollte angemerkt werden, dass, da sich die Materialien der Halbleiterschicht 152 und Halbleiterschichten 134 von dem Halbleiter 154 und den Halbleiterschichten 132 unterscheiden, sind deren Ätzraten unterschiedlich und die Halbleiterschicht 154 und die Halbleiterschichten 132 bleiben vorhanden, während die Halbleiterschicht 152 und die Halbleiterschichten 134 und zugeschnitten werden.
  • Als nächstes werden, wie in 4H-1 und 4H-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die ersten Epitaxiestrukturen 810 an gegenüberliegenden Seitenwänden der Halbleiterschichten 132 und der Halbleiterschicht 154 gebildet.
  • Als nächstes wird, wie in 4I-1 und 4I-2 gezeigt, nach einigen Ausführungsformen der Offenbarung das untere ILD 910 gebildet, um die ersten Epitaxiestrukturen 810 in Kontakt mit den Halbleiterschichten 132 zu umgeben und die ersten Epitaxiestrukturen 810 in Kontakt mit der zweiten Finnenstruktur 155 freizulegen. Danach wird die Ätzstoppschicht 920 auf dem unteren ILD 910 gebildet und die zweiten Epitaxiestrukturen 930 werden an gegenüberliegenden Seitenwänden der zweiten Finnenstruktur 155 gebildet.
  • Dann werden, wie in 4J gezeigt, nach einigen Ausführungsformen der Offenbarung das obere ILD 1010 auf der Ätzstoppschicht 920 und mindestens an gegenüberliegenden Seiten des Dummygatestapels 410 gebildet.
  • Danach werden, wie in 4K-1 und 4K-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die zweite Dummygateschicht 330 und die Ätzstoppschicht 320 durch Verwendung der strukturierten Hartmaske 1110 als eine Maske strukturiert, um den Trench 1120 zwischen den Gateabstandhaltern 420 zu bilden. Der dritter innerer Gateabstandhalter 1130 ist mindestens an Seitenwänden der zweiten Dummygateschicht 330 und der Ätzstoppschicht 320, die durch den Trench 1120 offengelegt ist, gebildet.
  • Als nächstes werden, wie in 4L-1 und 4L-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende erste Dummygateschicht 310, ein Abschnitt der Dummydielektrikumschicht 230, und die Halbleiterschicht 134 entfernt, um den Ausschnitt 1210 zu bilden. Der erster Gatestapel 1220 wird in den Ausschnitt 1210 gefüllt.
  • Danach werden, wie in 4M-1 und 4M-2 gezeigt, nach einigen Ausführungsformen der Offenbarung die verbleibende zweite Dummygateschicht 330, die verbleibende Dummydielektrikumschicht 230, und die Halbleiterschicht 152 entfernt werden entfernt, um den Ausschnitt 1310 zu bilden. Aufgrunddessen ist die Halbleiterschicht 154 offengelegt. Als nächstes wird ein zweiter Gatestapel 1320 gebildet und/oder in dem Ausschnitt 1310 gefüllt. Daher umkreist (umwickelt) der zweite Gatestapel 1320 die Halbleiterschicht 154 und ist über dem ersten Gatestapel 1220 gebildet.
  • Wie in 4M-1 und 4M-2 gezeigt, ist der erste Gatestapel 1220 n-Metallgatestapel und der zweite Gatestapel 1320 ist ein p-Metallgatestapel. In einigen anderen Ausführungsformen ist der erste Gatestapel 1220 ein p-Metallgatestapel und der zweite Gatestapel 1320 ist ein n-Metallgatestapel.
  • Wie in 4M-1 und 4M-2 gezeigt, bilden die Halbleiterschichten 132, die ersten Epitaxiestrukturen 810 und der erste Gatestapel 1220 eine erste Vorrichtung 10, wie etwa einen n-FET (NFET). Die Halbleiterschicht 154, die zweiten Epitaxiestrukturen 930 und der zweite Gatestapel 1320 bilden die zweite Vorrichtung 20, wie etwa einen p-FET (PFET). Die erste Vorrichtung 10 weist eine Horizontal-Gate-All-Around-Vorrichtung (HGAA-Vorrichtung) auf und die zweite Vorrichtung 20 weist ebenfalls eine Horizontal-Gate-All-Around-Vorrichtung (HGAA-Vorrichtung) auf. Daher sind die erste Vorrichtung 10 und die zweite Vorrichtung 20 auf dem Substrat 110 gestapelt und die erste Vorrichtung 10 ist zwischen der zweiten Vorrichtung 20 und dem Substrat 110 angeordnet.
  • Nachfolgend sind die Prozesse, die auf 4N bis 4Q ausgeführt werden, dieselben oder ähnliche wie der Prozess, der auf 3N-1 bis 3Q ausgeführt wird, und werden daher um der Kürze Willen weggelassen.
  • In der vierten Ausführungsform ist die erste Vorrichtung 10, wie etwa ein n-FET (NFET) über dem Substrat 110 gebildet und die zweite Vorrichtung 20, wie etwa ein p-FET (PFET) ist über der ersten Vorrichtung 10 gebildet. In einigen Ausführungsformen umfasst die erste Vorrichtung 10 eine Anzahl Nanostrukturen (auch bezeichnet als Nanowires oder Nanosheets), die eine Anzahl Si-Kanäle aufweisen, und die zweite Vorrichtung 20 umfasst eine Nanostruktur (auch bezeichnet als Nanowire oder Nanosheet), die Si als einen Kanal aufweist. In einigen anderen Ausführungsformen umfasst die erste Vorrichtung 10 eine Anzahl Nanostrukturen (auch bezeichnet als Nanowires oder Nanosheets), die eine Anzahl Si-Kanäle aufweisen, und die zweite Vorrichtung 20 umfasst eine Nanostruktur (Nanowire), die einen SiGe-Kanal aufweist.
  • Ausführungsformen zum Bilden einer Halbleitervorrichtungsstruktur und Verfahren zum Bilden derselben sind bereitgestellt. Die FinFET-Vorrichtung und die GAA-Vorrichtung sind in vertikaler Richtung gestapelt. Die FinFET-Vorrichtung und die GAA-Vorrichtung sind voneinander durch innere Gateabstandhalter isoliert. Durch dieses Design wird der Layoutbereich der Halbleitervorrichtung verringert und die Vorrichtungsdichte davon wird erhöht.
  • In einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur umfasst eine erste Vorrichtung, die über einem Substrat gebildet ist, und die erste Vorrichtung umfasst eine erste Finnenstruktur. Die Halbleitervorrichtungsstruktur umfasst auch eine zweite Vorrichtung, die über oder unter der ersten Vorrichtung gebildet ist, und die zweite Vorrichtung umfasst mehrere zweite Nanostrukturen, die in einer vertikalen Richtung gestapelt sind.
  • In einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur umfasst eine erste Vorrichtung, die über einem Substrat gebildet ist, und die erste Vorrichtung umfasst eine erste Finnenstruktur. Die Halbleitervorrichtungsstruktur umfasst einen ersten Gatestapel, der um die erste Finnenstruktur gewickelt ist, und eine zweite Vorrichtung, die über der ersten Vorrichtung gebildet ist. Die zweite Vorrichtung umfasst mehrere zweite Nanostrukturen, die in einer vertikalen Richtung gestapelt sind. Die Halbleitervorrichtungsstruktur umfasst einen zweiten Gatestapel, der um die zweite Nanostrukturen gewickelt ist, und eine oberste Fläche des ersten Gatestapels ist höher als eine untere Fläche des zweiten Gatestapels.
  • In einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur umfasst mehrere erste Nanostrukturen, die über einem Substrat gebildet sind, und die ersten Nanostrukturen, die in einer vertikalen Richtung gestapelt sind. Die Halbleitervorrichtungsstruktur umfasst außerdem einen ersten Gatestapel, der um die ersten Nanostrukturen gewickelt ist, und einen ersten inneren Gateabstandhalter, der über den ersten Nanostrukturen gebildet ist. Die Halbleitervorrichtungsstruktur umfasst ferner eine zweite Finnenstruktur, die über dem ersten inneren Gateabstandhalter gebildet ist, und einen zweiten Gatestapel, der um die zweite Finnenstruktur gewickelt ist.

Claims (20)

  1. Halbleitervorrichtungsstruktur (100a), umfassend: eine erste Vorrichtung (10), die über einem Substrat (110) gebildet ist, wobei die erste Vorrichtung eine erste Finnenstruktur (132) umfasst; und eine zweite Vorrichtung (20), die über oder unter der ersten Vorrichtung (10) gebildet ist, wobei die zweite Vorrichtung (20) mehrere zweite Nanostrukturen (154) umfasst, die in einer vertikalen Richtung gestapelt sind.
  2. Halbleitervorrichtungsstruktur (100a) nach Anspruch 1, wobei eine der ersten Vorrichtung (10) und der zweiten Vorrichtung (20) eine P-Vorrichtung ist und die andere eine N-Vorrichtung ist.
  3. Halbleitervorrichtungsstruktur (100a) nach Anspruch 1 oder 2, ferner umfassend: einen ersten Gatestapel (1220), der um die erste Finnenstruktur (132) gewickelt ist; und einen zweiten Gatestapel (1320), der um die zweiten Nanostrukturen (154) gewickelt ist.
  4. Halbleitervorrichtungsstruktur (100a) nach Anspruch 3, ferner umfassend: einen inneren Gateabstandhalter (620) zwischen dem ersten Gatestapel (1220) und dem zweiten Gatestapel (1320).
  5. Halbleitervorrichtungsstruktur (100a) nach Anspruch 3 oder 4, wobei der erste Gatestapel (1220) einen ersten Abschnitt und einen zweiten Abschnitt umfasst, der erste Abschnitt neben einer Seitenwand des zweiten Gatestapels (1320) liegt und der zweite Abschnitt direkt unter dem zweiten Gatestapel (1320) liegt.
  6. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Isolierstruktur (220), die über dem Substrat (110) gebildet ist; und einen inneren Gateabstandhalter (210), der sich über dem Substrat (110) erstreckt, wobei eine obere Fläche des inneren Gateabstandhalters (210) höher als eine obere Fläche der Isolierstruktur (220) ist.
  7. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche, ferner umfassend: einen Seitenwandabstandhalter (710) zwischen zwei angrenzenden zweiten Nanostrukturen (154); eine zweite S/D-Struktur (810), die an einer Seitenwand einer der zweiten Nanostrukturen (154) gebildet ist; und einen zweiten Gatestapel (1320), der um die zweiten Nanostrukturen (154) gewickelt ist, wobei sich der Seitenwandabstandhalter (710) zwischen dem zweiten Gatestapel (1320) und der zweiten S/D-Struktur (810) befindet.
  8. Halbleitervorrichtungsstruktur (100a) nach Anspruch 7, ferner umfassend: eine erste S/D-Struktur (810), die an einer Seitenwand der ersten Finnenstruktur (132) gebildet ist; und eine Ätzstoppschicht (920) zwischen der ersten S/D-Struktur (810) und der zweiten S/D-Struktur (810).
  9. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche, wobei eine aus der ersten Vorrichtung (10) und der zweiten Vorrichtung (20) eine Logikschaltungsvorrichtung ist und die andere ein statischer Direktzugriffspeicher (SRAM) ist.
  10. Halbleitervorrichtungsstruktur (100a), umfassend: eine erste Vorrichtung (10), die über einem Substrat (110) gebildet ist, wobei die erste Vorrichtung (10) eine erste Finnenstruktur (132) umfasst; einen ersten Gatestapel (1220), der um die erste Finnenstruktur (132) gewickelt ist; eine zweite Vorrichtung (20), die über der ersten Vorrichtung (10) gebildet ist, wobei die zweite Vorrichtung (20) mehrere zweite Nanostrukturen (154) umfasst, die in einer vertikalen Richtung gestapelt sind; und einen zweiten Gatestapel (1320), der um die zweiten Nanostrukturen (154) gewickelt ist, wobei eine oberste Fläche des ersten Gatestapels (1220) höher als eine untere Fläche des zweiten Gatestapels (1320) ist.
  11. Halbleitervorrichtungsstruktur (100a) nach Anspruch 10, ferner umfassend: einen Seitenwandabstandhalter (720), der zwischen zwei angrenzenden zweiten Nanostrukturen (154) gebildet ist; und eine S/D-Struktur (810), die an einer Seitenwand einer der zweiten Nanostrukturen (154) gebildet ist; und einen zweiten Gatestapel (1320), der um die zweiten Nanostrukturen (154) gewickelt ist, wobei sich der Seitenwandabstandhalter (720) zwischen dem zweiten Gatestapel (1320) und der S/D-Struktur (810) befindet.
  12. Halbleitervorrichtungsstruktur (100a) nach Anspruch 10 oder 11, ferner umfassend: eine Ätzstoppschicht (920) zwischen dem ersten Gatestapel (1220) und dem zweiten Gatestapel (1320).
  13. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche 10 bis 12, wobei eine aus der ersten Vorrichtung (10) und der zweiten Vorrichtung (20) eine Logikschaltungsvorrichtung ist und die andere der statische Direktzugriffspeicher (SRAM) ist.
  14. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche 10 bis 13, wobei eine der ersten Vorrichtung (10) und der zweiten Vorrichtung (20) eine P-Vorrichtung ist und die andere eine N-Vorrichtung ist.
  15. Verfahren zum Bilden der Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche 10 bis 14, ferner umfassend: einen inneren Gateabstandhalter (620) zwischen dem ersten Gatestapel (1220) und dem zweiten Gatestapel (1320), wobei der innere Gateabstandhalter (620) eine obere Fläche in direktem Kontakt mit dem zweiten Gatestapel (1320) und eine untere Fläche in direktem Kontakt mit dem ersten Gatestapel (1220) umfasst.
  16. Halbleitervorrichtungsstruktur (100a), umfassend: mehrere erste Nanostrukturen (132), die über einem Substrat (210) gebildet sind, wobei die ersten Nanostrukturen (132) in einer vertikalen Richtung gestapelt sind; einen ersten Gatestapel (1220), der um die ersten Nanostrukturen (132) gewickelt ist; einen ersten inneren Gateabstandhalter (620), der über den ersten Nanostrukturen (132) gebildet ist; eine zweite Finnenstruktur (155), die über den ersten inneren Gateabstandhaltern (620) gebildet ist; und einen zweiten Gatestapel (1320), der um die zweite Finnenstruktur (155) gewickelt ist.
  17. Halbleitervorrichtungsstruktur (100a) nach Anspruch 16, wobei die zweite Finnenstruktur (155) in direktem Kontakt mit dem ersten inneren Gateabstandhalter (620) steht.
  18. Halbleitervorrichtungsstruktur (100a) nach Anspruch 16 oder 17, wobei der erste Gatestapel (1220) einen ersten Abschnitt und einen zweiten Abschnitt umfasst, der erste Abschnitt neben einer Seitenwand des zweiten Gatestapels (1320) liegt und der zweite Abschnitt direkt unter dem zweiten Gatestapel (1320) liegt.
  19. Halbleitervorrichtungsstruktur (100a) nach Anspruch 18, ferner umfassend: einen zweiten inneren Gateabstandhalter (1130) zwischen dem ersten Abschnitt des ersten Gatestapels (1220) und dem zweiten Gatestapel (1320).
  20. Halbleitervorrichtungsstruktur (100a) nach einem der vorhergehenden Ansprüche 16 bis 19, wobei der erste Gatestapel (1220) eine erste Dicke (T1) aufweist, der zweite Gatestapel (1320) eine zweite Dicke (T2) aufweist und die zweite Dicke (T2) kleiner als die erste Dicke (T1) ist.
DE102020110792.7A 2019-12-27 2020-04-21 Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben Active DE102020110792B4 (de)

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