CN113053890A - 半导体装置结构 - Google Patents

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CN
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gate
semiconductor
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stack
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林大钧
潘国华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体装置结构。此半导体装置结构包括第一装置形成于基板之上，且第一装置包括第一鳍片结构。此半导体装置结构亦包括第二装置形成于第一装置之上或之下，且第二装置包括多个第二纳米结构在垂直方向上堆叠。

Description

半导体装置结构
技术领域
本发明实施例涉及一种半导体结构，尤其涉及一种具有鳍式场效晶体管装置与全绕式栅极装置的半导体装置结构及其制造方法。
背景技术
半导体装置使用于各种电子应用中，例如，个人电脑、移动电话、数字相机和其他电子设备。半导体装置通常通过以下方式而制造，包括在半导体基板上依序沉积绝缘或介电层、导电层及半导体层等材料层，使用光刻工艺图案化上述各材料层，借以在此半导体基板上形成电路组件及元件。通常在单一半导体晶片上制造许多集成电路，并且通过沿着切割线在集成电路之间进行切割，以将各个裸片单一化。上述各个裸片通常分别地封装于，例如，多芯片模块中，或是其他类型的封装中。
为了追求更高的装置密度、更高的效能及更低的成本，半导体工业朝向纳米技术工艺节点发展，来自制造与设计双方面的问题的挑战导致了三维设计的发展。
虽然现有的半导体装置已普遍能够符合其预期目的，然而其仍无法完全满足所有方面的需求。
发明内容
本公开的目的在于提供一种半导体装置结构，以解决上述至少一个问题。
本公开的一实施例公开一种半导体装置结构，包括：第一装置，形成于基板之上，其中第一装置包括第一鳍片结构；以及第二装置，形成于第一装置之上或之下，其中第二装置包括多个第二纳米结构在垂直方向上堆叠。
本公开的一实施例公开一种半导体装置结构，包括：第一装置，形成于基板之上，其中第一装置包括第一鳍片结构；第一栅极堆叠，包裹围绕第一鳍片结构；第二装置，形成于第一装置之上，其中第二装置包括多个第二纳米结构在垂直方向上堆叠；以及第二栅极堆叠，包裹围绕上述多个第二纳米结构，其中第一栅极堆叠的最顶表面高于第二栅极堆叠的底表面。
本公开的一实施例公开一种半导体装置结构，包括：多个第一纳米结构，形成于基板之上，其中述多个第一纳米结构在垂直方向上堆叠；第一栅极堆叠，包裹围绕述多个第一纳米结构；第一内部栅极间隔物，形成于述多个第一纳米结构之上；第二鳍片结构，形成于第一内部栅极间隔物之上；以及第二栅极堆叠，包裹围绕第二鳍片结构。
附图说明
依据以下的详细说明并配合所附附图做完整公开。应注意的是，依据本产业的一般作业，附图并未必按照比率绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A至图1Q是依据一些实施例的形成半导体装置结构的工艺的各个阶段的透视示意图。
图2A至图2Q是依据一些实施例的形成半导体装置结构的工艺的各个阶段的透视示意图。
图3A至图3Q是依据一些实施例的形成半导体装置结构的工艺的各个阶段的透视示意图。
图4A至图4Q是依据一些实施例的形成半导体装置结构的工艺的各个阶段的透视示意图。
附图标记如下：
10:第一装置
20:第二装置
100a:半导体装置结构
100b:半导体装置结构
100c:半导体装置结构
100d:半导体装置结构
110:基板
120:第一牺牲层
122:开口
130:第一半导体堆叠
132:第一鳍片结构(半导体层)
134:半导体层
140:第二牺牲层
142:开口
150:第二半导体堆叠
152:半导体层
154:半导体层(纳米结构)
155:第二鳍片结构
160:经过图案化的硬掩模
202:沟槽
210:半导体条带
220:隔离结构
230:虚置介电层
310:第一虚置栅极层
320:蚀刻停止层
330:第二虚置栅极层
340:经过图案化的硬掩模
410:虚置栅极堆叠
420:栅极间隔物
510:绝缘层
610:第一内部栅极间隔物
620:第二内部栅极间隔物
710:第一侧壁间隔物
720:第二侧壁间隔物
810:第一外延结构
811:空气空间
910:底部层间电介质
920:蚀刻停止层
930:第二外延结构
1010:顶部层间电介质
1110:经过图案化的硬掩模
1120:沟槽
1130:第三内部栅极间隔物
1210:凹口
1220:第一栅极堆叠
1220a:高介电常数栅极介电层
1220b:功函数金属层
1220c:栅极电极
1222:顶表面
1310:凹口
1320:第二栅极堆叠
1320a:高介电常数栅极介电层
1320b:功函数金属层
1320c:栅极电极
1322:顶表面
1410:沟槽
1420:接触件间隔物
1510:沟槽
1610:凹口
1705:第一金属硅化物层
1710:第一接触件
1715:第二金属硅化物层
1720:第二接触件
L:长度
T1:厚度
T2:厚度
W:宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同部件(feature)。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本说明书叙述了一第一部件形成于一第二部件之上或上方，即表示其可能包括上述第一部件与上述第二部件是直接接触的实施例，亦可能包括了有额外的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，可在进行所述的方法之前、之间或之后，提供额外的操作步骤，并且在所述的方法的其他实施例中，所述的部分步骤可被置换或省略。
可以通过任何合适的方法以图案化纳米结构晶体管，例如，下文所描述的全绕式栅极(gate all around,GAA)晶体管结构。举例而言，可使用一个或多个光刻工艺(photolithography process)，包括双重图案化工艺或多重图案化工艺，而将结构图案化。一般而言，双重图案化或多重图案化工艺结合了光刻工艺及自对准工艺(self-alignedprocess)，以创造具有较小节距(pitch)的图案，举例而言，此图案所具有的节距比使用单一直接光刻工艺所能够得到的节距更小。举例而言，在一实施例中，形成牺牲层于基板之上并使用光刻工艺将其图案化。使用自对准工艺形成间隔物于经过图案化的牺牲层旁。之后，移除牺牲层，并且可使用剩余的间隔物将全绕式栅极装置图案化。
本发明实施例可有关于半导体装置及其形成方法。更具体而言，本发明实施例可有关于与鳍式场效晶体管(fin field effect transistor,FinFET)装置整合的纳米结构装置。纳米结构装置，例如，全绕式栅极环绕栅极，包括一种装置，此装置的栅极结构或其一部分形成在通道区域的四个侧面上(例如，围绕通道区域的一部分)。纳米结构装置的通道区域可以包括纳米结构通道，例如，纳米线通道、条形通道(bar-shaped channel)及/或其他合适的通道配置。在一些实施例中，全绕式栅极装置的通道区域可具有垂直间隔的多个水平纳米结构(例如水平纳米线或水平条状物)，而使全绕式栅极装置成为堆叠式水平全绕式栅极(stacked horizontal GAA,S-HGAA)装置。再者，全绕式栅极装置可具有与单个连续的栅极结构或多个栅极结构相关联的一个或多个纳米结构通道区域(例如，纳米线、纳米片)。本发明所属技术领域中技术人员应可理解可以从本公开的许多方面受益的半导体装置的其他示范例。
在此提供用于形成半导体装置结构100a的实施例。图1A至图1Q示出出根据本发明一些实施例的形成半导体装置结构100a的各个阶段的透视图。半导体装置结构可以包括静态随机存取存储器(SRAM)及/或逻辑电路、无源元件(例如，电阻、电容及电感)及有源元件(例如，p型场效晶体管(PFET)、n型场效晶体管(NFET)、多栅极场效晶体管(multi-gateFET))、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元及上述的组合。
如图1A所示出，提供基板110。基板110可以由硅或其他半导体材料所制成。替代地或附加地，基板110可以包括其他元素半导体材料，例如，锗。在一些实施例中，基板110由化合物半导体所制成，例如，碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，基板110由合金半导体所制成，例如，硅锗、碳化硅锗(silicon germanium carbide)、磷砷化镓或磷化铟镓。在一些实施例中，基板110包括外延层。举例而言，基板110具有覆盖于块材(bulk)半导体上的外延层。
形成第一牺牲层120于基板110上。可以在基板110上外延成长第一牺牲层120，使得第一牺牲层120形成结晶层。在一些实施例中，第一牺牲层120与基板110具有不同的材料及/或组成成分，使得第一牺牲层120与基板110具有不同的蚀刻速率。在一些实施例中，第一牺牲层120由硅锗(SiGe)所制成。第一牺牲层120的锗百分比(原子百分比)在大约40％至大约60％之间的范围内，而可以使用更高或更低的锗百分比。应注意的是，整个说明书中所记载的数值是示例，并且可以改变为不同的数值。在一些实施例中，第一牺牲层120的厚度在大约20nm至大约100nm之间的范围内。
形成第一半导体堆叠130于第一牺牲层120之上。第一半导体堆叠130包括第一鳍片结构132及半导体层134。形成第一鳍片结构132于第一牺牲层120之上。在一些实施例中，第一鳍片结构132由硅(Si)所制成。在一些实施例中，第一鳍片结构132由不含锗(Ge)的硅所制成。在一些实施例中，第一鳍片结构132是实质上纯的硅层，例如，锗百分比低于约1％。再者，第一鳍片结构132可以是本质的(intrinsic)，其并未掺杂有p型及n型杂质。
形成半导体层134于第一鳍片结构132之上。在一些实施例中，半导体层134由硅锗层所制成，且此硅锗层的锗百分比低于第一牺牲层120中的锗百分比。半导体层134的锗百分比在大约20％至大约30％之间的范围内。再者，第一牺牲层120的锗百分比与半导体层134的锗百分比之间的差值可以大于约20％或更高。在一些实施例中，半导体层134的厚度在约10nm至约20nm之间的范围内。
形成第二牺牲层140于第一半导体堆叠130之上。可以在第一半导体堆叠130上外延成长第二牺牲层140，使得第二牺牲层140形成结晶层。在一些实施例中，第二牺牲层140与基板110具有不同的材料及/或组成成分，使得第二牺牲层140与基板110具有不同的蚀刻速率。此外，第二牺牲层140与第一牺牲层120具有实质上相同的材料及/或组成成分，使得第二牺牲层140与第一牺牲层120具有实质上相同的蚀刻速率。在一些实施例中，第二牺牲层140由硅锗(SiGe)所制成。第二牺牲层140的锗百分比(原子百分比)在大约40％至大约60％之间的范围内，而可以使用更高或更低的锗百分比。应注意的是，整个说明书中所记载的数值是示例，并且可以改变为不同的数值。在一些实施例中，第二牺牲层140的厚度在大约20nm至大约100nm之间的范围内。
通过外延在第二牺牲层140上方形成第二半导体堆叠150，使得第二半导体堆叠150形成结晶层。第二半导体堆叠150包括交替堆叠的多个半导体层152及154。半导体层152可以是SiGe层，且此硅锗层的锗百分比低于第二牺牲层140中的锗百分比。在一些实施例中，半导体层152的锗百分比在大约20％至大约30％之间的范围内。此外，第二牺牲层140的锗百分比与半导体层152的锗百分比之间的差值可以大于约20％或更高。在一些实施例中，每一个半导体层152的厚度在约10nm至约20nm之间的范围内。
半导体层154可以是不含锗的纯硅层。半导体层154也可以是实质上纯的硅层，例如，锗百分比低于约1％。此外，半导体层154可以是本质的(intrinsic)，其并未掺杂有p型及n型杂质。可以有两个、三个、四个或更多个半导体层154。在一些实施例中，每一个半导体层154的厚度在约3nm至约10nm之间的范围内。然而，在一些其他实施例中，半导体层154可以是硅锗或是用于p型半导体装置的锗，或者可以是III-V族材料，例如，砷化铟(InAs)、砷化镓铟(InGaAs)、锑砷化铟镓(InGaAsSb)、砷化镓(GaAs)、锑磷化铟(InPSb)或其他合适的材料。
形成经过图案化的硬掩模160于第二半导体堆叠150之上。在一些实施例中，经过图案化的硬掩模160由氮化硅、氮氧化硅、碳化硅、碳氮化硅(silicon carbo-nitride)或其类似物所制成。经过图案化的硬掩模160覆盖第二半导体堆叠150的一部分，而保留第二半导体堆叠150的其他部分未被覆盖。
之后，如图1B所示出，根据一些实施例，通过使用经过图案化的硬掩模160而图案化基板110、第一牺牲层120、第一半导体堆叠130、第二牺牲层140及第二半导体堆叠150，以形成半导体条带(semiconductor strip)210。如此一来，形成沟槽202。在一些实施例中，半导体条带210的宽度W在约10nm至约100nm的范围内。
之后，形成绝缘材料于基板110之上及半导体条带210之上。之后，根据一些实施例，移除绝缘材料的一部分以形成隔离结构220。如此一来，半导体条带210的顶部分在隔离结构220上方。
在一些实施例中，绝缘材料由氧化硅、氮化硅、氮氧化硅、其它合适的绝缘材料或上述的组合所制成。在一些实施例中，通过低压化学气相沉积(LPCVD)工艺、等离子体辅助化学气相沉积(plasma-enhanced CVD,PECVD)、高密度等离子体化学气相沉积(highdensity plasma CVD,HDP-CVD)工艺、高深宽比工艺(high aspect ratio process,HARP)工艺、流动式化学气相沉积(flowable CVD,FCVD)工艺、原子层沉积(ALD)工艺、其他合适的方法或上述的组合而形成绝缘材料。
顺应性地形成虚置介电层230以覆盖半导体条带210及隔离结构220的顶表面。之后，移除虚置介电层230的一部分。虚置介电层230可以用于保护半导体条带210不受后续处理(例如，后续的虚置栅极结构的形成)的损伤。在一些实施例中，虚置介电层230包括二氧化硅、氮化硅、高介电常数(high-k)介电材料或其他合适的材料。在一些实施例中，通过原子层沉积工艺、化学气相沉积工艺、次常压化学气相沉积(subatmospheric CVD,SACVD)工艺、流动式化学气相沉积、物理气相沉积工艺或其他合适的工艺而沉积虚置介电层230。
之后，如图1C所示出，在隔离结构220上并且至少在半导体条带210的相对两侧上形成第一虚置栅极层310。
在一些实施例中，第一虚置栅极层310包括多晶硅(polysilicon)。在一些实施例中，通过各种工艺操作步骤以形成第一虚置栅极层310，例如，沉积、平坦化、蚀刻以及其他合适的工艺操作步骤。沉积工艺包括化学气相沉积(包括低压化学气相沉积及等离子体辅助化学气相沉积两者)、物理气相沉积、原子层沉积、热氧化、电子束蒸发(e-beamevaporation)、其他合适的沉积技术或上述的组合。之后，可以进行平坦化工艺，例如，化学机械平坦化(chemical mechanical planarization,CMP)工艺，以暴露虚置介电层230的顶表面。化学机械平坦化工艺可以移除第一虚置栅极层310的覆盖半导体条带210的部分，并且可以使此结构的顶表面平坦化。然后，进行回蚀刻工艺以减小第一虚置栅极层310的厚度，直到第一虚置栅极层310的顶表面实质上齐平于第二牺牲层140的顶表面、底表面或中间高度为止。在一些实施例中，蚀刻工艺包括干式蚀刻(例如，反应性离子蚀刻(RIE))、湿式蚀刻及/或其他蚀刻方法。
形成蚀刻停止层320于第一虚置栅极层310上。在一些实施例中，蚀刻停止层320的顶表面实质上齐平于第二牺牲层240的顶表面。蚀刻停止层320由二氧化硅所制成。在一些实施例中，蚀刻停止层320是通过以下步骤而形成，将氧离子注入到第一虚置栅极层310的顶表面下方的第一虚置栅极层310的部分中，并进行热操作(例如，热操作)以退火第一虚置栅极层310。因此，在注入的氧与周围的第一虚置栅极层310之间发生反应，而在第一虚置栅极层310上提供蚀刻停止层320。也就是说，蚀刻停止层320可以由二氧化硅所制成。在一些实施例中，退火工艺是快速热退火(RTA)工艺、激光尖峰退火(laser spike annealing,LSA)工艺或其他合适的退火工艺。在一些其他实施例中，蚀刻停止层320由介电材料，例如，氧化物、氮化硅、氮碳氧化硅(SiOCN)所制成，并且是通过沉积工艺与之后的回蚀刻工艺而形成。
形成第二虚置栅极层330于蚀刻停止层320上并覆盖半导体条带210。在一些实施例中，第二虚置栅极层330包括多晶硅。在一些实施例中，通过各种工艺操作步骤以形成第二虚置栅极层330，例如，沉积、平坦化以及其他合适的工艺操作步骤。沉积工艺包括化学气相沉积(包括低压化学气相沉积及等离子体辅助化学气相沉积两者)、物理气相沉积、原子层沉积、热氧化、电子束蒸发(e-beam evaporation)、其他合适的沉积技术或上述的组合。之后，可以进行平坦化工艺，例如，化学机械平坦化工艺。化学机械平坦化工艺可以移除一部分的第二虚置栅极层330，并且可以使此结构的顶表面平坦化。
形成经过图案化的硬掩模340在第二虚置栅极层330之上。在一些实施例中，经过图案化的硬掩模340由氮化硅、氮氧化硅、碳化硅、碳氮化硅(silicon carbo-nitride)或其类似物所制成。经过图案化的硬掩模340覆盖第二虚置栅极层330的一部分，而保留第二虚置栅极层330的其他部分未被覆盖。
之后，如图1D所示出，根据一些实施例，通过使用经过图案化的硬掩模340而图案化第一虚置栅极层310、蚀刻停止层320及第二虚置栅极层330，以形成与半导体条带210交叉的至少一个虚置栅极堆叠410。
虚置栅极堆叠410覆盖半导体条带210的一部分，而保留半导体条带210的其他部分未被覆盖。半导体条带210的被虚置栅极堆叠410覆盖的部分可以被称为半导体条带210的通道区域，并且半导体条带210的未被虚置栅极堆叠410覆盖的部分可以被称为源极/半导体条带210的源极/漏极区域。在一些实施例中，虚置栅极堆叠410的长度L在大约5nm至大约500nm的范围内。
多个栅极间隔物420分别形成在虚置栅极堆叠410的侧壁上。栅极间隔物420可以包括密封间隔物(seal spacer)及主要间隔物(未示出)。栅极间隔物420包括一种或多种介电材料，例如、氧化硅、氮化硅、氮氧化硅、氮碳化硅(SiCN)、氮氧碳化硅(SiCxOyNz)或上述的组合。可以通过使用，例如，等离子体辅助化学气相沉积、低压化学气相沉积、次常压化学气相沉积或其他类似的沉积方法，而形成栅极间隔物420。栅极间隔物420的形成可以包括毯覆式地形成间隔物层，然后进行蚀刻操作以移除间隔物层的水平部分。栅极间隔物层的其余垂直部分形成栅极间隔物420。
之后，如图1E所示出，根据一些实施例，移除未被虚置栅极堆叠410及栅极间隔物420所覆盖的半导体条带210及虚置介电层230的部分。如此一来，半导体条带210的通道部分及基板110的顶表面被暴露。在一些实施例中，通过使用虚置栅极堆叠410及栅极间隔物420作为蚀刻掩模，以蚀刻半导体条带210及虚置介电层230。蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺或上述的组合。
形成绝缘层510于基板110的顶表面上。在一些实施例中，绝缘层510由二氧化硅、介电材料或其他可适用的材料所制成。在一些实施例中，将氧离子注入到基板110的顶表面下方的基板110的部分中，并进行热操作(例如，热操作)以退火基板110。因此，在注入的氧与周围的基板110之间发生反应，而在基板110上提供绝缘层510。也就是说，绝缘层510可以由二氧化硅所制成。在一些实施例中，退火工艺包括快速热退火(RTA)工艺、激光尖峰退火(laser spike annealing,LSA)工艺或其他合适的退火工艺。在一些其他实施例中，绝缘层510由介电材料所制成，并且是通过沉积工艺与之后的回蚀刻工艺而形成。在一些实施例中，绝缘层510的厚度在约20nm至约100nm的范围内。
之后，如图1F所示出，根据一些实施例，移除第一牺牲层120及第二牺牲层140。如此一来，在第一半导体堆叠130与基板110之间形成开口122，并且在第二半导体堆叠150与第一半导体堆叠130之间形成开口142。
在一些实施例中，通过进行蚀刻工艺以移除第一牺牲层120及第二牺牲层140。在一些实施例中，蚀刻工艺可以是在锗和硅之间具有高蚀刻选择性的湿式蚀刻工艺。由于第一牺牲层120及第二牺牲层140的材料不同于第一半导体堆叠130及第二半导体堆叠150，因此它们的蚀刻速率不同，并且在移除第一牺牲层120及第二牺牲层140的同时，第一半导体堆叠130及第二半导体堆叠150保留在原处。
形成第一内部栅极间隔物610在开口122中且位于第一半导体堆叠130与基板110之间，并且形成第二内部栅极间隔物620在开口142中且位于第二半导体堆叠150与第一半导体堆叠130之间。在一些其他实施例中，不形成第二内部栅极间隔物620，但是形成第一内部栅极间隔物610。在一些实施例中，第一内部栅极间隔物610的顶表面高于隔离结构220的顶表面。在一些实施例中，第一内部栅极间隔物610的顶表面高于绝缘层510的顶表面。
第一内部栅极间隔物610及第二内部栅极间隔物620可以由氮化硅、氧化物、金属氧化物或其他电介质所制成，例如，氮氧碳化硅(SiCxOyNz)。在一些实施例中，通过进行原子层沉积工艺或其他合适的工艺而形成第一内部栅极间隔物610及第二内部栅极间隔物620。在一些实施例中，在沉积第一内部栅极间隔物610及第二内部栅极间隔物620之后进行修整工艺(trimming process)，以移除第一内部栅极间隔物610及第二内部栅极间隔物620位于开口122及开口142之外的部分。
之后，如图1G-1及图1G-2所示出，根据一些实施例，修整半导体层134及半导体层152，以在半导体层134的相对两侧上形成多个第一侧壁间隔物710，并且在半导体层152的相对两侧上形成多个第二侧壁间隔物720。图1G-2是沿着图1G-1的剖线A-A’所示出的剖面图。
在一些实施例中，通过进行蚀刻工艺以移除半导体层134及半导体层152。在一些实施例中，蚀刻工艺是在锗和硅之间具有高蚀刻选择性的湿式蚀刻工艺。由于半导体层134及半导体层152的材料不同于第一鳍片结构132及半导体层154，因此它们的蚀刻速率不同，并且在修整部分的半导体层134及半导体层152的同时，第一鳍片结构132及半导体层154保留在原处。
在一些实施例中，第一侧壁间隔物710及第二侧壁间隔物720分别由氮化硅、氧化物、金属氧化物或其他电介质所制成，例如，氮氧碳化硅(SiCxOyNz)。在一些实施例中，通过进行原子层沉积工艺或其他合适的工艺而形成第一侧壁间隔物710及第二侧壁间隔物720。在一些实施例中，在沉积第一侧壁间隔物710及第二侧壁间隔物720之后进行修整工艺，以移除第一侧壁间隔物710及第二侧壁间隔物720位于栅极间隔物420之外的部分。
之后，如图1H-1及图1H-2所示出，根据一些实施例，在第一鳍片结构132及半导体层154的相对两侧侧壁上形成多个第一外延结构810。图1H-2是沿着图1H-1的剖线A-A’所示出的剖面图。此外，第二侧壁间隔物720位于两个相邻的半导体层154之间。
应注意的是，由于第一外延结构810并未与第二侧壁间隔物720的外侧侧壁直接接触，因此，在第一外延结构810与第二侧壁间隔物720之间存在空气空间811。在一些实施例中，第一外延结构810与第一鳍片结构132的外侧侧壁直接接触。第一外延结构810与第一鳍片结构132之间的界面实质上对准于第一侧壁间隔物710的外侧侧壁。
在一些实施例中，通过进行选择性成长工艺而形成第一外延结构810。因此，第一外延结构810与第一鳍片结构132接触。通过外延成长半导体材料而形成第一外延结构810。半导体材料包括单元素半导体材料，例如，锗或硅；或化合物半导体材料，例如，砷化镓、砷化镓铝(AlGaAs)；或半导体合金，例如，硅锗、磷砷化镓(GaAsP)。第一外延结构810具有合适的结晶取向(crystallographic orientation，例如，(100)、(110)或(111)结晶取向)。在一些实施例中，第一外延结构810包括源极/漏极外延结构。在一些实施例中，在需要PFET装置的情况下，第一外延结构810可以包括外延成长的硅锗。外延工艺包括化学气相沉积技术(例如，气相外延(vapor-phase epitaxy.,VPE)及/或超高真空化学气相沉积(ultra-highvacuum CVD,UHV-CVD))、分子束外延(molecular beam epitaxy)及/或其他合适的工艺。
在一些实施例中，如果第一外延结构810是由硅锗所制成，则调整锗浓度。在一些实施例中，对第一外延结构810进行掺杂，例如，掺杂硼，并且可以调整掺杂浓度。可以调整第一外延结构810的尺寸及/或形状。在一些实施例中，第一外延结构810可以是如图1H-1所示出的立方体形状(cube-shaped)，或者在一些其他实施例中为钻石形状(diamondshaped)。
之后，如图1I-1及图1I-2所示出，根据一些实施例，在隔离结构220上、绝缘层510上以及至少虚置栅极堆叠410的相对两侧上形成底部层间电介质(ILD)910。图1I-2是沿着图1I-1的剖线A-A’所示出的剖面图。底部层间电介质910围绕与第一鳍片结构132接触的第一外延结构810，并且暴露与半导体层154接触的第一外延结构810。
在一些实施例中，底部层间电介质910包括非晶硅(amorphous silicon,a-Si)或非晶锗(amorphous germanium,a-Ge)。在一些实施例中，通过各种工艺操作步骤以形成底部层间电介质910，例如，沉积、平坦化以及其他合适的工艺操作步骤。沉积工艺包括化学气相沉积、物理气相沉积、原子层沉积、热氧化、电子束蒸发、其他合适的沉积技术或上述的组合。之后，可以进行平坦化工艺，例如，化学机械平坦化工艺，以暴露出经过图案化的硬掩模340的顶表面。化学机械平坦化工艺可以移除底部层间电介质910的覆盖在经过图案化的硬掩模340上的部分，并且可以使此结构的顶表面平坦化。然后，进行回蚀刻工艺以减小底部层间电介质910的厚度，直到底部层间电介质910的顶表面实质上齐平于第二内部栅极间隔物620的顶表面、底表面或中间高度为止。在一些实施例中，在一些实施例中，蚀刻工艺包括干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻及/或其他蚀刻方法。
应注意的是，在对底部层间电介质910进行回蚀刻的期间，与半导体层154接触的第一外延结构810也会被移除。如此一来，半导体层154及第二侧壁间隔物720被暴露。
随后，形成蚀刻停止层920于底部层间电介质910上。在一些实施例中，将氧离子注入到底部层间电介质910的顶表面下方的底部层间电介质910的部分中，并进行热操作(例如，热操作)以退火底部层间电介质910。因此，在注入的氧与周围的底部层间电介质910之间发生反应，而在底部层间电介质910上提供蚀刻停止层920。也就是说，蚀刻停止层920可以由二氧化硅所制成。在一些实施例中，退火工艺是快速热退火工艺、激光尖峰退火工艺或其他合适的退火工艺。在一些其他实施例中，蚀刻停止层920由介电材料，例如，氧化物、氮化硅、氮碳氧化硅(SiOCN)所制成，并且是通过沉积工艺与之后的回蚀刻工艺而形成。
通过进行，例如，选择性成长工艺而在半导体层154的相对两侧侧壁上形成多个第二外延结构930。因此，第二外延结构930与半导体层154直接接触并且与第一外延结构810分离。通过外延成长半导体材料而形成第二外延结构930。半导体材料包括单元素半导体材料，例如，锗或硅；或化合物半导体材料，例如，砷化镓、砷化镓铝；或半导体合金，例如，硅锗、磷砷化镓。第二外延结构930具有合适的结晶取向(例如，(100)、(110)或(111)结晶取向)。在一些实施例中，第二外延结构930包括源极/漏极外延结构。在一些实施例中，在需要NFET装置的情况下，第二外延结构930可以包括外延成长的磷化硅(SiP)或碳化硅(SiC)。外延工艺包括化学气相沉积技术(例如，气相外延及/或超高真空化学气相沉积)、分子束外延及/或其他合适的工艺。
在一些实施例中，第二外延结构930被掺杂，例如，磷掺杂(P-doped)或砷掺杂(As-doped)，并且可以调整掺杂浓度。可以调整第二外延结构930的尺寸及/或形状。例如，第二外延结构930可以是如图1I-1所示出的立方体形状，或者在一些其他实施例中为钻石形状(diamond shaped)。
在一些实施例中，第一外延结构810是p型外延结构，且第二外延结构930是n型外延结构。在一些其他实施例中，第一外延结构810可以是n型外延结构，且第二外延结构930可以是p型外延结构。如果第一外延结构810与第二外延结构930是不同类型或相同类型的外延结构，则实施例落入本公开的范围内。第一外延结构810与第二外延结构930通过不同的步骤形成，因此第一外延结构810与第二外延结构930可以具有不同的类型。
之后，如图1J所示出，根据一些实施例，在蚀刻停止层920上并且至少在虚置栅极堆叠410的相对两侧上形成顶部层间电介质1010。
在一些实施例中，顶部层间电介质1010包括与底部层间电介质910不同的材料。在一些实施例中，顶部层间电介质1010由介电材料所制成，例如，氧化物层。在一些实施例中，通过各种工艺操作步骤以形成顶部层间电介质1010，例如，沉积、平坦化以及其他合适的工艺操作步骤。沉积工艺包括流动式化学气相沉积、低压化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、原子层沉积、热氧化、电子束蒸发、其他合适的沉积技术或上述的组合。之后，可以进行平坦化工艺，例如，化学机械平坦化工艺，以暴露第二虚置栅极层330的顶表面。化学机械平坦化工艺可以移除部分的顶部层间电介质1010及覆盖在第二虚置栅极层330上的经过图案化的硬掩模340，并且可以使此结构的顶表面平坦化。
之后，如图1K-1及图1K-2所示出，根据一些实施例，在第二虚置栅极层330、栅极间隔物420及顶部层间电介质1010上方形成经过图案化的硬掩模1110。图1K-2是沿着图1K-1的剖线B-B’所示出的剖面图。
在一些实施例中，经过图案化的硬掩模1110由氮化硅、氮氧化硅、碳化硅、碳氮化硅(silicon carbo-nitride)或其类似物所制成。经过图案化的硬掩模1110覆盖第二虚置栅极层330、栅极间隔物420及顶部层间电介质1010的一部分，而保留第二虚置栅极层330、栅极间隔物420及顶部层间电介质1010的其他部分未被覆盖。具体而言，经过图案化的硬掩模1110覆盖第一外延结构810、第二外延结构930及半导体堆叠130与150。
通过使用经过图案化的硬掩模1110作为掩模而图案化第二虚置栅极层330及蚀刻停止层320，以在栅极间隔物420之间形成至少一个沟槽1120。因此，沟槽1120暴露出第一虚置栅极层310。然而，沟槽1120并未暴露虚置介电层230。应注意的是，沟槽1120的尺寸是通过控制经过图案化的硬掩模1110的尺寸而控制的。
第三内部栅极间隔物1130至少形成在第二虚置栅极层330及受到沟槽1120所暴露的蚀刻停止层320的侧壁上。在一些实施例中，第三内部栅极间隔物1130是通过以下步骤形成。首先，在沟槽1120的暴露表面上顺应性地形成介电层，然后进行蚀刻工艺(例如，干式刻工艺)以移除介电层的部分，而在第二虚置栅极层330及蚀刻停止层320的侧壁上形成第三内部栅极间隔物1130。再者，第三内部栅极间隔物1130可以形成在经过图案化的硬掩模1110的侧壁上。在一些实施例中，第三内部栅极间隔物1130可以由氮化硅、氧化物、金属氧化物或其他电介质所制成，例如，氮氧碳化硅(SiCxOyNz)。在一些实施例中，通过进行原子层沉积工艺或其他合适的工艺而形成第三内部栅极间隔物1130。
之后，如图1L-1和图1L-2所示出，根据一些实施例，移除剩余的第一虚置栅极层310、虚置介电层230的一部分及半导体层134，以形成凹口1210。图1L-2是沿着图1L-1的剖线B-B’所示出的剖面图。在凹口1210中形成及/或填充第一栅极堆叠1220。因此，第一栅极堆叠1220环绕(包裹)第一鳍片结构132。
应注意的是，第一栅极堆叠1220包括第一部分及第二部分。第一部分靠近第二栅极堆叠1320的侧壁(图1M-2)，并且第二部分位于第二栅极堆叠1320的正下方。在一些实施例中，第一栅极堆叠1220具有L形结构。
在一些实施例中，进行第一蚀刻工艺以移除剩余的第一虚置栅极层310，并且暴露虚置介电层230的一部分。之后，进行第二蚀刻工艺以移除暴露的虚置介电层230，并且暴露第一鳍片结构132及半导体层134。进行第三蚀刻工艺以选择性地移除半导体层134，但是不移除第一鳍片结构132。因此，在第一内部栅极间隔物610上形成第一鳍片结构132。
在移除半导体层134之后，凹口1210由隔离结构220、第一内部栅极间隔物610、蚀刻停止层320、第二内部栅极间隔物620、第三内部栅极间隔物1130及栅极间隔物420所定义。
栅极间隔物420设置在第一栅极堆叠1220的相对两侧上。第一栅极堆叠1220包括高介电常数栅极介电层1220a、功函数金属层1220b及栅极电极1220c。高介电常数栅极介电层1220a顺应性地形成在凹口1210中。因此，高介电常数栅极介电层1220a与隔离结构220、第一内部栅极间隔物610、蚀刻停止层320、第二内部栅极间隔物620、第三内部栅极间隔物1130、栅极间隔物420及半导体层134接触。
再者，高介电常数栅极介电层1220a围绕第一鳍片结构132。在一些实施例中，高介电常数栅极介电层1220a的材料包括，例如，氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)。在一些实施例中，可以通过进行原子层沉积工艺或其他合适的工艺而形成高介电常数栅极介电层1220a。
在一些实施例中，功函数金属层1220b顺应性地形成在高介电常数栅极介电层上，并且功函数金属层1220b围绕半导体层134。功函数金属层1220b可以包括，例如，氮化钛、氮化钽、铝钛硅合金(TiAlSi)、氮化硅钛(TiSiN)、铝钛合金(TiAl)、铝钽合金或其他合适的材料。在一些实施例中，可以通过进行原子层沉积工艺或其他合适的工艺而形成功函数金属层1220b。
栅极电极1220c填充凹口1210中的剩余空间。因此，功函数金属层1220b与高介电常数栅极介电层1220a及栅极电极1220c接触并且位于两者之间。栅极电极1220c的材料可以包括，例如，钨或铝。在高介电常数栅极介电层1220a、功函数金属层1220b及栅极电极1220c的沉积之后，可以进行平坦化工艺，例如，化学机械平坦化工艺，以移除位于凹口1210之外的部分的高介电常数栅极电介质层1220a、功函数金属层1220b及栅极电极1220c，而形成第一栅极堆叠1220。在一些实施例中，第一栅极堆叠1220是p型金属栅极堆叠。
之后，如图1M-1和图1M-2所示出，根据一些实施例，移除剩余的第二虚置栅极层330、剩余的虚置介电层230及半导体层152，以形成凹口1310。如此一来，暴露出半导体层154。图1M-2是沿着图1M-1的剖线B-B’所示出的剖面图。
在凹口1310中形成及/或填充第二栅极堆叠1320。因此，第二栅极堆叠1320环绕(包裹)半导体层154，并且形成在第一栅极堆叠1220之上。设置栅极间隔物420在第二栅极堆叠1320的相对两侧上。
再者，第二栅极堆叠1320包裹半导体层154(或纳米结构154)，第二侧壁间隔物720位于第二栅极堆叠1320与第二外延结构930之间，以防止第二栅极堆叠1320与源极/漏极区域之间的漏电流。
在一些实施例中，通过进行多次蚀刻工艺，以移除剩余的第二虚置栅极层330、剩余的虚置介电层230及半导体层152。在一些实施例中，进行第一蚀刻工艺以移除剩余的第二虚置栅极层330，并且暴露出剩余的虚置介电层230。之后，进行第二蚀刻工艺以移除暴露的虚置介电层230，并且暴露出半导体层152及154。进行第三蚀刻工艺以选择性地移除半导体层152，但是不移除半导体层154。如此一来，半导体层154被保留而彼此间隔开并且悬浮在第二内部栅极间隔物620之上。
在一些实施例中，蚀刻停止层320的厚度可以足够厚，以防止蚀刻停止层320在第二蚀刻工艺期间被移除。在移除半导体层154之后，凹口1310由蚀刻停止层320、第二内部栅极间隔物620、第三内部栅极间隔物1130及栅极间隔物420所定义。
第二栅极堆叠1320包括高介电常数栅极介电层1320a、功函数金属层1320b及栅极电极1320c。高介电常数栅极介电层1320a顺应性地形成在凹口1310中。此外，高介电常数栅极介电层1320a与蚀刻停止层320、第二内部栅极间隔物620、第三内部栅极间隔物1130、栅极间隔物420及半导体层154接触。
再者，高介电常数栅极介电层1320a围绕半导体层154，并且在沉积高介电常数栅极介电层1320a之后，半导体层154之间仍然留有空间。在一些实施例中，高介电常数栅极介电层1320a的材料包括，例如，氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)。在一些实施例中，可以通过进行原子层沉积工艺或其他合适的工艺而形成高介电常数栅极介电层1320a。
在一些实施例中，功函数金属层1320b顺应性地形成在高介电常数栅极介电层上，并且功函数金属层1320b围绕半导体层154。功函数金属层1320b可以包括，例如，氮化钛、氮化钽、铝钛硅合金(TiAlSi)、氮化硅钛(TiSiN)、铝钛合金(TiAl)、铝钽合金或其他合适的材料。在一些实施例中，可以通过进行原子层沉积工艺或其他合适的工艺而形成功函数金属层1320b。
栅极电极1320c填充凹口中的剩余空间。因此，功函数金属层1320b与高介电常数栅极介电层1320a及栅极电极1320c接触并且位于两者之间。栅极电极1320c的材料可以包括，例如，钨或铝。在高介电常数栅极介电层1320a、功函数金属层1320b及栅极电极1320c的沉积之后，可以进行平坦化工艺，例如，化学机械平坦化工艺，以移除位于凹口1310之外的部分的高介电常数栅极介电层1320a、功函数金属层1320b及栅极电极1320c，而形成第二栅极堆叠1320。在图1M-1及图1M-2中，第二栅极堆叠1320是n型金属栅极堆叠。
如图1M-1及图1M-2所示出，第一栅极堆叠1220是p型金属栅极堆叠，且第二栅极堆叠1320是n型金属栅极堆叠。在一些其他实施例中，第一栅极堆叠1220是n型金属栅极堆叠，且第二栅极堆叠1320是p型金属栅极堆叠。
如图1M-1及图1M-2所示出，第一鳍片结构132、第一外延结构810及第一栅极堆叠1220形成第一装置10，例如，p型场效晶体管(PFET)。半导体层154、第二外延结构930及第二栅极堆叠1320形成第二装置20，例如，n型场效晶体管(NFET)。第一装置10是鳍式场效晶体管装置，而第二装置20是水平全绕式栅极(horizontal-gate-all-around,HGAA)装置。因此，第一装置10及第二装置20堆叠在基板110上，并且第一装置10设置在第二装置20与基板110之间。第一装置10的通道(即，第一鳍片结构132)被设置在基板110与第二装置20的通道(即，半导体层154)之间。在一些实施例中，第一装置10与第二装置20的其中一个是逻辑电路装置，另一个是静态随机存取存储器。
第一装置10通过蚀刻停止层320、第二内部栅极间隔物620及第三内部栅极间隔物1130而与第二装置20分开。更具体而言，蚀刻停止层320、第二内部栅极间隔物620及第三内部栅极间隔物1130设置在第一栅极堆叠1220与第二栅极堆叠1320之间并且与此两者接触。也就是说，第一栅极堆叠1220与第二栅极堆叠1320彼此隔离。再者，第二内部栅极间隔物620设置在第一鳍片结构132与半导体层154之间。第二内部栅极间隔物620包括与第二栅极堆叠1320直接接触的顶表面以及与第一栅极堆叠1220直接接触的底表面。
第二栅极堆叠1320设置在第一栅极堆叠1220之上。更具体而言，第一栅极堆叠1220的厚度T1大于第二栅极堆叠1320的厚度T2。第一栅极堆叠1220的底表面低于第二栅极堆叠1320的底表面。第一栅极堆叠1220的最顶表面高于第二栅极堆叠1320的底表面。在一些实施例中，第一栅极堆叠1220的顶表面1222与第二栅极堆叠1320的顶表面1322实质上共平面。隔离结构220设置在第一栅极堆叠1220与基板110之间，而第二栅极堆叠1320设置在隔离结构220之上并且通过第一栅极堆叠1220而与隔离结构220彼此分隔开。
之后，如图1N所示出，根据一些实施例，对顶部层间电介质1010进行图案化，以在第一栅极堆叠1220的相对两侧上形成多个沟槽1410。多个接触件间隔物(contact spacer)1420至少形成在剩余的顶部层间电介质1010及受到沟槽1410所暴露的蚀刻停止层920的侧壁上。
在一些实施例中，在沟槽1410的暴露表面上顺应性地形成介电层，之后进行蚀刻工艺，例如，干式蚀刻工艺，以移除部分的介电层，而在剩余的顶部层间电介质1010及蚀刻停止层920的侧壁上形成接触件间隔物1420。在一些实施例中，接触件间隔物1420由氮化硅、氧化物、金属氧化物或其他电介质所制成，例如，氮氧碳化硅(SiCxOyNz)。在一些实施例中，通过进行原子层沉积工艺或其他合适的工艺而形成接触件间隔物1420。
之后，如图1O所示出，根据一些实施例，将剩余的顶部层间电介质1010凹陷化，以在第二栅极堆叠1320的相对两侧上形成多个沟槽1510。沟槽1510分别暴露第二外延结构930的至少一部分。
在一些实施例中，部分地移除剩余的顶部层间电介质1010，使得一部分的顶部层间电介质1010保留在蚀刻停止层920上，如图1O所示出。在一些其他实施例中，移除剩余的顶部层间电介质1010，使得蚀刻停止层920被沟槽1510所暴露。
之后，如图1P所示出，根据一些实施例，将剩余的底部层间电介质910移除，以在第一栅极堆叠1220的相对两侧上形成多个凹口1610。如此一来，各个凹口1610暴露第一外延结构810、隔离结构220及绝缘层510。
之后，如图1Q所示出，根据一些实施例，第一外延结构810及第二外延结构930经历硅化工艺，以形成围绕第一外延结构810的第一金属硅化物层1705及围绕一部分的第二外延结构930的第二金属硅化物层1715。
在一些实施例中，第一金属硅化物层1705及第二金属硅化物层1715是通过以下步骤形成。首先，形成薄金属层(未示出)，之后加热基板110，这使得硅及锗与所接触的金属进行反应。在一些实施例中，薄金属层由镍、铂、钯、钒、钛、钴、钽、镱、锆及上述的组合所制成。进行反应之后，在第一外延结构810与金属层之间形成第一金属硅化物层1705，并且在第二外延结构930与金属层之间形成第二金属硅化物层1715。通过使用侵蚀金属但不侵蚀第一金属硅化物层1705及第二金属硅化物层1715的蚀刻剂，以选择性地移除未反应的金属层。
在硅化工艺之后，在凹口1610中分别形成多个第一接触件1710，并且在沟槽1510中以及在第一接触件1710上分别形成多个第二接触件1720。因此，第一接触件1710是与第一金属硅化物层1705接触并且包裹第一金属硅化物层1705，同时第二接触件1720与第二金属硅化物层1715接触并且包裹第二金属硅化物层1715。
在一些实施例中，第一接触件1710及第二接触件1720分别由金属所制成，例如，钨(W)、钴(Co)、钌(Ru)、铝(Al)、铜(Cu)或其他合适的材料。在沉积第一接触件1710及第二接触件1720之后，可以进行平坦化工艺，例如，化学机械平坦化工艺。因此，第一接触件1710的顶表面与第二接触件1720的顶表面是共平面的。
第一接触件1710通过蚀刻停止层920、顶部层间电介质1010及接触件间隔物1420而与第二接触件1720彼此分隔开。更具体而言，蚀刻停止层920、顶部层间电介质1010及接触件间隔物1420设置在第一接触件1710与第二接触件1720之间并且与此两者接触。也就是说，第一接触件1710与第二接触件1720彼此隔离。再者，蚀刻停止层920设置在第一外延结构810与第二外延结构930之间。
在第一实施例中，第一装置10(例如，p型场效晶体管)形成在基板110之上，且第二装置20(例如，n型场效晶体管)形成在第一装置10之上。在一些实施例中，第一装置10包括具有硅作为通道的第一鳍片结构，并且第二装置包括具有多个硅通道的多个纳米结构(纳米线、纳米片等)。
在一些实施例中，半导体装置结构100a包括堆叠在一起的鳍式场效晶体管装置及纳米结构全绕式栅极装置。通过在第一装置10的通道与第二装置20的通道之间施加第二内部栅极间隔物620及第三内部栅极间隔物1130，可以将通道堆叠在一起同时使其彼此隔离。另外，第二内部栅极间隔物620及第三内部栅极间隔物1130进一步隔离第一装置10的栅极堆叠与第二装置20的栅极堆叠。此外，第一装置10及第二装置20的第一接触件1710及第二接触件1720堆叠在一起并且彼此隔离。利用如此的配置，可减小半导体装置结构100a的布局面积(layout area)并且增加其装置密度。
图2A至图2Q是依据一些实施例的形成半导体装置结构100b的工艺的各个阶段的透视示意图。用于形成半导体装置结构100a的一些工艺及材料与用于形成半导体装置结构100b的那些工艺及材料相似或相同，在此不再赘述。图2Q的半导体装置结构100b相似于图1Q的半导体装置结构100a，图2Q与图1Q之间的差别在于，第一鳍片结构132是由硅锗所制成，以形成图2Q中的第一装置10(例如，p型场效晶体管)。
图2A相似于图1A，形成第一鳍片结构132于第一牺牲层120之上，并且形成半导体层134于第一鳍片结构132之上。
在一些实施例中，第一鳍片结构132由硅锗层所制成，且此硅锗层的锗百分比低于第一牺牲层120中的锗百分比。在一些实施例中，第一鳍片结构132的的锗百分比在大约20％至大约30％之间的范围内。再者，第一牺牲层120的锗百分比与第一鳍片结构132的锗百分比之间的差值可以大于约20％或更高。
在一些实施例中，半导体层134由硅所制成。在一些实施例中，半导体层134由不含锗的硅所制成。在一些实施例中，半导体层134是实质上纯的硅层，例如，锗百分比低于约1％。再者，半导体层134可以本质的(intrinsic)，其并未掺杂有p型及n型杂质。
之后，如图2B所示出，根据一些实施例，形成半导体条带210，并且形成隔离结构220。随后，顺应性地形成虚置介电层230以覆盖半导体条带210。
之后，如图2C所示出，根据一些实施例，形成第一虚置栅极层310、蚀刻停止层320及第二虚置栅极层330于半导体条带210之上。之后，形成经过图案化的硬掩模340于第二虚置栅极层330之上。
之后，如图2D所示出，根据一些实施例，形成与半导体条带210交叉的虚置栅极堆叠410，随后在虚置栅极堆叠410的侧壁上形成栅极间隔物420。
之后，如图2E所示出，根据一些实施例，移除未被虚置栅极堆叠410及栅极间隔物420所覆盖的半导体条带210及虚置介电层230的部分，以暴露出半导体条带210的通道部分及基板110的顶表面。随后，形成绝缘层510于基板110的顶表面上。
之后，如图2F所示出，根据一些实施例，移除第一牺牲层120及第二牺牲层140，以形成开口122及开口142。之后，形成第一内部栅极间隔物610于开口122中，并且形成第二内部栅极间隔物620于开口142中。
随后，如图2G-1及图2G-2所示出，根据一些实施例，修整半导体层134及半导体层152，以在半导体层134的相对两侧上形成多个第一侧壁间隔物710，并且在半导体层152的相对两侧上形成多个第二侧壁间隔物720。第二内部栅极间隔物620具有一顶表面及一底表面，其中此顶表面与第二侧壁间隔物720的底表面直接接触，且此底表面与第一侧壁间隔物710的顶表面直接接触。
应注意的是，由于半导体层134及半导体层152的材料不同于第一鳍片结构132及半导体层154，因此它们的蚀刻速率不同，并且在修整半导体层134及半导体层152的同时，第一鳍片结构132及半导体层154保留在原处。
之后，如图2H-1及图2H-2所示出，根据一些实施例，在第一鳍片结构132及半导体层154的相对两侧侧壁上形成多个第一外延结构810。
之后，如图2I-1及图2I-2所示出，根据一些实施例，形成底部层间电介质910以围绕与第一鳍片结构132接触的第一外延结构810，并且暴露与半导体层154接触的第一外延结构810。之后，在底部层间电介质910上形成蚀刻停止层920，并且在半导体层154的相对两侧的侧壁上形成第二外延结构930。
之后，如图2J所示出，根据一些实施例，在蚀刻停止层920上并且至少在虚置栅极堆叠410的相对两侧上形成顶部层间电介质1010。
之后，如图2K-1及图2K-2所示出，根据一些实施例，通过使用经过图案化的硬掩模1110作为掩模，而图案化第二虚置栅极层330及蚀刻停止层320，以形成沟槽1120于栅极间隔物420之间。第三内部栅极间隔物1130至少形成在第二虚置栅极层330及受到沟槽1120所暴露的蚀刻停止层320的侧壁上。
之后，如图2L-1及图2L-2所示出，根据一些实施例，移除剩余的第一虚置栅极层310、虚置介电层230的一部分及半导体层134，以形成凹口1210。填充第一栅极堆叠1220于凹口1210中。由于第一鳍片结构132与半导体层134由不同的材料所制成，所以移除了半导体层134，但是保留了第一鳍片结构132。第一栅极堆叠1220包裹第一鳍片结构132。
随后，在图2M-1到图2Q中所进行的工艺与在第1M-1图到图1Q中所进行的工艺相同或相似。因此，为了简洁起见，而将其省略。
在第二实施例中，第一装置10(例如，p型场效晶体管)形成在基板110之上，且第二装置20(例如，n型场效晶体管)形成在第一装置10之上。在一些实施例中，第一装置10包括具有硅锗作为通道的第一鳍片结构132，并且第二装置包括具有多个硅通道的多个纳米结构(例如，半导体层154)。
图3A至图3Q是依据一些实施例的形成半导体装置结构100c的工艺的各个阶段的透视示意图。用于形成半导体装置结构100c的一些工艺及材料与用于形成半导体装置结构100a的那些工艺及材料相似或相同，在此不再赘述。
如图3A所示出，形成第一半导体堆叠130于第一牺牲层120之上。第一半导体堆叠130包括半导体层132及半导体层134。形成第二牺牲层140于第一半导体堆叠130之上。形成第二鳍片结构155于第二牺牲层140之上。形成经过图案化的硬掩模160于第二鳍片结构155之上。在一些实施例中，每一个半导体层132由硅所制成，并且每一个半导体层134由硅锗所制成。
在一些实施例中，在一些实施例中第二鳍片结构155由硅所制成。在一些实施例中，第二鳍片结构155由不含锗的硅所制成。在一些实施例中，第二鳍片结构155是实质上纯的硅层，例如，锗百分比低于约1％。再者，第二鳍片结构155可以本质的(intrinsic)，其并未掺杂有p型及n型杂质。
之后，如图3B所示出，根据一些实施例，通过使用经过图案化的硬掩模160，而图案化基板110、第一牺牲层120、第一半导体堆叠130、第二牺牲层140、第二鳍片结构155，以形成半导体条带210。
之后，如图3C所示出，根据一些实施例，形成第一虚置栅极层310、蚀刻停止层320及第二虚置栅极层330于半导体条带210之上。之后，形成经过图案化的硬掩模340于第二虚置栅极层330之上。
之后，如图3D所示出，根据一些实施例，形成与半导体条带210交叉的虚置栅极堆叠410，随后在虚置栅极堆叠410的侧壁上形成栅极间隔物420。
之后，如图3E所示出，根据一些实施例，移除未被虚置栅极堆叠410及栅极间隔物420所覆盖的半导体条带210及虚置介电层230的部分，以暴露出半导体条带210的通道部分及基板110的顶表面。随后，形成绝缘层510于基板110的顶表面上。
之后，如图3F所示出，根据一些实施例，移除第一牺牲层120及第二牺牲层140，以形成开口122及开口142。之后，形成第一内部栅极间隔物610于开口122中，并且形成第二内部栅极间隔物620于开口142中。
随后，如图3G-1及图3G-2所示出，根据一些实施例，修整半导体层134，以在半导体层134的相对两侧上形成多个第一侧壁间隔物710。
应注意的是，由于半导体层134的材料不同于第二鳍片结构155及半导体层132，因此它们的蚀刻速率不同，并且在修整半导体层134的同时，第二鳍片结构155及半导体层132保留在原处。
之后，如图3H-1及图3H-2所示出，根据一些实施例，在半导体层132及第二鳍片结构155的相对两侧侧壁上形成多个第一外延结构810。应注意的是，由于第一外延结构810并未与第一侧壁间隔物710直接接触，因此在第一外延结构810与第一侧壁间隔物710之间存在空气空间811。
之后，如图3I-1及图3I-2所示出，根据一些实施例，形成底部层间电介质910以围绕与半导体层134接触的第一外延结构810，并且暴露与第二鳍片结构155接触的第一外延结构810。之后，在底部层间电介质910上形成蚀刻停止层920，并且在第二鳍片结构155的相对两侧的侧壁上形成第二外延结构930。
随后，如图3J所示出，根据一些实施例，在蚀刻停止层920上并且至少在虚置栅极堆叠410的相对两侧上形成顶部层间电介质1010。
之后，如图3K-1及图3K-2所示出，根据一些实施例，通过使用经过图案化的硬掩模1110作为掩模，而图案化第二虚置栅极层330及蚀刻停止层320，以形成沟槽1120于栅极间隔物420之间。第三内部栅极间隔物1130至少形成在第二虚置栅极层330及受到沟槽1120所暴露的蚀刻停止层320的侧壁上。
之后，如图3L-1及图3L-2所示出，根据一些实施例，移除剩余的第一虚置栅极层310、虚置介电层230的一部分及半导体层134，以形成凹口1210。填充第一栅极堆叠1220于凹口1210中。由于半导体层132与半导体层134由不同的材料所制成，所以移除了半导体层134，但是保留了半导体层132。第一栅极堆叠1220包裹半导体层132。
之后，如图3M-1及图3M-2所示出，根据一些实施例，移除剩余的第二虚置栅极层330及剩余的虚置介电层230，以形成凹口1310。如此一来，暴露出第二鳍片结构155。之后，在凹口1310中形成及/或填充第二栅极堆叠1320。因此，第二栅极堆叠1320环绕(包裹)第二鳍片结构155，并且形成在第一栅极堆叠1220之上。在一些实施例中，第二鳍片结构155与第二栅极堆叠1320直接接触。在一些实施例中，第二鳍片结构155与第二内部栅极间隔物620直接接触。
如图3M-1及图3M-2所示出，第一栅极堆叠1220是n型金属栅极堆叠，且第二栅极堆叠1320是p型金属栅极堆叠。在一些其他实施例中，第一栅极堆叠1220是p型金属栅极堆叠，且第二栅极堆叠1320是n型金属栅极堆叠。
如图3M-1及图3M-2所示出，半导体层132、第一外延结构810及第一栅极堆叠1220形成第一装置10，例如，n型场效晶体管。第二鳍片结构155、第二外延结构930及第二栅极堆叠1320形成第二装置20，例如，p型场效晶体管。第一装置10是水平全绕式栅极装置，而第二装置20是鳍式场效晶体管装置。因此，第一装置10及第二装置20堆叠在基板110上，并且第一装置10设置在第二装置20与基板110之间。
随后，在图3N到图3Q中所进行的工艺与在图1N到图1Q中所进行的工艺相同或相似。因此，为了简洁起见，而将其省略。
在第三实施例中，第一装置10(例如，n型场效晶体管)形成在基板110之上，且第二装置20(例如，p型场效晶体管)形成在第一装置10之上。在一些实施例中，第一装置10包括具有多个硅通道的多个纳米结构(或称为纳米线、纳米片)，并且第二装置包括具有硅作为通道的第二鳍片结构155。在一些其他实施例中，第一装置10包括具有多个硅通道的多个纳米结构(纳米线)，并且第二装置20包括具有硅锗作为通道的第二鳍片结构。
图4A至图4Q是依据一些实施例的形成半导体装置结构100d的工艺的各个阶段的透视示意图。用于形成半导体装置结构100d的一些工艺及材料与用于形成半导体装置结构100c的那些工艺及材料相似或相同，在此不再赘述。
如图4A所示出，形成第一半导体堆叠130于第一牺牲层120之上，形成第二半导体堆叠150于第二牺牲层140之上。第二半导体堆叠150包括半导体层152及半导体层154。
在一些实施例中，半导体层152由硅锗所制成，且半导体层154由硅所制成。在一些实施例中，半导体层152的厚度小于半导体层154。
之后，如图4B所示出，根据一些实施例，通过使用经过图案化的硬掩模160，而图案化基板110、第一牺牲层120、第一半导体堆叠130、第二牺牲层140、第二半导体堆叠150，以形成半导体条带210。
之后，如图4C所示出，根据一些实施例，形成第一虚置栅极层310、蚀刻停止层320及第二虚置栅极层330于半导体条带210之上。之后，形成经过图案化的硬掩模340于第二虚置栅极层330之上。
之后，如图4D所示出，根据一些实施例，形成与半导体条带210交叉的虚置栅极堆叠410，随后在虚置栅极堆叠410的侧壁上形成栅极间隔物420。
之后，如图4E所示出，根据一些实施例，移除未被虚置栅极堆叠410及栅极间隔物420所覆盖的半导体条带210及虚置介电层230的部分，以暴露出半导体条带210的通道部分及基板110的顶表面。随后，形成绝缘层510于基板110的顶表面上。
之后，如图4F所示出，根据一些实施例，移除第一牺牲层120及第二牺牲层140，以形成开口122及开口142。之后，形成第一内部栅极间隔物610于开口122中，并且形成第二内部栅极间隔物620于开口142中。
随后，如图4G-1及图4G-2所示出，根据一些实施例，修整半导体层134，以在半导体层134的相对两侧上形成多个第一侧壁间隔物710，修整半导体层152，以在半导体层154之下形成第二侧壁间隔物720。
应注意的是，由于半导体层152及半导体层134的材料不同于半导体层154及半导体层132，因此它们的蚀刻速率不同，并且在修整半导体层152及半导体层134的同时，半导体层154及半导体层132保留在原处。
之后，如图4H-1及图4H-2所示出，根据一些实施例，在半导体层132及半导体层154的相对两侧侧壁上形成多个第一外延结构810。
之后，如图4I-1及图4I-2所示出，根据一些实施例，形成底部层间电介质910以围绕与半导体层132接触的第一外延结构810，并且暴露与半导体层154接触的第一外延结构810。之后，在底部层间电介质910上形成蚀刻停止层920，并且在半导体层154的相对两侧的侧壁上形成第二外延结构930。
随后，如图4J所示出，根据一些实施例，在蚀刻停止层920上并且至少在虚置栅极堆叠410的相对两侧上形成顶部层间电介质1010。
之后，如图4K-1及图4K-2所示出，根据一些实施例，通过使用经过图案化的硬掩模1110作为掩模，而图案化第二虚置栅极层330及蚀刻停止层320，以形成沟槽1120于栅极间隔物420之间。第三内部栅极间隔物1130至少形成在第二虚置栅极层330及受到沟槽1120所暴露的蚀刻停止层320的侧壁上。
之后，如图4L-1及图4L-2所示出，根据一些实施例，移除剩余的第一虚置栅极层310、虚置介电层230的一部分及半导体层134，以形成凹口1210。填充第一栅极堆叠1220于凹口1210中。
之后，如图4M-1及图4M-2所示出，根据一些实施例，移除剩余的第二虚置栅极层330、剩余的虚置介电层230及半导体层152，以形成凹口1310。如此一来，暴露出半导体层154。之后，在凹口1310中形成及/或填充第二栅极堆叠1320。因此，第二栅极堆叠1320环绕(包裹)半导体层154，并且形成在第一栅极堆叠1220之上。
如图4M-1及图4M-2所示出，第一栅极堆叠1220是n型金属栅极堆叠，且第二栅极堆叠1320是p型金属栅极堆叠。在一些其他实施例中，第一栅极堆叠1220是p型金属栅极堆叠，且第二栅极堆叠1320是n型金属栅极堆叠。
如图4M-1及图4M-2所示出，半导体层132、第一外延结构810及第一栅极堆叠1220形成第一装置10，例如，n型场效晶体管。半导体层154、第二外延结构930及第二栅极堆叠1320形成第二装置20，例如，p型场效晶体管。第一装置10具有水平全绕式栅极装置，而第二装置20也具有水平全绕式栅极装置。因此，第一装置10及第二装置20堆叠在基板110上，并且第一装置10设置在第二装置20与基板110之间。
随后，在图4N到图4Q中所进行的工艺与在图3N到图3Q中所进行的工艺相同或相似。因此，为了简洁起见，而将其省略。
在第四实施例中，第一装置10(例如，n型场效晶体管)形成在基板110之上，且第二装置20(例如，p型场效晶体管)形成在第一装置10之上。在一些实施例中，第一装置10包括具有多个硅通道的多个纳米结构(或称为纳米线或纳米片)，并且第二装置包括具有硅通道的纳米结构(或称为纳米线或纳米片)。在一些其他实施例中，第一装置10包括具有多个硅通道的多个纳米结构(或称为纳米线或纳米片)，并且第二装置包括具有硅锗通道的纳米结构(纳米线)。
在此提供用于形成半导体装置结构的实施例及其形成方法。鳍式场效晶体管装置与全绕式栅极装置在垂直方向上堆叠。鳍式场效晶体管装置与全绕式栅极装置通过内部栅极间隔物彼此隔离。通过这种设计，可减小半导体装置的布局面积并且可增加其装置密度。
在一些实施例中，提供一种半导体装置结构。上述半导体装置结构包括第一装置形成于基板之上，其中上述第一装置包括第一鳍片结构。上述半导体装置结构亦包括第二装置形成于上述第一装置之上或之下，其中上述第二装置包括多个第二纳米结构在垂直方向上堆叠。
在一些实施例中，在上述半导体装置结构中，上述第一装置及上述第二装置的其中一个为p型装置，且另一个为n型装置。
在一些实施例中，上述半导体装置结构还包括第一栅极堆叠包裹围绕上述第一鳍片结构；以及第二栅极堆叠包裹围绕上述第二纳米结构。
在一些实施例中，上述半导体装置结构还包括内部栅极间隔物位于上述第一栅极堆叠与上述第二栅极堆叠之间。
在一些实施例中，在上述半导体装置结构中，上述第一栅极堆叠包括第一部分及第二部分，上述第一部分靠近上述第二栅极堆叠的侧壁，且上述第二部分位于上述第二栅极堆叠的正下方。
在一些实施例中，上述半导体装置结构还包括隔离结构，形成于上述基板之上；以及内部栅极间隔物，延伸于上述基板上方，其中上述内部栅极间隔物的顶表面高于上述隔离结构的顶表面。
在一些实施例中，上述半导体装置结构还包括侧壁间隔物形成于两个相邻的上述第二纳米结构之间；第二源极/漏极结构，形成于上述第二纳米结构的其中一个的侧壁上；以及第二栅极堆叠，包裹围绕上述第二纳米结构，其中上述侧壁间隔物位于上述第二栅极堆叠与上述第二源极/漏极结构之间。
在一些实施例中，上述半导体装置结构还包括第一源极/漏极结构，形成于上述第一鳍片结构的侧壁上；以及蚀刻停止层，位于上述第一源极/漏极结构与上述第二源极/漏极结构之间。
在一些实施例中，在上述半导体装置结构中，上述第一装置及上述第二装置的其中一个为逻辑电路装置，且另一个为静态随机存取存储器。
在一些实施例中，提供一种半导体装置结构。上述半导体装置结构包括第一装置形成于基板之上，其中上述第一装置包括第一鳍片结构；第一栅极堆叠包裹围绕上述第一鳍片结构；第二装置形成于上述第一装置之上，其中上述第二装置包括多个第二纳米结构在垂直方向上堆叠；以及第二栅极堆叠，包裹围绕上述第二纳米结构，其中上述第一栅极堆叠的最顶表面高于上述第二栅极堆叠的底表面。
在一些实施例中，上述半导体装置结构还包括侧壁间隔物形成于两个相邻的上述第二纳米结构之间；以及源极/漏极结构形成于上述第二纳米结构的其中一个的侧壁上，其中上述侧壁间隔物位于上述第二栅极堆叠与上述源极/漏极结构之间。
在一些实施例中，上述半导体装置结构还包括蚀刻停止层位于上述第一栅极堆叠与上述第二栅极堆叠之间。
在一些实施例中，在上述半导体装置结构中，上述第一装置及上述第二装置的其中一个为逻辑电路装置，且另一个为静态随机存取存储器。
在一些实施例中，在上述半导体装置结构中，上述第一装置及上述第二装置的其中一个为一p型装置，且另一个为一n型装置。
在一些实施例中，上述半导体装置结构还包括内部栅极间隔物位于上述第一栅极堆叠与上述第二栅极堆叠之间，其中上述内部栅极间隔物包括与上述第一栅极堆叠直接接触的顶表面及与上述第二栅极堆叠直接接触的底表面。
在一些实施例中，提供一种半导体装置结构。上述半导体装置结构包括多个第一纳米结构形成于基板之上，其中上述第一纳米结构在垂直方向上堆叠；第一栅极堆叠包裹围绕上述第一纳米结构；第一内部栅极间隔物形成于上述第一纳米结构之上；第二鳍片结构形成于上述第一内部栅极间隔物之上；以及第二栅极堆叠包裹围绕上述第二鳍片结构。
在一些实施例中，在上述半导体装置结构中，上述第二鳍片结构直接接触上述第一内部栅极间隔物。
在一些实施例中，在上述半导体装置结构中，上述第一栅极堆叠包括第一部分及第二部分，上述第一部分靠近上述第二栅极堆叠的侧壁，且上述第二部分位于上述第二栅极堆叠的正下方。
在一些实施例中，上述半导体装置结构还包括第二内部栅极间隔物位于上述第一栅极堆叠的上述第一部分与上述第二栅极堆叠之间。
在一些实施例中，在上述半导体装置结构中，上述第一栅极堆叠具有第一厚度，上述第二栅极堆叠具有第二厚度，且上述第二厚度小于上述第一厚度。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体装置结构，包括：
一第一装置，形成于一基板之上，其中该第一装置包括一第一鳍片结构；以及
一第二装置，形成于该第一装置之上或之下，其中该第二装置包括多个第二纳米结构在垂直方向上堆叠。
2.如权利要求1所述的半导体装置结构，还包括：
一第一栅极堆叠，包裹围绕该第一鳍片结构；以及
一第二栅极堆叠，包裹围绕多个所述第二纳米结构。
3.如权利要求2所述的半导体装置结构，其中该第一栅极堆叠包括一第一部分及一第二部分，该第一部分靠近该第二栅极堆叠的一侧壁，且该第二部分位于该第二栅极堆叠的正下方。
4.如权利要求1所述的半导体装置结构，还包括：
一侧壁间隔物，形成于两个相邻的多个所述第二纳米结构之间；
一第二源极/漏极结构，形成于多个所述第二纳米结构的其中一个的一侧壁上；以及
一第二栅极堆叠，包裹围绕多个所述第二纳米结构，其中该侧壁间隔物位于该第二栅极堆叠与该第二源极/漏极结构之间。
5.一种半导体装置结构，包括：
一第一装置，形成于一基板之上，其中该第一装置包括一第一鳍片结构；
一第一栅极堆叠，包裹围绕该第一鳍片结构；
一第二装置，形成于该第一装置之上，其中该第二装置包括多个第二纳米结构在垂直方向上堆叠；以及
一第二栅极堆叠，包裹围绕多个所述第二纳米结构，其中该第一栅极堆叠的一最顶表面高于该第二栅极堆叠的一底表面。
6.一种半导体装置结构，包括：
多个第一纳米结构，形成于一基板之上，其中多个所述第一纳米结构在垂直方向上堆叠；
一第一栅极堆叠，包裹围绕多个所述第一纳米结构；
一第一内部栅极间隔物，形成于多个所述第一纳米结构之上；
一第二鳍片结构，形成于该第一内部栅极间隔物之上；以及
一第二栅极堆叠，包裹围绕该第二鳍片结构。
7.如权利要求6所述的半导体装置结构，其中该第二鳍片结构直接接触该第一内部栅极间隔物。
8.如权利要求6所述的半导体装置结构，其中该第一栅极堆叠包括一第一部分及一第二部分，该第一部分靠近该第二栅极堆叠的一侧壁，且该第二部分位于该第二栅极堆叠的正下方。
9.如权利要求8所述的半导体装置结构，还包括：
一第二内部栅极间隔物，位于该第一栅极堆叠的该第一部分与该第二栅极堆叠之间。
10.如权利要求8所述的半导体装置结构，其中该第一栅极堆叠具有一第一厚度，该第二栅极堆叠具有一第二厚度，且该第二厚度小于该第一厚度。
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