DE102019125889B4 - Verfahren zur herstellung eines halbleiterbauelements und ein halbleiterbauelement - Google Patents

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Abstract

Halbleiterbauelement aufweisend:eine Isolationsisolierschicht (30), die über einem Substrat (10) angeordnet ist;eine Halbleiterfinne (12), die über dem Substrat (30) angeordnet ist, wobei ein oberer Abschnitt der Halbleiterfinne (12) von der Isolationsisolierschicht (30) vorragt, und ein unterer Abschnitt der Halbleiterfinne (12) in der Isolationsisolierschicht (30) eingebettet ist;eine Gate-Struktur (40), die über dem oberen Abschnitt der Halbleiterfinne (12) angeordnet ist und eine Gate-Dielektrikum-Schicht (42) und eine Gate-Elektrodenschicht (44) aufweist;Gate-Seitenwandabstandhalter (48), die über gegenüberliegenden Seitenflächen der Gate-Struktur (40) angeordnet sind; undeine epitaktische Source/Drain-Schicht (50),wobei der obere Abschnitt der Halbleiterfinne (12) eine erste epitaktische Wachstumsanreicherungsschicht (20) aufweist, die aus einem Halbleitermaterial hergestellt ist, welches von einem verbleibenden Teil der Halbleiterfinne (12) verschieden ist,wobei die erste epitaktische Wachstumsanreicherungsschicht (20) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist, undwobei die Gate-Dielektrikum-Schicht (42) den oberen Abschnitt der Halbleiterfinne (12) abdeckt, die die erste epitaktische Wachstumsanreicherungsschicht (20) aufweist,wobei der untere Abschnitt der Halbleiterfinne (12) eine zweite epitaktische Wachstumsanreicherungsschicht (122) aufweist, die aus einem Halbleitermaterial hergestellt ist, welches verschieden von dem verbleibenden Teil der Halbleiterfinne (12) außer der ersten epitaktischen Wachstumsanreicherungsschicht (20) ist.

Description

  • Die Erfindung betrifft ein Halbleiterbauelement aufweisend: eine Isolationsisolierschicht, die über einem Substrat angeordnet ist; eine Halbleiterfinne, die über dem Substrat angeordnet ist, wobei ein oberer Abschnitt der Halbleiterfinne von der Isolationsisolierschicht vorragt, und ein unterer Abschnitt der Halbleiterfinne in der Isolationsisolierschicht eingebettet ist; eine Gate-Struktur, die über dem oberen Abschnitt der Halbleiterfinne angeordnet ist und eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht aufweist; Gate-Seitenwandabstandhalter, die über gegenüberliegenden Seitenflächen der Gate-Struktur angeordnet sind; und eine epitaktische Source/Drain-Schicht, wobei der obere Abschnitt der Halbleiterfinne eine erste epitaktische Wachstumsanreicherungsschicht aufweist, die aus einem Halbleitermaterial hergestellt ist, welches von einem verbleibenden Teil der Halbleiterfinne verschieden ist, wobei die erste epitaktische Wachstumsanreicherungsschicht in Kontakt mit der epitaktischen Source/Drain-Schicht ist, und wobei die Gate-Dielektrikum-Schicht den oberen Abschnitt der Halbleiterfinne abdeckt, die die erste epitaktische Wachstumsanreicherungsschicht aufweist, wobei der untere Abschnitt der Halbleiterfinne eine zweite epitaktische Wachstumsanreicherungsschicht aufweist, die aus einem Halbleitermaterial hergestellt ist, welches verschieden von dem verbleibenden Teil der Halbleiterfinne außer der ersten epitaktischen Wachstumsanreicherungsschicht ist. Ein Halbleiterbauelement ist bekannt aus der US 2019/0148151 A1 . Ein ähnliches Halbleiterbauelement ist außerdem bekannt aus der US 2019/0081153 A1 .
  • STAND DER TECHNIK
  • Seit die Halbleiterindustrie sich im Streben nach höherer Bauelementdichte, höherer Arbeitsleistung und niedrigeren Kosten zu Nanometertechnologieprozessknoten weiterentwickelt hat, resultieren daraus Herausforderungen bei Fertigungs- und Gestaltungsproblemen in der Entwicklung dreidimensionaler Gestaltungen, wie eines Multigate-Feldeffekttransistors (FET, Field Effect Transistor), umfassend einen Finnen-FET (FinFET) und einen Gate-all-around (GAA) FET. Seit Transistorausmaße kontinuierlich nach unten skalieren, zu Technologieknoten unter 10-15 nm, werden weitere Verbesserungen des FinFET benötigt.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden ausführlichen Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabgetreu dargestellt sind und lediglich der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verringert sein.
    • 1A zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2B zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A und 5B zeigen Ansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 5C und 5D zeigen Ansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B und 5D sind (ebene) Draufsichten und 5A und 5C zeigen Schnittansichten.
    • 6A und 6B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A und 7B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A und 8B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A und 9B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 9C und 9D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A und 10B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 10C und 10D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15A und 15B zeigen Ansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 15B ist eine (ebene) Draufsicht und 15A ist eine Schnittansicht.
    • 16A und 16B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17A und 17B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 17C und 17D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 18A und 18B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 18C und 18D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 19A und 19B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 19C und 19D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 20A und 20B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 20C und 20D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 21A und 21B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 21C und 21D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 22A und 22B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 22C und 22D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 23 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 24 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 25 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 26 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 27A und 27B zeigen Ansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 28A und 28B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 29A und 29B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 29C und 29D zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 30A und 30B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 31A und 31B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 31C zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 32A und 32B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 33A und 33B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 34A und 34B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 35A und 35B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 36A und 36B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 37A und 37B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 38A und 38B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 39A und 39B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 40 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es ist zu verstehen, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele bereitstellt, um verschiedene Merkmale der Erfindung zu implementieren. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht dazu gedacht, einschränkend zu sein. Zum Beispiel sind Ausmaße von Elementen nicht auf die offenbarte Spanne oder Werte eingeschränkt, können aber von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements (i.e. der Vorrichtung) abhängig sein. Außerdem kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Unterschiedliche Merkmale können zur Vereinfachung und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den FIG. veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den FIG. abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder bei anderen Ausrichtungen) sein und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend interpretiert werden. Zusätzlich kann der Ausdruck „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ meinen. In der vorliegenden Offenbarung meint eine Phrase „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und meint nicht ein Element von A, ein Element von B und ein Element von C, außer es wird anders beschrieben. In der gesamten Offenbarung werden eine Source und ein Drain austauschbar verwendet und ein Source/Drain bezieht sich auf eines oder beides der Source und des Drain. In den folgenden Ausführungsformen können Materialien, Konfigurationen, Ausmaße, Prozesse und/oder Betriebe, wie in Bezug auf eine Ausführungsform (z.B. eine oder mehrere Figuren) beschrieben, in den anderen Ausführungsformen eingesetzt werden und eine ausführliche Beschreibung davon kann weggelassen werden.
  • 1A-10B zeigen beispielhafte sequenzielle Prozesse zur Herstellung des FET-Bauelements (FET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Es ist zu verstehen, dass zusätzliche Betriebe vor, während und nach durch die 1-10B gezeigten Prozesse bereitgestellt sein können und manche der unten beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder verworfen werden können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • Wie in 1A gezeigt, wird ein Teil eines Substrats 10, in dem ein oder mehrere p-FET nacheinander gebildet sind, geätzt, um eine Vertiefung 8 durch einen oder mehrere Lithografie- und Ätzbetriebe zu bilden. In einer Ausführungsform umfasst Substrat 10 eine einzelne kristalline Halbleiterschicht auf mindestens ihrem Oberflächenabschnitt. Das Substrat 10 kann ein einzelnes kristallines Halbleitermaterial umfassen, wie, aber nicht eingeschränkt auf, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. In dieser Ausführungsform ist das Substrat 10 aus Si hergestellt. Das Substrat 10 kann unterschiedliche Bereiche umfassen, die geeignet mit Verunreinigungen (z.B. p- oder n-Leitfähigkeit) dotiert wurden. Die Dotierstoffe sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.
  • Wie in 1B gezeigt, ist eine epitaktische Schicht 11 in der Vertiefung 8 gebildet. In manchen Ausführungsformen ist die epitaktische Schicht 11 aus SiGe hergestellt. In manchen Ausführungsformen ist die Germaniumkonzentration der SiGe-Schicht in einer Spanne von etwa 5 Atomprozent bis etwa 30 Atomprozent. In manchen Ausführungsformen sind eine oder mehrere Pufferschichten, die eine niedrigere Ge-Konzentration als die epitaktische Schicht 11 aufweisen, zwischen der epitaktischen Schicht 11 und dem Substrat 10 gebildet.
  • Weiter, wie in 1B gezeigt, sind epitaktische Wachstumsanreicherungsschicht 20N und 20P über dem Substrat 10 für einen oder mehrere n-FETs (n-Bereich) und über der epitaktischen Schicht für einen oder mehrere p-FET (p-Bereich) gebildet. In manchen Ausführungsformen umfasst die epitaktische n-Wachstumsanreicherungsschicht 20N eines oder mehreres von SiP, SiCP, SiGe und SiGeB. In manchen Ausführungsformen werden SiP und/oder SiCP als die epitaktische n-Wachstumsanreicherungsschicht 20N für n-FETs verwendet. In manchen Ausführungsformen ist eine Menge von P in der epitaktischen n-Wachstumsanreicherungsschicht 20N in einer Spanne von etwa 3 Atomprozent bis etwa 30 Atomprozent. Falls die Menge von P zu groß ist, kann die epitaktische n-Wachstumsschicht 20N Defekte umfassen, die durch Gitterabweichung verursacht werden, und falls die Menge von P zu klein ist, könnte der epitaktische Anreicherungseffekt nicht erhalten werden. Für die epitaktische p-Wachstumsanreicherungsschicht 20P werden eines oder mehr von SiGe und SiGeB für einen p-FET verwendet. In manchen Ausführungsformen ist eine Menge von Ge in der epitaktischen p-Wachstumsanreicherungsschicht 20P höher als die Menge von Ge in der epitaktischen Schicht 11 und ist in einer Spanne von etwa 10 Atomprozent bis etwa 40 Atomprozent. Falls die Menge von Ge zu groß ist, kann die epitaktische p-Wachstumsschicht 20P Defekte umfassen, die durch Gitterabweichung erhalten werden, und falls di Menge von Ge zu klein ist, könnte der epitaktische Anreicherungseffekt nicht erhalten werden. Wenn die epitaktische Wachstumsanreicherungsschicht 20N und 20P ein Halbleitermaterial sind, können die epitaktischen Wachstumsanreicherungsschichten epitaktisch auf dem Halbleitersubstrat 10 beziehungsweise auf der epitaktischen Schicht 11 gebildet werden.
  • In manchen Ausführungsformen umfasst die epitaktische Wachstumsanreicherungsschicht ein Oxid von einem oder mehr von Si, SiP und SiGe. Das Oxid des Si, SiP und/oder SiGe können durch chemische Gasphasenabscheidung (CVD, Chemical Vapor Deposition), wie Niederdruck-CVD (LPCVD, Low Pressure CVD) und Plasma-angereicherte CVD (PECVD, Plasma Enhanced CVD), physikalische Gasphasenabscheidung (PVD, Physical Vapor Deposition), Atomlagenabscheidung (ALD, Atomic Layer Deposition) oder einen anderen geeigneten Prozess gebildet werden.
  • In manchen Ausführungsformen wird die epitaktische Wachstumsanreicherungsschicht durch einen oder mehrere Ionenimplantationsbetriebe gebildet. Die Dotierstoffe sind in manchen Ausführungsformen P und/oder Ge.
  • Die Dicke der epitaktischen Wachstumsanreicherungsschicht 20N, 20P ist in einer Spanne von etwa 1 nm bis etwa 50 nm in manchen Ausführungsformen und in einer Spanne von 5 nm bis 30 nm in anderen Ausführungsformen. Wenn die Dicke größer als diese Spannen ist, können sich Kanaleigenschaften verschlechtern und wenn die Dicke kleiner als diese Spannen ist, wird eine Funktion als eine epitaktische Wachstumsanreicherungsschicht unzureichend.
  • In anderen Ausführungsformen ist eine der epitaktischen n-Wachstumsanreicherungsschicht 20N oder der epitaktischen p-Wachstumsanreicherungsschicht 20P gebildet.
  • In manchen Ausführungsformen ist eine Maskenschicht 15 weiter über den epitaktischen Wachstumsanreicherungsschichten 20N, 20P gebildet. In manchen Ausführungsformen umfasst die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B. Die erste Maskenschicht 15A ist eine Kontaktstellenoxidschicht, die aus einem Siliziumoxid hergestellt ist, das durch Wärmeoxidation gebildet werden kann. Die zweite Maskenschicht 15B ist aus einem Siliziumnitrid (SiN) hergestellt, das durch CVD, PVD, ALD oder einem anderen geeigneten Prozess gebildet ist.
  • In anderen Ausführungsformen ist keine Vertiefung 8 gebildet und keine epitaktische Schicht 11 gebildet und daher sind n-FETs und p-FETs über einem Si-Substrat 10 gebildet, wie in 2A und 2B gezeigt. In solch einem Fall ist eine epitaktische Wachstumsanreicherungsschicht 20 sowohl am n-Bereich als auch p-Bereich gebildet. In anderen Ausführungsformen ist eine epitaktische Wachstumsanreicherungsschicht 20 entweder am n-Bereich oder dem p-Bereich gebildet. In anderen Ausführungsformen sind die n-Bereiche vom Substrat 10 auch geätzt, um Vertiefungen zu bilden und eine Siliziumschicht ist epitaktisch in den Vertiefungen gebildet. Das Folgende zeigt die Ausführungsformen, in denen die epitaktische Schicht 11 (z.B. eine SiGe-Schicht) gebildet ist. Jedoch sind die folgenden Ausführungsformen auf den Fall anwendbar, in dem keine epitaktische Schicht 11 gebildet ist. In solch einem Fall weisen der p-FET und der n-FET im Wesentlichen dieselben Finnen- (Kanal) -strukturen auf, außer den epitaktischen Wachstumsschichten.
  • Als nächstes, wie in 3 gezeigt, werden die Maskenschicht 15 und das Substrat 10 und die epitaktische Schicht 11 im p-Bereich unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch Finnenstrukturen 12N und 12P (gemeinsam Finnenstrukturen 12) in der Y-Richtung erstreckend gebildet werden. In manchen Ausführungsformen sind die Finnenstrukturen 12N für einen n-FET und die Finnenstrukturen 12P sind für einen p-FET. In 3 sind zwei Finnenstrukturen in der X-Richtung für einen n-FET beziehungsweise einen p-FET angeordnet. Die Zahl der Finnenstrukturen ist aber nicht auf zwei eingeschränkt und kann kleiner als eins und drei oder mehr sein. In manchen Ausführungsformen sind eine oder mehr Dummy-Finnenstrukturen an beiden Seiten der Finnenstrukturen 12 gebildet, um Strukturgenauigkeit in den Strukturierungsbetrieben zu verbessern.
  • Die Finnenstrukturen 12 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung von einem oder mehr Fotolithografieprozessen strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände aufweisen, die kleiner als jene sind, die sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesse erhalten werden könnten. Zum Beispiel ist in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter sind entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter, oder Stützdorne, können dann verwendet werden, um die Finnenstrukturen zu strukturieren. Die Mehrstrukturierungsprozesse, die Fotolithografie und selbstausgerichtete Prozesse kombinieren, resultieren im Allgemeinen im Bilden eines Paares von Finnenstrukturen.
  • Nachdem die Finnenstruktur gebildet worden ist, wird eine Isoliermaterialschicht, die eine oder mehrere Schichten von Isoliermaterial umfasst, über dem Substrat gebildet, sodass die Finnenstrukturen 12 vollständig in die Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein dielektrisches Low-K-Material umfassen, das durch LPCVD (chemische Niederdruckgasphasenabscheidung), Plasma-CVD oder fließbare CVD gebildet ist. Ein Temperbetrieb kann nach der Bildung der Isolierschicht durchgeführt werden. Dann wird ein Planarisierungsbetrieb, wie ein chemisch-mechanisches Polierverfahren (CMP, Chemical Mechanical Polishing) und/oder ein Rückätzverfahren durchgeführt, sodass die oberen Oberflächen der epitaktischen Wachstumsanreicherungsschichten 20N, 20P von der Isoliermaterialschicht freigelegt sind. Dann, wie in 4 gezeigt, wird die Isoliermaterialschicht vertieft, um eine Isolationsisolierschicht 30 zu bilden, sodass die oberen Abschnitte der Finnenstrukturen 12 freigelegt sind. Mit diesem Betrieb sind die Finnenstrukturen 12 durch die Isolationsisolierschicht 30, die auch Grabenisolation (STI, Shallow Trench Isolation) genannt wird, elektrisch voneinander getrennt.
  • Nachdem die Isolationsisolierschicht 30 gebildet ist, werden Opfer-Gate-Strukturen 40 über den Finnenstrukturen gebildet, wie in 5A und 5B gezeigt. 5B ist eine (ebene) Draufsicht und 5A ist eine Schnittansicht entsprechend Linie X1-X1 von 5B. In manchen Ausführungsformen umfasst die Opfer-Gate-Struktur eine Opfer-Dielektrikum-Schicht 42, eine Opfer-Gate-Elektrodenschicht 44 und eine Hartmaskenschicht 46. Die Opfer-Gate-Dielektrikum-Schicht 42 umfasst eine oder mehrere Schichten von Isoliermaterial, wie ein Siliziumoxid-basiertes Material. In einer Ausführungsform wird ein Siliziumoxid verwendet, das durch CVD gebildet ist. Die Dicke der Opfer-Gate-Dielektrikum-Schicht 42 ist in manchen Ausführungsformen in einer Spanne von etwa mm bis etwa 5nm. Die Opfer-Gate-Elektrodenschicht 44 umfasst Silizium, wie polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gate-Elektrodenschicht ist in manchen Ausführungsformen in einer Spanne von etwa 100nm bis etwa 200nm. In manchen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einem Planarisierungsbetrieb unterzogen. Die Opfer-Gate-Dielektrikum-Schicht und die Opfer-Gate-Elektrodenschicht sind unter Verwendung von CVD abgeschieden, umfassend LPCVD und PECVD, PVD, ALD oder einen anderen geeigneten Prozess. Die Hartmaskenschicht 46 wird verwendet, um die Opfer-Gate-Elektrodenschicht 44 zu bilden und umfasst eine oder mehrere Schichten von Siliziumnitrid und Silizium. In manchen Ausführungsformen deckt die Opfer-Gate-Dielektrikum-Schicht 42 auch den Source/Drain-Bereich der Finnenstrukturen 12 ab, die die epitaktischen Wachstumsanreicherungsschichten 20N, 20P aufweisen. 5B zeigt die Opfer-Gate-Dielektrikum-Schicht 42 zur Vereinfachung nicht.
  • Nachdem die Opfer-Gate-Struktur gebildet ist, wird eine Oberseitenschicht aus einem Isoliermaterial für Seitenwandabstandhalter 48 einheitlich unter Verwendung von CVD oder anderen geeigneten Verfahren gebildet. Die Oberseitenschicht ist auf eine einheitliche Weise abgeschieden, sodass sie gebildet ist, im Wesentlichen gleiche Dicken auf vertikalen Oberflächen, wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gate-Struktur, aufzuweisen. In manchen Ausführungsformen ist die Oberseitenschicht zu einer Dicke in einer Spanne von etwa 2 nm bis etwa 10 nm abgeschieden. In einer Ausführungsform ist das Isoliermaterial der Oberseitenschicht ein Siliziumnitrid-basiertes Material, wie SiN, SiON, SiOCN oder SiCN und Kombinationen davon. Die Seitenwandabstandhalter 48 sind an gegenüberliegenden Seitenwänden der Opfer-Gate-Strukturen 40 gebildet, wie in 5A und 5B gezeigt.
  • In der Ausführungsform von 5A und 5B ist die Opfer-Gate-Struktur 40 über den n-Finnenstrukturen 12N und den p-Finnenstrukturen angeordnet. In anderen Ausführungsformen sind getrennte Opfer-Gate-Strukturen über den n-Finnenstrukturen 12N beziehungsweise den p-Finnenstrukturen gebildet, wie in 5C und 5D gezeigt.
  • Nachfolgend werden die Finnenstrukturen von Source/Drain-Bereichen nach unten unter die obere Oberfläche der Isolationsisolierschicht 30 unter Verwendung von Trockenätzen und/oder Nassätzen vertieft, wie in 6A und 6B gezeigt. 6A ist die Schnittansicht entsprechend Linie X2-X2 von 5B und 6B ist die Schnittansicht entsprechend Linie Y1-Y1 von 5B.
  • Wie in 6B gezeigt, sind die Seitenflächen der epitaktischen Wachstumsanreicherungsschichten 20N und 20P im Source/Drain-Bereich 25N beziehungsweise 25P freigelegt.
  • In manchen Ausführungsformen wird vor dem Ätzen einer Vertiefung eine Oberseitenschicht aus dielektrischem Material für Finnenseitenwände gebildet und anisotropes Ätzen wird an der Oberseitenschicht unter Verwendung von zum Beispiel reaktivem Ionenätzen (RIE, Reactive Ion Etching) durchgeführt. In manchen Ausführungsformen verbleiben die Finnenseitenwandabstandhalter 49 um die Source/Drain-Vertiefung, wie in 6A gezeigt.
  • Nachdem die Source/Drain-Vertiefungen gebildet sind, werden epitaktische Source/Drain (S/D) -Schicht 50N und 50P gebildet, wie in 7A und 7B gezeigt. 7A ist eine Schnittansicht entsprechend Linie X2-X2 von 5B und 7B ist die Schnittansicht entsprechend Linie Y1-Y1 von 5B. Die epitaktische S/D-Schicht 50N für n-FETs umfasst eine oder mehr Schichten von SiP und SiCP. In mindestens einer Ausführungsform werden die epitaktischen Schichten durch einen LPCVD-Prozess, molekulare Strahlenepitaxie, Atomlagenabscheidung oder ein anderes geeignetes Verfahren gezüchtet. Der LPCVD-Prozess wird bei einer Temperatur von etwa 400 bis 850°C und unter einem Druck von etwa 133,3 Pa (1 Torr) bis 26664,4 Pa (200 Torr) durchgeführt, unter Verwendung von Siliziumquellgas wie SiH4, Si2H6 oder Si3H8; Germaniumquellengas wie GeH4 oder G2H6; Kohlenstoffquellengas wie B2H6. In manchen Ausführungsformen sind zwei oder mehr Schichten mit verschiedener Zusammensetzung (z.B. verschiedenen P, C und/oder B-Konzentrationen) als die epitaktische Source/Drain-Schicht 50N beziehungsweise 50P gebildet.
  • Da die epitaktische n-Wachstumsanreicherungsschicht 20N P umfasst, fungiert die epitaktische n-Wachstumsanreicherungsschicht 20N als eine zusätzliche Quelle von P, zusätzlich zum P-Quellengas für das epitaktische Wachstum. Daher kann die Größe (das Volumen) der epitaktischen Source/Drain-Schicht 50N verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht 20N gebildet ist, größer sein. Ähnlich umfasst die epitaktische S/D-Schicht 50P für p-FETs SiGe, Ge und SiGeB. Da die epitaktische p-Wachstumsanreicherungsschicht 20P Ge umfasst, fungiert die epitaktische p-Wachstumsanreicherungsschicht als eine zusätzliche Quelle von Ge, zusätzlich zum Ge-Quellengas für das epitaktische Wachstum. Daher kann die Größe (das Volumen) der epitaktischen Source/Drain-Schicht 50P verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht 20P gebildet ist, größer sein.
  • Nachfolgend wird eine erste Zwischenschichtdielektrikum- (ILD, Interlayer Dielectric) -schicht 60 über der epitaktischen Source/Drain-Schicht 50N und 50P und den Opfer-Gate-Strukturen 40 gebildet. Dann wird ein Planarisierungsbetrieb, wie CMP, durchgeführt, sodass der Oberseitenabschnitt der Opfer-Gate-Elektrodenschicht 44 freigelegt ist, wie in 8A und 8B gezeigt. 8A ist die Schnittansicht entsprechend Linie X2-X2 von 5B und 8B ist die Schnittansicht entsprechend Linie Y1-Y1 von 5B. Die Materialien für die erste ILD-Schicht 60 umfassen Verbindungen, umfassend Si, O, C und/oder H, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie Polymere, können für die erste ILD-Schicht 60 verwendet werden.
  • Als nächstes werden die Opfer-Gate-Elektrodenschicht 44 und Opfer-Gate-Dielektrikum-Schicht 42 entfernt, wodurch die Finnenstruktur freigelegt wird. Die erste ILD-Schicht 6o schützt die S/D-Strukturen 50N, 50P während des Entfernens der Opfer-Gate-Strukturen. Die Opfer-Gate-Strukturen 40 können unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 44 Polysilizium ist und die erste ILD-Schicht 60 Siliziumoxid ist, kann ein Nassätzmittel wie eine TMAH-Lösung verwendet werden, um selektiv die Opfer-Gate-Elektrodenschicht 44 zu entfernen. Die Opfer-Gate-Dielektrikum-Schicht 42 wird danach unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • Nachdem die Opfer-Gate-Strukturen entfernt worden sind, wird eine Gate-Dielektrikum-Schicht 102 über Kanalbereichen (obere Abschnitte der Finnenstruktur über der Isolationsisolierschicht 30) gebildet und die Gate-Elektrodenschicht 104 wird auf der Gate-Dielektrikum-Schicht 102 gebildet, wie in 9A und 9B gezeigt. 9A ist die Schnittansicht entsprechend Linie X1-X1 von 5B und 9B ist die Schnittansicht entsprechend Linie Y1-Y1 von 5B.
  • In bestimmten Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 102 eine oder mehr Schichten eines dielektrischen Materials, wie Siliziumoxid, Siliziumnitrid, oder High-k-Dielektrikum-Materials, anderen geeigneten dielektrischen Materials und/oder Kombinationen davon. Beispiele von High-k-Dielektrikum-Material umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Tonerde (HfO2-Al2O3) -Legierung, andere geeignete High-k-Dielektrikum-Materialien und/oder Kombinationen davon. In manchen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 102 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem dielektrischen Material gebildet ist.
  • Die Gate-Dielektrikum-Schicht kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die Gate-Dielektrikum-Schicht 102 unter Verwendung eines hochkonformen Abscheidungsprozesses wie LAD gebildet, um die Bildung einer Gate-Dielektrikum-Schicht sicherzustellen, die eine einheitliche Dicke über jede Kanalschicht aufweist. Die Dicke der Gate-Dielektrikum-Schicht 102 ist in einer Ausführungsform in einer Spanne von etwa 1 nm bis etwa 6 nm.
  • Die Gate-Elektrodenschicht 104 ist auf der Gate-Dielektrikum-Schicht 102 gebildet. Die Gate-Elektrode 104 umfasst eine oder mehr Schichten von leitfähigem Material, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 104 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet sein. Die Gate-Elektrodenschicht ist auch über der oberen Oberfläche der ersten ILD-Schicht 60 abgeschieden. Die Gate-Dielektrikum-Schicht und die Gate-Elektrodenschicht, die über der ersten ILD-Schicht 60 gebildet sind, werden dann unter Verwendung von zum Beispiel CMP planarisiert, bis die Oberseitenoberfläche der ersten ILD-Schicht 60 aufgedeckt ist. In manchen Ausführungsformen wird nach dem Planarisierungsbetrieb die Gate-Elektrodenschicht 104 vertieft und eine Kappenisolierschicht wird über der vertieften Gate-Elektrode 104 gebildet. Die Kappenisolierschicht umfasst eine oder mehr Schichten von einem Siliziumnitrid-basierten Material, wie SiN. Die Kappenisolierschicht kann durch Abscheiden eines Isoliermaterials, gefolgt von einem Planarisierungsbetrieb gebildet werden.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung sind eine oder mehr Arbeitsfunktionsanpassungsschichten (nicht gezeigt) zwischen der Gate-Dielektrikum-Schicht 102 und der Gate-Elektrode 104 eingefügt. Die Arbeitsfunktionsanpassungsschichten sind aus einem leitfähigen Material, wie einer einzelnen Schicht von TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrschicht von zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET wird eines oder mehr von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionsanpassungsschicht verwendet und für den p-Kanal-FET wird eines oder mehr von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionsanpassungsschicht verwendet. Die Arbeitsfunktionsanpassungsschicht kann durch ALD, PVD, CVD, e-Beam-Verdampfung oder einen anderen geeigneten Prozess gebildet sein. Weiter kann die Arbeitsfunktionsanpassungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET gebildet sein, die verschiedene Metallschichten verwenden können.
  • Es wird davon ausgegangen, dass das in 9A und 9B gezeigte Halbleiterbauelement (Halbleitervorrichtung) weiteren CMOS-Prozessen unterzogen wird, um unterschiedliche Merkmale wie Kontakte/Durchkontaktierungen, Verbindungsmetallschichten, Dielektrikum-Schichten, Passivierungsschichten usw. zu bilden.
  • 9C und 9D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 20P ist auf der Si-Finnenstruktur gebildet.
  • In anderen Ausführungsformen, bevor die Gate-Dielektrikum-Schicht 102 gebildet ist, wird mindestens eine der epitaktischen Wachstumsanreicherungsschicht 20N und 20P durch einen geeigneten Ätzbetrieb entfernt und dann werden die Gate-Dielektrikum-Schicht 102 und die Gate-Elektroden-Schicht 104 gebildet, wie in 10A und 10B gezeigt. 10A ist die Schnittansicht entsprechend Linie X1-X1 von 5B und 10B ist die Schnittansicht entsprechend Linie Y1-Y1 von 5B. Wenn die epitaktische Wachstumsanreicherungsschicht 20N und 20P aus Oxidmaterial (z.B. SiP-Oxid, SiGe-Oxid) hergestellt sind, werden die epitaktische Wachstumsanreicherungsschicht 20N und 20P entfernt. Wie in 10B gezeigt, verbleibt in manchen Ausführungsformen ein Teil der epitaktischen Wachstumsanreicherungsschicht 20N und/oder 20P unter den Seitenwandabstandhaltern 48.
  • 10C und 10D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 20P ist auf der Si-Finnenstruktur gebildet.
  • 11-17B zeigen beispielhafte sequenzielle Prozesse zur Herstellung des FET-Bauelements (der FET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Es wird festgehalten, dass zusätzliche Betriebe vor, während und nach in 11-17B gezeigten Prozessen bereitgestellt sein können und manche der unten beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Betriebe/Prozesse können untereinander austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe, wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Beschreibung davon könnte ausgelassen sein.
  • In den Ausführungsformen von 1A-10B ist eine epitaktische Wachstumsanreicherungsschicht an der Oberseite der Finnenstrukturen gebildet. In den folgenden Ausführungsformen ist eine epitaktische Wachstumsanreicherungsschicht bei der Mitte der Finnenstrukturen gebildet.
  • Wie in 11 gezeigt, ist eine epitaktische n-Wachstumsanreicherungsschicht 22N über dem Substrat 10 gebildet und eine erste Halbleiterschicht 23N ist über der epitaktischen n-Wachstumsanreicherungsschicht 22N gebildet. Dann wird unter Verwendung eines oder mehrerer Lithografie- und Ätzprozesse eine Vertiefung 8 beim p-Bereich gebildet. In manchen Ausführungsformen ist die erste epitaktische Schicht 23N aus demselben Material wie das Substrat 10, zum Beispiel Si, gebildet. In anderen Ausführungsformen ist die erste epitaktische Schicht 23N aus einem verschiedenen Material oder einem Material, das eine verschiedene Zusammensetzung als das Substrat 10 aufweist, hergestellt.
  • Dann werden, wie in 12 gezeigt, in der Vertiefung 8 des p-Bereichs eine zweite epitaktische Schicht 11, eine epitaktische p-Wachstumsanreicherungsschicht 22P und eine dritte epitaktische Schicht 23P sequenziell in der Vertiefung 8 gebildet. In manchen Ausführungsformen ist die dritte epitaktische Schicht 23P aus demselben Material wie die zweite epitaktische Schicht 11 hergestellt. In anderen Ausführungsformen ist die dritte epitaktische Schicht 23P aus einem verschiedenen Material oder einem Material, das eine verschiedene Zusammensetzung als die zweite epitaktische Schicht 11 aufweist, hergestellt.
  • Die Dicke der epitaktischen n- oder p-Wachstumsanreicherungsschicht 22N und 22P ist in manchen Ausführungsformen in einer Spanne von etwa 1 nm bis etwa 50 nm und ist in anderen Ausführungsformen in einer Spanne von 5nm bis 30nm. Die Höhen (Ebenen) der epitaktischen n- und p-Wachstumsanreicherungsschicht 22N und 22P können dieselbe oder voneinander verschieden sein.
  • Weiter ist eine Maskenschicht 15, die eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B umfasst, weiter über den ersten und dritten epitaktischen Schichten 23N, 23P gebildet, wie in 12 gezeigt. In manchen Ausführungsformen ist die erste Maskenschicht 15A eine Kontaktstellenoxidschicht, die aus einem Siliziumoxid hergestellt ist, die durch eine Wärmeoxidation gebildet sein kann. Die zweite Maskenschicht 15B ist aus einem Siliziumnitrid (SiN) hergestellt, die durch chemische Gasphasenabscheidung (CVD), umfassend Niederdruck-CVD (LPCVD) und Plasma-angereicherte CVD (PECVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), oder einen anderen geeigneten Prozess gebildet sein kann. In anderen Ausführungsformen ist die Maskenschicht 15 eine einzelne Schicht.
  • In anderen Ausführungsformen ist keine Vertiefung 8 gebildet und keine zweite epitaktische Schicht 11 gebildet. In solch einem Fall ist eine epitaktische Wachstumsanreicherungsschicht auf sowohl dem n-Bereich als auch dem p-Bereich über dem Substrat 10 gebildet und eine epitaktische Schicht ist auf der epitaktischen Wachstumsanreicherungsschicht gebildet.
  • Ähnlich zu 3 ist die Maskenschicht 15 strukturiert und die erste, zweite und dritte epitaktische Schicht, die epitaktische p- und n-Wachstumsanreicherungsschicht und das Substrat 10 sind unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten in Finnenstrukturen 12N und 12P (gemeinsam Finnenstrukturen 12) gebildet sind, die sich in der Y-Richtung erstrecken, wie in 12 gezeigt.
  • Nachdem die Finnenstrukturen 12 gebildet worden sind, wird ähnlich zu 4 eine Isolationsisolierschicht 30 gebildet, wie in 14 gezeigt. In manchen Ausführungsformen liegen die epitaktische n- und p-Wachstumsanreicherungsschicht 22N und 22P über der oberen Oberfläche der Isolationsisolierschicht 30.
  • Nachdem die Isolationsisolierschicht 30 gebildet worden ist, werden ähnlich 5A-5D Opfer-Gate-Strukturen 40 über den Finnenstrukturen gebildet und Gate-Seitenwandabstandhalter 48 werden wie in 15A und 15B gezeigt gebildet. 15B ist eine (ebene) Draufsicht und 15A ist eine Schnittansicht entsprechend Linie X1-X1 von 15B.
  • Nachfolgend werden ähnlich 6A-7B die Finnenstrukturen von Source/Drain-Bereichen unter Verwendung von Trockenätzen und/oder Nassätzen nach unten unter die obere Oberfläche der Isolationsisolierschicht 30 vertieft und epitaktische Source/Drain-Schicht 50N und 50P werden wie in 16A und 16B gezeigt gebildet. 16A ist die Schnittansicht entsprechend Linie X2-X2 von 15B und 16B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 16B gezeigt, sind die Seitenflächen der epitaktischen Wachstumsanreicherungsschicht 22N (und 22P) in der Source/Drain-Vertiefung freigelegt und fungieren als eine zusätzliche Quelle der epitaktischen Schicht 50N (und 5oP). Da die epitaktische n-Wachstumsanreicherungsschicht 22N P umfasst, fungiert die epitaktische n-Wachstumsanreicherungsschicht 22N als eine zusätzliche Quelle von P, zusätzlich zu P-Quellengas für das epitaktische Wachstum. Daher kann die Größe der epitaktischen Source/Drain-Schicht 50N verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht 20N gebildet ist, größer sein. Ähnlich umfasst die epitaktische S/D-Schicht 50P für p-FETs SiGe, Ge und SiGeB. Da die epitaktische p-Wachstumsanreicherungsschicht 22P Ge umfasst, fungiert die epitaktische p-Wachstumsanreicherungsschicht 22 als eine zusätzliche Quelle von Ge, zusätzlich zu Ge-Quellengas für das epitaktische Wachstum. Daher kann die Größe der epitaktischen Source/Drain-Schicht 50P verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht 22P gebildet ist, größer sein.
  • Nachfolgend wird ähnlich zu 8A-9B eine erste Zwischenschichtdielektrikum-(ILD) -schicht 60 über der epitaktischen Source/Drain-Schicht 50N und 50P und den Opfer-Gate-Strukturen 40 gebildet. Dann wird ein Planarisierungsbetrieb, wie CMP, durchgeführt, sodass der Oberseitenabschnitt der Opfer-Gate-Elektrodenschicht 44 freigelegt wird. Dann werden die Opfer-Gate-Elektrodenschicht 44 und Opfer-Gate-Dielektrikum-Schicht 42 entfernt, wodurch die Finnenstrukturen freigelegt werden. Nachdem die Opfer-Gate-Strukturen entfernt worden sind, wird eine Gate-Dielektrikum-Schicht 102 über Kanalbereichen gebildet und eine Gate-Elektrodenschicht 104 wird auf der Gate-Dielektrikum-Schicht 102 gebildet, wie in 17A und 17B gezeigt. 17A ist die Schnittansicht entsprechend Linie X1-X1 von 15B und 17B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B. Wenn die epitaktischen Wachstumsanreicherungsschichten aus Halbleitermaterial hergestellt sind, werden die epitaktischen Wachstumsanreicherungsschichten in manchen Ausführungsformen nicht entfernt und die Gate-Dielektrikum-Schicht 102 deckt die Seitenflächen der epitaktischen Wachstumsanreicherungsschichten ab.
  • Es wird festgehalten, dass das Halbleiterbauelement, das in 17A und 17B gezeigt ist, weiteren CMOS-Prozessen unterzogen wird, um unterschiedliche Merkmale, wie Kontakte/Durchkontaktierungen, Verbindungsmetallschichten, Dielektrikum-Schichten, Passivierungsschichten usw. zu bilden.
  • 17C und 17D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 22P ist in der Si-Finnenstruktur gebildet.
  • 18A und 18B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe, die in Bezug auf die vorstehenden Ausführungsformen beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Beschreibung davon könnte ausgelassen sein. 18A ist die Schnittansicht entsprechend Linie X1-X1 von 15B und 18B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 18A und 18B gezeigt, sind zwei epitaktische Wachstumsanreicherungsschichten in den Finnenstrukturen für mindestens einen von einem n-FET und einem p-FET angeordnet. In manchen Ausführungsformen umfasst die Finnenstruktur des n-FET eine erste epitaktische n-Wachstumsanreicherungsschicht 122N, eine erste epitaktische Schicht 123N, eine zweite epitaktische n-Wachstumsanreicherungsschicht 124N und eine zweite epitaktische Schicht 125N, die sequenziell gestapelt sind. Die Finnenstruktur für den n-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiliger Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. In manchen Ausführungsformen sind die erste und zweite epitaktische n-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiP) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung von einander aufweisen, hergestellt. Die erste und zweite epitaktische Schicht 123N und 125N sind aus denselben Materialien (z.B. Si) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Ähnlich umfasst in manchen Ausführungsformen die Finnenstruktur des p-FET eine erste epitaktische p-Wachstumsanreicherungsschicht 122P, eine dritte epitaktische Schicht 123P, eine zweite epitaktische p-Wachstumsanreicherungsschicht 124P und eine vierte epitaktische Schicht 125P, die sequenziell gestapelt sind. Die Finnenstruktur für den p-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturen durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. In manchen Ausführungsformen sind die erste und zweite epitaktische p-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die dritte und vierte epitaktische Schicht 123P und 125P sind aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. In manchen Ausführungsformen ist die Ge-Konzentration der ersten und zweiten epitaktische np-Wachstumsanreicherungsschicht größer als die Ge-Konzentration der epitaktischen Schicht 11 und der dritten und vierten epitaktischen Schicht, bevor und/oder nachdem die epitaktische Source/Drain-Schicht 50P gebildet ist.
  • In manchen Ausführungsformen liegen die erste epitaktische n- und p-Wachstumsanreicherungsschicht 122N und 122P unter der oberen Oberfläche der Isolationsisolierschicht 30 und die zweite epitaktische n- und p-Wachstumsanreicherungsschicht 124N und 124P liegen über der oberen Oberfläche der Isolationsisolierschicht 30, wie in 18A gezeigt.
  • Wie in 18B gezeigt, sind die Seitenflächen der ersten und zweiten epitaktischen n-Wachstumsanreicherungsschicht 122N und 124N in der Source/Drain-Vertiefung freigelegt und fungieren als eine zusätzliche Quelle der epitaktischen Schicht 50N. Daher kann die Größe der epitaktischen Source/Drain-Schicht 50N verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht gebildet ist, größer sein. Ähnlich fungieren, da die erste und zweite epitaktische p-Wachstumsanreicherungsschicht 122P und 124P Ge umfasst, die epitaktischen p-Wachstumsanreicherungsschichten als eine zusätzliche Quelle von Ge, zusätzlich zu Ge-Quellengas für das epitaktische Wachstum. Daher kann die Größe der epitaktischen Source/Drain-Schicht 50P verglichen mit dem Fall, in dem keine epitaktische Wachstumsanreicherungsschicht gebildet ist, größer sein.
  • 18C und 18D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 122P und 124P sind in der Si-Finnenstruktur gebildet.
  • 19A und 19B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe, wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt sein und eine ausführliche Beschreibung davon könnte ausgelassen sein. 19A ist die Schnittansicht entsprechend Linie X1-X1 von 15N und 19B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 19A und 19B gezeigt, sind drei epitaktische Wachstumsanreicherungsschichten in den Finnenstrukturen für mindestens einen eines n-FET und eines p-FET angeordnet. In manchen Ausführungsformen umfasst die Finnenstruktur des n-FET eine erste epitaktische n-Wachstumsanreicherungsschicht 222N, eine erste epitaktische Schicht 223N, eine zweite epitaktische n-Wachstumsanreicherungsschicht 224N, eine zweite epitaktische Schicht 225N, eine dritte epitaktische n-Wachstumsanreicherungsschicht 226N und eine dritte epitaktische Schicht 227N, die sequenziell gestapelt sind. Die Finnenstruktur für den n-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturen durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. In manchen Ausführungsformen sind die erste, zweite und dritte epitaktische n-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiP) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die erste, zweite und dritte epitaktische Schicht 223N, 225N und 227N sind aus denselben Materialien (z.B. Si) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Ähnlich umfasst in manchen Ausführungsformen die Finnenstruktur des p-FET eine erste epitaktische p-Wachstumsanreicherungsschicht 222P, eine vierte epitaktische Schicht 223P, eine zweite epitaktische p-Wachstumsanreicherungsschicht 224P, eine fünfte epitaktische Schicht 225P, eine dritte epitaktische p-Wachstumsanreicherungsschicht 226P und eine sechste epitaktische Schicht 227P, die sequenziell gestapelt sind. Die Finnenstruktur für den p-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet sein. In manchen Ausführungsformen sind die erste, zweite und dritte epitaktische p-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die vierte, fünfte und sechste epitaktische Schicht 223P, 225P und 227P sind aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. In manchen Ausführungsformen ist die Ge-Konzentration der ersten, zweiten und dritten epitaktischen p-Wachstumsanreicherungsschicht größer als die Ge-Konzentration der epitaktischen Schicht 11 und der vierten, fünften und sechsten epitaktischen Schicht, bevor und/oder nachdem (wenn) die epitaktische Source/Drain-Schicht 50P gebildet wird.
  • In manchen Ausführungsformen liegen die erste epitaktische n- und p-Wachstumsanreicherungsschicht 22N und 22P unter der oberen Oberfläche der Isolationsisolierschicht 30 und die zweite und dritte epitaktische n- und p-Wachstumsanreicherungsschicht 224N, 226N, 224P und 226P liegen über der oberen Oberfläche der Isolationsisolierschicht 30, wie in 19A gezeigt.
  • 19C und 19D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 222P, 224P und 226P sind in der Si-Finnenstruktur gebildet.
  • 20A und 20B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein. 20A ist die Schnittansicht entsprechend Linie X1-X1 von 15B und 20B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 20A und 20B gezeigt, sind zwei epitaktische Wachstumsanreicherungsschichten in den Finnenstrukturen für mindestens einen eines n-FET und eines p-FET angeordnet. In manchen Ausführungsformen umfasst die Finnenstruktur des n-FET eine erste epitaktische n-Wachstumsanreicherungsschicht 322N, eine erste epitaktische Schicht 323N und eine zweite epitaktische n-Wachstumsanreicherungsschicht 324N, die sequenziell gestapelt sind. Die Finnenstruktur für den n-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren einer oder mehr Lithografie- und Ätzbetriebe gebildet sein. In manchen Ausführungsformen sind die erste und zweite epitaktische n-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiP) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die erste epitaktische Schicht 323N ist in manchen Ausführungsformen aus denselben Materialien (z.B. Si) wie das Substrat 10 hergestellt. Ähnlich umfasst in manchen Ausführungsformen die Finnenstruktur des p-FET eine erste epitaktische p-Wachstumsanreicherungsschicht 322P, eine zweite epitaktische Schicht 323P und eine zweite epitaktisch p-Wachstumsanreicherungsschicht 324P, die sequenziell gestapelt sind. Die Finnenstruktur für den p-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet sein. In manchen Ausführungsformen sind die erste und zweite epitaktische p-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die zweite epitaktische Schicht 32P ist aus demselben Material (z.B. SiGe) wie die epitaktische Schicht 11 hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. In manchen Ausführungsformen ist die Ge-Konzentration der ersten und zweiten epitaktischen p-Wachstumsanreicherungsschicht größer als die Ge-Konzentration der epitaktischen Schicht 11 und der dritten epitaktischen Schicht, bevor und/oder nachdem die epitaktische Source/Drain-Schicht 50P gebildet ist.
  • In manchen Ausführungsformen liegen die erste epitaktische n- und p-Wachstumsanreicherungsschicht 322N und 322P unter der oberen Oberfläche der Isolationsisolierschicht 30 und die zweite epitaktische n- und p-Wachstumsanreicherungsschicht 324N und 324P liegen über der oberen Oberfläche der Isolationsisolierschicht 30, wie in 20A gezeigt.
  • 20C und 20D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 322P ist in der Si-Finnenstruktur gebildet und die epitaktische Wachstumsanreicherungsschicht 324P ist auf der Si-Finnenstruktur gebildet.
  • 21A und 21B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein. 21A ist die Schnittansicht entsprechend Linie X1-X1 von 15B und 21B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 21A und 21B gezeigt, sind drei epitaktische Wachstumsanreicherungsschichten in den Finnenstrukturen für mindestens einen eines n-FET und eines p-FET angeordnet. In manchen Ausführungsformen umfasst die Finnenstruktur des n-FET eine erste epitaktische n-Wachstumsanreicherungsschicht 422N, eine erste epitaktische Schicht 423N, eine zweite epitaktische n-Wachstumsanreicherungsschicht 424N, eine zweite epitaktische Schicht 425N und eine dritte epitaktische n-Wachstumsanreicherungsschicht 426N, die sequenziell gestapelt sind. Die Finnenstruktur für den n-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. In manchen Ausführungsformen sind die erste, zweite und dritte epitaktische n-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiP) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die erste und zweite epitaktische Schicht 423N und 425N sind aus denselben Materialien (z.B. Si) wie das Substrat 10 hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Ähnlich umfasst in manchen Ausführungsformen die Finnenstruktur des p-FET eine erste epitaktische p-Wachstumsanreicherungsschicht 422P, eine dritte epitaktische Schicht 423P, eine zweite epitaktische p-Wachstumsanreicherungsschicht 424P, eine vierte epitaktische Schicht 425P und eine dritte epitaktische Wachstumsanreicherungsschicht 426P, die sequenziell gestapelt sind. Die Finnenstruktur für den p-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. In manchen Ausführungsformen sind die erste, zweite und dritte epitaktische p-Wachstumsanreicherungsschicht aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Die dritte und vierte epitaktische Schicht 423P und 425P sind aus denselben Materialien (z.B. SiGe) hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. In manchen Ausführungsformen ist die Ge-Konzentration der ersten, zweiten und dritten epitaktischen p-Wachstumsanreicherungsschicht größer als die Ge-Konzentration der epitaktischen Schicht 11 und der dritten und vierten epitaktischen Schicht, bevor und/oder nachdem (wenn) die epitaktische Source/Drain-Schicht 50P gebildet wird.
  • In manchen Ausführungsformen liegen die erste epitaktische n- und p-Wachstumsanreicherungsschicht 422N und 422P unter der oberen Oberfläche der Isolationsisolierschicht 30 und die zweite und dritte epitaktische n- und p-Wachstumsanreicherungsschicht 424N, 426N, 424P und 426P liegen über der oberen Oberfläche der Isolationsisolierschicht 30, wie in 21A gezeigt.
  • 21C und 21D zeigen ein Halbleiterbauelement gemäß einer anderen ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschichten 422P, 424P sind in der Si-Finnenstruktur gebildet und die epitaktische Wachstumsanreicherungsschicht 426P ist auf der Si-Finnenstruktur gebildet.
  • 22A und 22B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein. 22A ist die Schnittansicht entsprechend Linie X1-X1 von 15B und 22B ist die Schnittansicht entsprechend Linie Y1-Y1 von 15B.
  • Wie in 22A und 22B gezeigt, ist eine epitaktische Wachstumsanreicherungsschicht in den Finnenstrukturen für mindestens einen eines n-FET und eines p-FET angeordnet. In manchen Ausführungsformen umfasst die Finnenstruktur des n-FET eine epitaktische n-Wachstumsanreicherungsschicht 522N und eine erste epitaktische Schicht 523N, die sequenziell gestapelt sind. Die Finnenstruktur für den n-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. Die erste epitaktische Schicht 523N ist aus demselben Material (z.B. Si) wie das Substrat 10 hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. Ähnlich umfasst in manchen Ausführungsformen die Finnenstruktur vom p-FET eine epitaktische p-Wachstumsanreicherungsschicht 522P und eine zweite epitaktische Schicht 523P, die sequenziell gestapelt sind. Die Finnenstruktur für den p-FET kann durch Stapeln der Halbleitermaterialien entsprechend jeweiligen Schichten und Strukturieren durch einen oder mehrere Lithografie- und Ätzbetriebe gebildet werden. Die zweite epitaktische Schicht 523P ist aus denselben Materialien (z.B. SiGe) wie die epitaktische Schicht 11 hergestellt oder in anderen Ausführungsformen aus verschiedenen Materialien oder Materialien, die verschiedene Zusammensetzung voneinander aufweisen, hergestellt. In manchen Ausführungsformen ist die Ge-Konzentration der epitaktischen p-Wachstumsanreicherungsschicht größer als die Ge-Konzentration der epitaktischen Schicht 11 und der zweiten epitaktischen Schicht, bevor und/oder nachdem (wenn) die epitaktische Source/Drain-Schicht 50P gebildet wird.
  • In manchen Ausführungsformen liegen die epitaktische n- und p-Wachstumsanreicherungsschicht 522N und 522P unter der oberen Oberfläche der Isolationsisolierschicht 30, wie in 22A gezeigt.
  • 22C und 22D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 522P ist in der Si-Finnenstruktur gebildet.
  • In manchen Ausführungsformen ist die Zahl von epitaktischen n- und/oder p-Wachstumsanreicherungsschichten mehr als drei und bis zu 20.
  • 23-29B zeigen beispielhafte sequenzielle Prozesse zur Herstellung des FET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Es wird festgehalten, dass zusätzliche Betriebe vor, während und nach Prozessen, die von 23A-29B gezeigt werden, bereitgestellt sein können und manche der Betriebe, die unten beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein.
  • Nachdem die Finnenstruktur 12N und 12P wie in 13 gezeigt gebildet sind, ist eine Auskleidungsschicht 70 gebildet, um die Finnenstrukturen wie in 23 gezeigt abzudecken. Die Auskleidungsschicht 70 umfasst eines oder mehr von Siliziumnitrid, SiON, SiCN, SiOCN, SiOC und anderem geeigneten Material. In manchen Ausführungsformen wird Siliziumnitrid verwendet. In manchen Ausführungsformen ist die Dicke der Auskleidungsschicht 70 in einer Spanne von etwa 0,5 nm bis etwa 20 nm. Die Auskleidungsschicht 70 verhindert Ausstreuung vom P oder Ge in den epitaktischen Wachstumsanreicherungsschichten vor der epitaktischen Source/Drain-Schichtbildung. Die Auskleidungsschicht 70 kann durch CVD, PVD, ALD oder anderen geeigneten Filmbildungsprozess gebildet werden.
  • Nachdem die Auskleidungsschicht 70 gebildet worden ist, wird eine Isoliermaterialschicht 30, die eine oder mehr Schichten von Isoliermaterial umfasst, über dem Substrat gebildet, sodass die Finnenstrukturen 12 vollständig in der Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht 30 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein Low-k-Dielektrikum-Material, das durch LPCVD (chemische Niederdruckgasphasenabscheidung), Plasma-CVD oder fließbare CVD gebildet ist, umfassen. Ein Ausglühbetrieb kann nach der Bildung der Isolierschicht durchgeführt werden. Dann wird ein Planarisierungsbetrieb, wie ein chemisch-mechanisches Polier- (CMP) -verfahren und/oder ein Rückätzverfahren, durchgeführt, sodass die oberen Oberflächen der Finnenstrukturen 12N, 12P von der Isoliermaterialschicht freigelegt sind, wie in 24 gezeigt.
  • Dann wird wie in 25 gezeigt, die Isoliermaterialschicht 30 auf eine Ebene über der oberen Oberfläche der epitaktischen n- und p-Wachstumsanreicherungsschicht 22N und 22P vertieft und weiter wird die Auskleidungsschicht 70, die durch den Vertiefungsprozess freigelegt ist, entfernt, wie in 25 gezeigt. Dann wird die Isoliermaterialschicht 30 weiter vertieft, um eine Isolationsisolierschicht 30 zu bilden, sodass die oberen Abschnitte der Finnenstrukturen 12, die die epitaktische n- und p-Wachstumsanreicherungsschicht 22N und 22P mit der Auskleidungsschicht 70 abgedeckt umfassen, freigelegt sind, wie in 26 gezeigt. In manchen Ausführungsformen werden ein oder mehr Plasma-Trockenätzbetriebe verwendet, um die Isoliermaterialschicht 30 und die Auskleidungsschicht 70 zu vertiefen. In andern Ausführungsformen wird Nassätzen verwendet. In manchen Ausführungsformen, wenn die Isoliermaterialschicht 30 Siliziumoxid ist und die Auskleidungsschicht 70 Siliziumnitrid ist, werden gepuffertes HF oder verdünntes HF verwendet, um die Isoliermaterialschicht 30 zu vertiefen und H3PO4 wird verwendet, um die Auskleidungsschicht zu entfernen.
  • Nachdem die Isolationsisolierschicht 30 gebildet worden ist, werden ähnlich 5A-5D Opfer-Gate-Strukturen 40 über den Finnenstrukturen gebildet und Gate-Seitenwandabstandhalter 49 werden gebildet, wie in 27A und 27B gezeigt. 27B ist eine (ebene) Draufsicht und 27A ist eine Schnittansicht entsprechend Linie X1-X1 von 27B.
  • Nachfolgend werden, ähnlich zu 6A-7B, die Finnenstrukturen von Source/Drain-Bereichen nach unten unter die obere Oberfläche der Isolationsisolierschicht 30 unter Verwendung von Trockenätzen und/oder Nassätzen vertieft und epitaktische Source/Drain-Schicht 50N und 50P werden gebildet, wie in 28A gezeigt. 28A ist eine Schnittansicht entsprechend Linie X2-X2 von 27B.
  • Nachfolgend wird, ähnlich 8A-9B, eine erste Zwischenschicht-Dielektrikum (ILD) -Schicht 60 über der epitaktischen Source/Drain-Schicht 50N und 50P und den Opfer-Gate-Strukturen 40 gebildet. Dann wird ein Planarisierungsbetrieb, wie CMP, durchgeführt, sodass der Oberseitenabschnitt der Opfer-Gate-Elektrodenschicht 44 freigelegt ist. Dann werden die Opfer-Gate-Elektrodenschicht 44 und Opfer-Gate-Dielektrikum-Schicht 42 entfernt, um einen Gate-Raum zu bilden, wodurch die Finnenstrukturen im Gate-Raum freigelegt sind, wie in 28B gezeigt. 28B ist eine Schnittansicht entsprechend Linie X1-X1 von 27B. Wie in 28 gezeigt, wird die Auskleidungsschicht 70 weiter von dem oberen Abschnitt der Finnenstrukturen im Gate-Raum entfernt.
  • Nachdem die Opfer-Gate-Strukturen entfernt worden sind, wird eine Gate-Dielektrikum-Schicht 102 über Kanalbereichen gebildet und eine Gate-Elektrodenschicht 104 wird auf der Gate-Dielektrikum-Schicht 102 gebildet, wie in 29A und 29B gezeigt. 29A ist eine Schnittansicht entsprechend Linie X1-X1 von 27B und 29B ist eine Schnittansicht entsprechend Linie X3-X3 von 27B. Wie in 29B gezeigt, verbleibt unter den Seitenwandabstandhaltern 48 die Auskleidungsschicht 70 und behält die Ursprungshöhe bei.
  • Da die epitaktischen Wachstumsanreicherungsschichten durch die Auskleidungsschicht 70 abgedeckt sind, ist es möglich, Streuung von P oder Ge von den epitaktischen Wachstumsanreicherungsschichten zu den anderen Bereichen als der epitaktischen Source/Drain-Schicht 50N oder 50P zu verhindern.
  • 29C und 29D zeigen ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsanreicherungsschicht 20P ist in der Si-Finnenstruktur gebildet.
  • 30A und 30B zeigen Schnittansichten von einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein.
  • Ähnlich zu 18A und 18B und 26 sind Finnenstrukturen, die zwei epitaktische Wachstumsanreicherungsschichten aufweisen, von der Auskleidungsschicht 70 abgedeckt, wie in 30A gezeigt. Die Oberseite der Auskleidungsschicht 70 liegt über der (höchsten) Oberseite der zweiten epitaktischen Wachstumsanreicherungsschicht 124N und 124P. 30B zeigt eine Struktur nachdem die Gate-Dielektrikum-Schicht 102 und die Gate-Elektrodenschicht 104 gebildet worden sind.
  • 31A und 31B zeigen Schnittansichten einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein.
  • Ähnlich zu 19A und 19B und 26, sind Finnenstrukturen, die drei epitaktische Wachstumsanreicherungsschichten aufweisen, von der Auskleidungsschicht 70 abgedeckt, wie in 31A gezeigt. Die Oberseite der Auskleidungsschicht 70 liegt über der (höchsten) Oberseite der dritten epitaktischen Wachstumsanreicherungsschicht 226N und 226P. 31B zeigt eine Struktur, nachdem die Gate-Dielektrikum-Schicht 102 und die Gate-Elektrodenschicht 104 gebildet worden sind.
  • Die Auskleidungsschicht 70 kann auf andere Konfigurationen der Finnenstrukturen angewendet werden. In manchen Ausführungsformen liegt die Oberseite der Auskleidungsschicht 70 über dem höchsten Punkt der epitaktischen Wachstumsanreicherungsschicht(en).
  • 31C zeigt ein Halbleiterbauelement gemäß einer anderen Ausführungsform, in dem keine epitaktische Schicht 11 gebildet ist. Die epitaktische Wachstumsschicht 222P, 224P und 226P sind in der Si-Finnenstruktur gebildet.
  • 32A-39B zeigen Schnittansichten von einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß Ausführungsformen der vorliegenden Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in den folgenden Ausführungsformen eingesetzt werden und ausführliche Beschreibung davon könnte ausgelassen sein. Die „A“ FIG. (32A, 33A, ...) zeigen Schnittansichten entsprechend Linie X2-X2 von 5B, 15B oder 27B und die „B“ FIG. (32B, 33B, ...) zeigen Schnittansichten entsprechend Linie Y1-Y1 von 5B, 15B oder 27B. In 6A und 6B sind die Source/Drain-Bereiche der Finnenstrukturen tief unter die Isolationsisolierschicht 30 vertieft.
  • In der Ausführungsform von 32A und 32B wird das Vertiefungsätzen nicht durchgeführt und die epitaktische Source/Drain-Schicht 50N und 50P sind über der epitaktischen Wachstumsanreicherungsschicht 20N beziehungsweise 20P gebildet.
  • In der Ausführungsform von 33A und 33B wird das Vertiefungsätzen beim Substrat 10 für den n-Bereich und bei der epitaktischen Schicht 11 für den p-Bereich gestoppt. Mit anderen Worten, das Vertiefungsätzen wird gestoppt, nachdem die epitaktischen Wachstumsanreicherungsschichten entfernt worden sind. In anderen Ausführungsformen verbleibt eine dünne Schicht der epitaktischen Wachstumsanreicherungsschichten. Die epitaktischen Source/Drain-Schicht 50N und 50P sind über den Seitenflächen der epitaktischen Wachstumsanreicherungsschicht 20N und 20P und auf dem Substrat 10 beziehungsweise der epitaktischen Schicht 11 gebildet.
  • In der Ausführungsform von 34A und 34B, die eine ähnliche Finnenstruktur wie 14 und 26 aufweisen, wird das Vertiefungsätzen nicht durchgeführt und die epitaktische Source/Drain-Schicht 50N und 50P sind über den Seiten der epitaktischen Wachstumsanreicherungsschicht 22N beziehungsweise 22P gebildet.
  • In der Ausführungsform von 35A und 35B, die eine ähnliche Finnenstruktur wie 14 und 26 aufweisen, wird das Vertiefungsätzen bei den epitaktischen Wachstumsanreicherungsschichten gestoppt. Die epitaktische Source/Drain-Schicht 50N und 50P sind auf der epitaktischen Wachstumsanreicherungsschicht 22N beziehungsweise 22P angeordnet.
  • In der Ausführungsform von 36A und 36B, die eine ähnliche Finnenstruktur wie 14 und 26 aufweisen, wird das Vertiefungsätzen unter den epitaktischen Wachstumsanreicherungsschichten gestoppt, ähnlich 16. Die epitaktische Source/Drain-Schicht 50N und 50P sind an den Seitenflächen der epitaktischen Wachstumsanreicherungsschicht 22N beziehungsweise 22P gebildet.
  • In der Ausführungsform von 37A und 37B, die eine ähnliche Finnenstruktur wie 18A und 30A aufweisen, wird das Vertiefungsätzen bei der zweiten epitaktischen Wachstumsanreicherungsschicht 124N und 124P gestoppt. Die epitaktische Source/Drain-Schicht 50N und 50P sind auf der zweiten epitaktischen Wachstumsanreicherungsschicht 124N beziehungsweise 124P gebildet.
  • In der Ausführungsform von 38A und 38B, die eine ähnliche Finnenstruktur wie 18A und 30A aufweisen, wird das Vertiefungsätzen bei der Mitte der ersten epitaktischen Schicht 123N und der dritten epitaktischen Schicht 123P gestoppt. Die epitaktische Source/Drain-Schicht 50N und 50P sind an den Seitenflächen der zweiten epitaktischen Wachstumsanreicherungsschicht 124N beziehungsweise 124P gebildet.
  • In der Ausführungsform von 39A und 39B, die eine ähnliche Finnenstruktur wie 18A und 30A aufweisen, wird das Vertiefungsätzen bei der ersten epitaktischen Wachstumsanreicherungsschicht 122N und 122P gestoppt. Die epitaktische Source/Drain-Schicht 50N und 50P sind auf der ersten epitaktischen Wachstumsanreicherungsschicht 122N beziehungsweise 122P gebildet.
  • Zusätzlich zu den vorstehenden Ausführungsformen sind andere Kombinationen der gestapelten Strukturen der Finnenstrukturen, der Auskleidungsschicht und/oder des Source/Drain-Vertiefungsätzens möglich.
  • 40 zeigt eine Schnittansicht einer der Stufen eines sequenziellen Prozesses zur Herstellung eines FinFET-Bauelements (d.h. einer FinFET-Vorrichtung) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie vorgebracht, können die epitaktischen Wachstumsanreicherungsschichten als eine Source von P oder Ge für die epitaktischen Source/Drain-Schichten fungieren. In manchen Ausführungsformen, nachdem die epitaktische Source/Drain-Schicht 50N, 50P gebildet worden ist, ist die Konzentration des P oder Ge in den epitaktischen Wachstumsanreicherungsschichten nicht einheitlich, weil die Ausstreuung von P oder Ge von einem Gebiet auftritt, das näher an den epitaktischen Source/Drain-Schichten ist. In manchen Ausführungsformen nimmt die Konzentration des P oder Ge in den epitaktischen Wachstumsanreicherungsschichten zu der epitaktischen Source/Drain-Schicht 50N und 50P ab, wie in 40 gezeigt.
  • In manchen Ausführungsformen weist die Konzentration von P und/oder Ge in den epitaktischen Wachstumsanreicherungsschichten, wie sie (vor der epitaktischen Source/Drain-Schichtbildung) gebildet sind, einen Gradienten auf. In manchen Ausführungsformen ist die Konzentration von P und/oder Ge in der Finnenstruktur an Seiten der Finnenstruktur höher als bei der Mitte der Finnenstruktur in der Finnenstreckungsrichtung (Y). In manchen Ausführungsformen ist die Konzentration von P und/oder Ge in der Finnenstruktur an einer Seite der Finnenstruktur höher als an der anderen Seite der Finnenstruktur in der Finnenerstreckungsrichtung (Y). In anderen Ausführungsformen ist die Konzentration von P und/oder Ge in der Finnenstruktur bei einer Seite der Finnenstruktur höher als die bei der Mitte der Finnenstruktur in der Finnenbreitenrichtung (X).
  • Die unterschiedlichen Ausführungsformen oder Beispiele, die hierin beschrieben sind, bieten einige Vorteile gegenüber dem Stand der Technik. Zum Beispiel ist es in der vorliegenden Offenbarung, da eine oder mehr epitaktische Wachstumsanreicherungsschichten in die Finnenstrukturen eingefügt sind, möglich, die epitaktische Source/Drain-Schicht größer herzustellen, was die Leistung der Vorrichtung verbessert.
  • Es wird festgehalten, dass nicht alle Vorteile notwendigerweise hierin besprochen wurden, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele benötigt wird und andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement eine Isolationsisolierschicht, die über einem Substrat angeordnet ist, eine Halbleiterfinne, die über dem Substrat angeordnet ist, wobei ein oberer Abschnitt der Halbleiterfinne von der Isolationsisolierschicht vorragt, und wobei ein unterer Abschnitt der Halbleiterfinne in die Isolationsisolierschicht eingebettet ist, eine Gate-Struktur, die über dem oberen Abschnitt der Halbleiterfinne angeordnet ist und eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht umfasst, Gate-Seitenwandabstandhalter, die über gegenüberliegenden Seitenflächen der Gate-Struktur angeordnet sind, und eine epitaktische Source/Drain-Schicht. Der obere Abschnitt der Halbleiterfinne umfasst eine erste epitaktische Wachstumsanreicherungsschicht, die aus einem Halbleitermaterial hergestellt ist, das von einem verbleibenden Teil der Halbleiterfinne verschieden ist. Die erste epitaktische Wachstumsanreicherungsschicht ist in Kontakt mit der epitaktischen Source/Drain-Schicht. Die Gate-Dielektrikum-Schicht deckt den oberen Abschnitt der Halbleiterfinne ab, die die erste epitaktische Wachstumsanreicherungsschicht umfasst. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die erste epitaktische Wachstumsanreicherungsschicht eines von SiP, SiCP, SiGe und SiGeB. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen liegt die erste epitaktische Wachstumsanreicherungsschicht bei einer Oberseite der Halbleiterfinne. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die erste epitaktische Wachstumsanreicherungsschicht ein Oxid von einem von Si, SiP und SiGe. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst der untere Abschnitt der Halbleiterfinne eine zweite epitaktische Wachstumsanreicherungsschicht, die aus einem Halbleitermaterial hergestellt ist, das vom anderen verbleibenden Teil der Halbleiterfinne außer der ersten epitaktischen Wachstumsanreicherungsschicht verschieden ist. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist eine Zusammensetzung der ersten epitaktischen Wachstumsanreicherungsschicht von einer Zusammensetzung der zweiten epitaktischen Wachstumsanreicherungsschicht verschieden. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst der obere Abschnitt der Halbleiterfinne weiter eine dritte epitaktische Wachstumsanreicherungsschicht, die aus einem Halbleitermaterial hergestellt ist, das vom anderen verbleibenden Teil der Halbleiterfinne als der ersten und zweiten epitaktischen Wachstumsanreicherungsschicht verschieden ist. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist eine Zusammensetzung der dritten epitaktischen Wachstumsanreicherungsschicht von Zusammensetzungen der ersten und zweiten epitaktischen Wachstumsanreicherungsschicht verschieden.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement eine Isolationsisolierschicht, die über einem Substrat angeordnet ist, eine Halbleiterfinne, die über dem Substrat angeordnet ist und eine untere Finnenschicht umfasst, eine oder mehr Körperschichten und eine oder mehr epitaktische Wachstumsanreicherungsschichten, die aus einem verschiedenen Material als die eine oder mehr Körperschichten hergestellt sind, eine Gate-Struktur, die über einem Kanalbereich der Halbleiterfinne angeordnet ist und eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht umfasst, Gate-Seitenwandabstandhalter, die über gegenüberliegenden Seitenflächen der Gate-Struktur angeordnet sind, eine epitaktische Source/Drain-Schicht und eine Finnenauskleidungsschicht, die teilweise die Halbleiterfinne abdeckt. Zumindest eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist in Kontakt mit der epitaktischen Source/Drain-Schicht. Die Finnenauskleidungsschicht ist auf der Halbleiterfinne mindestens unter den Gate-Seitenwandabstandhaltern angeordnet. Eine Oberseite der Finnenauskleidungsschicht ist höher als eine Oberseite einer obersten der einen oder mehr epitaktischen Wachstumsanreicherungsschichten und niedriger als eine Oberseite des Kanalbereichs. In einer von mehreren der vorstehenden und nachfolgenden Ausführungsformen ist jede der einen oder mehr epitaktischen Wachstumsanreicherungsschichten aus einem von SiP, SiGe, SiGeB und SiCP hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist jede der einen oder mehr epitaktischen Wachstumsanreicherungsschichten aus einem Oxid von einem von Si, SiGe und SiP hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die Halbleiterfinne zwei oder mehr epitaktische Wachstumsanreicherungsschichten und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten ist in Kontakt mit der epitaktischen Source/Drain-Schicht und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten ist nicht in Kontakt mit der epitaktischen Source/Drain-Schicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die Halbleiterfinne zwei oder mehr epitaktische Wachstumsanreicherungsschichten und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten liegt über einer oberen Oberfläche der Isolationsisolierschicht und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten liegt unter der oberen Oberfläche der Isolationsisolierschicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen deckt die Gate-Dielektrikum-Schicht die mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten ab, die über einer oberen Oberfläche der Isolationsisolierschicht liegen. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen weist die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten in Kontakt mit der epitaktischen Source/Drain-Schicht eine nichteinheitliche Zusammensetzung auf. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen erstreckt sich die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten, die in Kontakt mit der epitaktischen Source/Drain-Schicht ist, seitlich unter die epitaktische Source/Drain-Schicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist die Finnenauskleidungsschicht unter der Gate-Elektrode nicht vorhanden.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement eine Isolationsisolierschicht, die über einem Substrat angeordnet ist, eine Halbleiterfinne, die über dem Substrat angeordnet ist und eine untere Finnenschicht umfasst, eine oder mehr Körperschichten und eine oder mehr epitaktische Wachstumsanreicherungsschichten, die aus einem verschiedenen Material als die eine oder mehr Körperschichten hergestellt sind, eine Gate-Struktur, die über der Halbleiterfinne angeordnet ist und eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht umfasst, Gate-Seitenwandabstandhalter, die über gegenüberliegenden Seitenflächen der Gate-Struktur angeordnet sind, und eine epitaktische Source/Drain-Schicht. Zumindest eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist in Kontakt mit der epitaktischen Source/Drain-Schicht. Die epitaktische Source/Drain-Schicht umfasst Si und ein anderes Element und die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten, die in Kontakt mit der epitaktischen Source/Drain-Schicht ist, umfasst Si und das andere Element und die Gate-Dielektrikum-Schicht deckt mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ab. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist ein anderes Element Ge oder P. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die Halbleiterfinne zwei oder mehr epitaktische Wachstumsanreicherungsschichten und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten liegt über einer oberen Oberfläche der Isolationsisolierschicht und mindestens eine der zwei oder mehr epitaktischen Wachstumsanreicherungsschichten liegt unter der oberen Oberfläche der Isolationsisolierschicht.
  • Gemäß einem Aspekt der vorliegenden Offenbarung ist in einem Verfahren zur Herstellung eines Halbleiterbauelements eine Finnenstruktur über einem Substrat gebildet. Die Finnenstruktur umfasst eine untere Finnenschicht, eine oder mehr Körperschichten und eine oder mehr epitaktische Wachstumsanreicherungsschichten, die aus verschiedenem Material als die eine oder mehr Körperschichten hergestellt sind. Eine Isolationsisolierschicht ist über einem Substrat gebildet, sodass ein oberer Abschnitt der Finnenstruktur von der Isolationsisolierschicht vorragt. Eine Opfer-Gate-Struktur ist über einem Kanalbereich der Finnenstruktur gebildet. Ein Source/Drain-Raum ist durch Vertiefen eines Source/Drain-Bereichs der Finnenstruktur gebildet, sodass mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten im Source/Drain-Raum freigelegt ist. Eine epitaktische Source/Drain-Schicht ist in der Source/Drain-Vertiefung gebildet. Die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist in Kontakt mit der epitaktischen Source/Drain-Schicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist jede der einen oder mehr Körperschichten aus Si hergestellt und jede der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist aus einem von SiP, SiGe, SiGeB und SiCP hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist jede der einen oder mehreren Körperschichten aus Si hergestellt und jede der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist aus einem Oxid von einem von Si, SiGe und SiP hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist jede der einen oder mehr Körperschichten aus Si hergestellt und jeder der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist aus einem P-haltigen Halbleitermaterial hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist jede der einen oder mehr Körperschichten aus SiGe hergestellt und jede der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ist aus einem Ge-haltigen Halbleitermaterial hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die Finnenstruktur zwei epitaktische Wachstumsanreicherungsschichten, die durch eine Körperschicht getrennt sind. Die Isolationsisolierschicht ist so gebildet, dass eine der zwei epitaktischen Wachstumsanreicherungsschichten über einer oberen Oberfläche der Isolationsisolierschicht liegt und eine andere der zwei epitaktischen Wachstumsanreicherungsschichten unter der oberen Oberfläche der Isolationsisolierschicht liegt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist der Source/Drain-Bereich der Finnenstruktur vertieft, sodass beide der zwei epitaktischen Wachstumsanreicherungsschichten im Source/Drain-Raum freigelegt sind. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist der Source/Drain-Bereich der Finnenstruktur vertieft, sodass die eine der zwei epitaktischen Wachstumsanreicherungsschichten, die über einer oberen Oberfläche der Isolationsisolierschicht liegt, im Source/Drain-Raum freigelegt ist und die andere der zwei epitaktischen Wachstumsanreicherungsschichten, die unter der oberen Oberfläche der Isolationsisolierschicht liegt, nicht freigelegt ist. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die Finnenstruktur drei epitaktische Wachstumsanreicherungsschichten, die durch Körperschichten getrennt sind und die Isolationsschicht ist gebildet, sodass zwei der drei epitaktischen Wachstumsanreicherungsschichten über einer oberen Oberfläche der Isolationsisolierschicht liegen und eine der drei epitaktischen Wachstumsanreicherungsschichten unter der oberen Oberfläche der Isolationsisolierschicht liegt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist mindestens eine von zwei der drei epitaktischen Wachstumsanreicherungsschichten, die über der oberen Oberfläche der Isolationsisolierschicht liegen, nicht in Kontakt mit der epitaktischen Source/Drain-Schicht.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung ist in einem Verfahren zur Herstellung eines Halbleiterbauelements eine Finnenstruktur über einem Substrat gebildet. Die Finnenstruktur umfasst eine untere Finnenschicht, eine oder mehrere Körperschichten und eine oder mehr epitaktische Wachstumsanreicherungsschichten, die aus verschiedenem Material als die eine oder mehr Körperschichten hergestellt sind. Eine Finnenauskleidungsschicht ist gebildet, um einen Teil der Finnenstruktur abzudecken. Eine Isolationsisolierschicht ist über einem Substrat gebildet, sodass ein oberer Abschnitt der Finnenstruktur von der Isolationsisolierschicht vorragt. Eine Opfer-Gate-Struktur ist über einem Kanalbereich der Finnenstruktur gebildet. Ein Source/Drain-Raum ist durch Vertiefen eines Source/Drain-Bereichs der Finnenstruktur gebildet, sodass mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten im Source/Drain-Raum freigelegt ist. Eine epitaktische Source/Drain-Schicht ist in der Source/Drain-Vertiefung gebildet. Die Finnenauskleidungsschicht ist so gebildet, dass eine Oberseite der Finnenauskleidungsschicht höher als eine Oberseite einer obersten der einen oder mehr epitaktischen Wachstumsanreicherungsschichten und niedriger als eine Oberseite der Finnenstruktur ist. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten in Kontakt mit der epitaktischen Source/Drain-Schicht. In einer von mehreren der vorstehenden und der folgenden Ausführungsformen ist die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten nicht in Kontakt mit der epitaktischen Source/Drain-Schicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen umfasst die epitaktische Source/Drain-Schicht Si und ein anderes Element und die mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten, die in Kontakt mit der epitaktischen Source/Drain-Schicht ist, umfasst Si und das andere Element. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist das andere Element Ge oder P. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen sind Gate-Seitenwandabstandhalter an gegenüberliegenden Seitenflächen der Opfer-Gate-Struktur gebildet, eine dielektrische Schicht ist über der epitaktischen Source/Drain-Schicht gebildet, ein Gate-Raum ist durch Entfernen der Opfer-Gate-Struktur gebildet, eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht sind im Gate-Raum gebildet. Die Gate-Dielektrikum-Schicht deckt mindestens eine der einen oder mehr epitaktischen Wachstumsanreicherungsschichten ab. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist die Finnenauskleidungsschicht teilweise im Gate-Raum entfernt, sodass der Kanalbereich im Gate-Raum freigelegt ist. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen wird beim teilweisen Entfernen der Finnenauskleidungsschicht die Finnenauskleidungsschicht, die unterhalb der Gate-Seitenwandabstandhalter angeordnet ist, nicht entfernt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung ist in einem Verfahren zur Herstellung eines Halbleiterbauelements eine epitaktische Wachstumsanreicherungsschicht auf einem Halbleitersubstrat gebildet. Eine Hartmaskenstruktur ist auf der epitaktischen Wachstumsanreicherungsschicht gebildet. Eine Finnenstruktur ist durch Strukturieren der epitaktischen Wachstumsanreicherungsschicht und eines Teils des Halbleitersubstrats unter Verwendung der Hartmaske als eine Ätzmaske gebildet. Eine Isolationsisolierschicht ist über einem Substrat gebildet, sodass ein oberer Abschnitt der Finnenstruktur von der Isolationsisolierschicht vorragt. Eine Opfer-Gate-Struktur ist über einem Kanalbereich der Finnenstruktur gebildet. Ein Source/Drain-Raum ist durch Vertiefen eines Source/Drain-Bereichs der Finnenstruktur gebildet, sodass die epitaktische Wachstumsanreicherungsschicht der im Source/Drain-Raum freigelegt ist. Eine epitaktische Source/Drain-Schicht ist in der Source/Drain-Vertiefung gebildet. Die epitaktische Wachstumsanreicherungsschicht ist aus Oxid von einem von SiGe, Si und SiP hergestellt. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen ist die epitaktische Wachstumsanreicherungsschicht in Kontakt mit der epitaktischen Source/Drain-Schicht. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen sind Gate-Seitenwandabstandhalter an gegenüberliegenden Seitenflächen der Opfer-Gate-Struktur gebildet, eine dielektrische Schicht ist über der epitaktischen Source/Drain-Schicht gebildet, ein Gate-Raum ist durch Entfernen der Opfer-Gate-Struktur gebildet, eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht sind im Gate-Raum gebildet. Die Gate-Dielektrikum-Schicht deckt die epitaktische Wachstumsanreicherungsschicht im Gate-Raum ab. In einer von mehreren der vorstehenden und der nachfolgenden Ausführungsformen sind Gate-Seitenwandabstandhalter an gegenüberliegenden Seitenflächen der Opfer-Gate-Struktur gebildet, eine dielektrische Schicht ist über der epitaktischen Source/Drain-Schicht gebildet, ein Gate-Raum ist durch Entfernen der Opfer-Gate-Struktur gebildet, die epitaktische Wachstumsanreicherungsschicht ist im Gate-Raum gebildet und eine Gate-Dielektrikum-Schicht und eine Gate-Elektrodenschicht sind im Gate-Raum gebildet.

Claims (18)

  1. Halbleiterbauelement aufweisend: eine Isolationsisolierschicht (30), die über einem Substrat (10) angeordnet ist; eine Halbleiterfinne (12), die über dem Substrat (30) angeordnet ist, wobei ein oberer Abschnitt der Halbleiterfinne (12) von der Isolationsisolierschicht (30) vorragt, und ein unterer Abschnitt der Halbleiterfinne (12) in der Isolationsisolierschicht (30) eingebettet ist; eine Gate-Struktur (40), die über dem oberen Abschnitt der Halbleiterfinne (12) angeordnet ist und eine Gate-Dielektrikum-Schicht (42) und eine Gate-Elektrodenschicht (44) aufweist; Gate-Seitenwandabstandhalter (48), die über gegenüberliegenden Seitenflächen der Gate-Struktur (40) angeordnet sind; und eine epitaktische Source/Drain-Schicht (50), wobei der obere Abschnitt der Halbleiterfinne (12) eine erste epitaktische Wachstumsanreicherungsschicht (20) aufweist, die aus einem Halbleitermaterial hergestellt ist, welches von einem verbleibenden Teil der Halbleiterfinne (12) verschieden ist, wobei die erste epitaktische Wachstumsanreicherungsschicht (20) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist, und wobei die Gate-Dielektrikum-Schicht (42) den oberen Abschnitt der Halbleiterfinne (12) abdeckt, die die erste epitaktische Wachstumsanreicherungsschicht (20) aufweist, wobei der untere Abschnitt der Halbleiterfinne (12) eine zweite epitaktische Wachstumsanreicherungsschicht (122) aufweist, die aus einem Halbleitermaterial hergestellt ist, welches verschieden von dem verbleibenden Teil der Halbleiterfinne (12) außer der ersten epitaktischen Wachstumsanreicherungsschicht (20) ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die erste epitaktische Wachstumsanreicherungsschicht (20) eines von SiP, SiCP, SiGe und SiGeB enthält.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die erste epitaktische Wachstumsanreicherungsschicht (20) bei einer Oberseite der Halbleiterfinne liegt.
  4. Halbleiterbauelement nach Anspruch 3, wobei die erste epitaktische Wachstumsanreicherungsschicht (20) ein Oxid von einem von Si, SiP und SiGe enthält.
  5. Halbleiterbauelement nach Anspruch 1, wobei eine Zusammensetzung der ersten epitaktischen Wachstumsanreicherungsschicht (20) verschieden von einer Zusammensetzung der zweiten epitaktischen Wachstumsanreicherungsschicht (122) ist.
  6. Halbleiterbauelement nach Anspruch 5, wobei der obere Abschnitt der Halbleiterfinne ferner eine dritte epitaktische Wachstumsanreicherungsschicht (226) aufweist, die aus einem Halbleitermaterial hergestellt ist, welches verschieden von dem verbleibenden Teil der Halbleiterfinne (12) außer der ersten epitaktischen Wachstumsanreicherungsschicht (20) und der zweiten epitaktischen (122) Wachstumsanreicherungsschicht ist.
  7. Halbleiterbauelement nach Anspruch 6, wobei eine Zusammensetzung der dritten epitaktischen Wachstumsanreicherungsschicht (226) verschieden von Zusammensetzungen der ersten Wachstumsanreicherungsschicht (20) und der zweiten Wachstumsanreicherungsschicht (122) ist.
  8. Halbleiterbauelement aufweisend: eine Isolationsisolierschicht (30), die über einem Substrat (10) angeordnet ist; eine Halbleiterfinne (12), die über dem Substrat (10) angeordnet ist und eine untere Finnenschicht, eine oder mehrere Körperschichten (223, 225, 227) und mehrere epitaktische Wachstumsanreicherungsschichten (20, 122, 226) aufweist, welche aus einem von der einen oder den mehreren Körperschichten (223, 225, 227) verschiedenen Material hergestellt sind; eine Gate-Struktur (40), die über einem Kanalbereich der Halbleiterfinne (12) angeordnet ist und eine Gate-Dielektrikum-Schicht (42) und eine Gate-Elektrodenschicht (44) aufweist; Gate-Seitenwandabstandhalter (48), die über gegenüberliegenden Seitenflächen der Gate-Struktur (40) angeordnet sind; eine epitaktische Source/Drain-Schicht (50); und eine Finnenauskleidungsschicht, die die Halbleiterfinne (12) teilweise abdeckt, wobei mindestens eine der mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist, wobei die Finnenauskleidungsschicht auf der Halbleiterfinne (12) mindestens unter den Gate-Seitenwandabstandhaltern (48) angeordnet ist, wobei eine Oberseite der Finnenauskleidungsschicht höher als eine Oberseite einer obersten der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) und niedriger als eine Oberseite des Kanalbereichs ist, wobei die Halbleiterfinne (12) zwei oder mehrere epitaktische Wachstumsanreicherungsschichten (20, 122, 226) aufweist, mindestens eine der zwei oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist, und mindestens eine der zwei oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) nicht in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist.
  9. Halbleiterbauelement nach Anspruch 8, wobei jede der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) aus einem von SiP, SiGe, SiGeB und SiCP gebildet ist.
  10. Halbleiterbauelement nach Anspruch 8, wobei jede der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) aus einem Oxid von Si, SiGe und SiP gebildet ist.
  11. Halbleiterbauelement nach einem der vorangehenden Ansprüche 8 bis 10, wobei: die Halbleiterfinne (12) zwei oder mehrere epitaktische Wachstumsanreicherungsschichten (20, 122, 226) umfasst, mindestens eine der zwei oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) über einer oberen Oberfläche der Isolationsisolierschicht (30) liegt, und mindestens eine der zwei oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) unter der oberen Oberfläche der Isolationsisolierschicht (30) liegt.
  12. Halbleiterbauelement nach Anspruch 11, wobei die Gate-Dielektrikum-Schicht (42) die mindestens eine der zwei oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) abdeckt, die über einer oberen Oberfläche der Isolationsisolierschicht (30) liegt.
  13. Halbleiterbauelement nach einem der Ansprüche 8 bis 12, wobei die mindestens eine der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) eine nicht-gleichmäßige Zusammensetzung aufweist.
  14. Halbleiterbauelement nach einem der Ansprüche 8 bis 13, wobei sich die mindestens eine der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (20, 122, 226) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) seitlich unter die epitaktische Source/Drain-Schicht (50) erstreckt.
  15. Halbleiterbauelement nach einem der Ansprüche 8 bis 14, wobei die Finnenauskleidungsschicht nicht zwischen der Gate-Elektrodenschicht (44) und dem Kanalbereich vorhanden ist.
  16. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer Finnenstruktur (12) über einem Substrat (10), wobei die Finnenstruktur (12) eine untere Finnenschicht, eine oder mehrere Körperschichten (223, 225, 227) und mehrere epitaktische Wachstumsanreicherungsschichten (222, 224, 226) aufweist, die aus einem von der einen oder mehreren Körperschichten (223, 225, 227) verschiedenem Material gebildet sind; Bilden einer Isolationsisolierschicht (30) über einem Substrat (10), sodass ein oberer Abschnitt der Finnenstruktur (12) von der Isolationsisolierschicht (30) vorragt; Bilden einer Opfer-Gate-Struktur (40) über einem Kanalbereich der Finnenstruktur (12); Bilden eines Source/Drain-Raums durch Ausnehmen eines Source/Drain-Bereichs der Finnenstruktur (12), sodass mindestens eine der mehreren epitaktischen Wachstumsanreicherungsschichten (222, 224, 226) in dem Source/Drain-Raum freigelegt ist; und Bilden einer epitaktischen Source/Drain-Schicht (50) in der Source/Drain-Ausnehmung, wobei die mindestens eine der mehreren epitaktischen Wachstumsanreicherungsschichten (222, 224, 226) in Kontakt mit der epitaktischen Source/Drain-Schicht (50) ist.
  17. Verfahren nach Anspruch 16, wobei: jede der einen oder mehreren Körperschichten (223, 225, 227) aus Si gebildet ist, und jede der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (222, 224, 226) aus einem P-haltigen Halbleitermaterial gebildet ist.
  18. Verfahren nach Anspruch 16, wobei: jede der einen oder mehreren Körperschichten (223, 225, 227) aus SiGe gebildet ist, und jede der einen oder mehreren epitaktischen Wachstumsanreicherungsschichten (222, 224, 226) aus einem Ge-haltigen Halbleitermaterial gebildet ist.
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