DE102017126043A1 - Halbleiter-bauelement und verfahren zu dessen herstellung - Google Patents

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Chun-Chieh Lu
Carlos H. Diaz
Chi-Sheng Chang
Cheng-Yi Peng
Ling-Yen Yeh
Chien-Hsing Lee
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Abstract

Bei einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität wird eine dielektrische Schicht über einem Substrat hergestellt. Über der dielektrischen Schicht wird eine erste Metallschicht hergestellt. Nachdem die erste Metallschicht hergestellt worden ist, wird ein Glühschritt durchgeführt, an den sich ein Abkühlungsschritt anschließt. Anschließend wird eine zweite Metallschicht hergestellt. Nach dem Abkühlungsschritt wird die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft integrierte Halbleiterschaltkreise und insbesondere Halbleiter-Bauelemente mit Feldeffekttransistoren mit negativer Kapazität (NC-FETs).
  • Hintergrund
  • Der Vorschwellwert-Hub ist ein Merkmal einer Strom-Spannungs-Charakteristik eines Transistors. In dem Vorschwellwert-Bereich ist das Drain-Stromverhalten dem exponentiell ansteigenden Strom einer in Durchlassrichtung vorgespannten Diode ähnlich. Eine grafische Darstellung des logarithmischen Drain-Stroms in Abhängigkeit von der Gate-Spannung bei feststehenden Drain-, Source- und Volumenspannungen zeigt ein annähernd logarithmisches lineares Verhalten in diesem Metall-Oxid-Halbleiter(MOS)-FET-Betriebsbereich. Um die Vorschwellwert-Eigenschaften zu verbessern, ist ein Feldeffekttransistor mit negativer Kapazität (NC-FET), für den ein ferroelektrisches Material verwendet wird, vorgeschlagen worden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen Schnittansichten von Metall-Isolator-Halbleiter(MIS)-FET-NC-FETs, und 1C zeigt eine Schnittansicht eines Metall-Isolator-Metall-Isolator-Halbleiter(MIMIS)-FET-NC-FET.
    • Die 2A bis 2D zeigen verschiedene Stufen der Herstellung einer Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 3A bis 3D zeigen verschiedene Atomstrukturen von HfO2.
    • 4 zeigt Messergebnisse der Röntgenbeugung (x-ray diffraction; XRD).
    • Die 5 und 6 zeigen Messergebnisse der Elektronenenergieverlustspektroskopie (electron energy loss spectroscopy; EELS).
    • Die 7A bis 7D zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 8A bis 8D zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 9A bis 9C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 10A bis 10C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 11A bis 11C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 12A bis 12C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 13A bis 13C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 14A bis 14D zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • Die 15A bis 15D zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich von Werten beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den beigefügten Zeichnungen können der Einfachheit halber einige Schichten oder Strukturelemente weggelassen sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. Außerdem kann es in dem nachstehenden Herstellungsprozess ein oder mehrere weitere Schritte zwischen den beschriebenen Schritten geben, und die Reihenfolge der Schritte kann geändert werden.
  • Zur Verringerung des Vorschwellwert-Hubs (subthreshold swing; SS) eines Feldeffekttransistors (FET) bietet eine Negative-Kapazität(NC)-Technologie, wie etwa das Integrieren von ferroelektrischen Materialien (FE-Materialien), eine mögliche Lösung zum erheblichen Verringern der VDD (Versorgungsspannung). Mit dieser Technologie wird ein FET mit einem steilen SS für einen Betrieb mit geringem Stromverbrauch erzielt.
  • Bei einem NC-FET ist ein Kondensator (z. B. ein ferroelektrischer Kondensator) mit einer negativen Kapazität mit einem Gate eines MOSFET in Reihe geschaltet. Der negative ferroelektrische Kondensator kann bei einigen Ausführungsformen ein einzelner Kondensator sein, der durch eine leitfähige Schicht (z. B. einen Draht oder einen Kontakt) mit dem Gate des MOSFET verbunden ist. Bei anderen Ausführungsformen ist eine der Elektroden des negativen Kondensators eine Gate-Elektrode des MOSFET. In diesem Fall wird der negative Kondensator in Seitenwand-Abstandshaltern des MOSFET hergestellt.
  • Bei herkömmlichen Bauelementen bilden High-k-Gate-Materialien, wie etwa HfO2, normalerweise eine amorphe Schicht. Das undotierte HfO2 ist jedoch amorph und paraelektrisch und zeigt keinen Negative-Kapazität-Effekt. Ferroelektrische Materialien mit einer Perovskitstruktur, wie etwa PZT und BaTiO3, haben sehr gute ferroelektrische Eigenschaften. Diese Materialien sind jedoch noch immer problematisch, da ihre Herstellung nicht völlig kompatibel mit Halbleitern auf Siliziumbasis ist und sich ihre ferroelektrischen Eigenschaften mit der Verringerung ihrer Dicke durch einen Größen-Effekt verschlechtern.
  • In der vorliegenden Erfindung werden eine dotierte HfO2-Schicht, die eine orthorhombische Kristallphase hat und gute ferroelektrische Eigenschaften zeigt, sowie deren Herstellungsverfahren bereitgestellt.
  • Die 1A und 1B zeigen Schnittansichten von Metall-Isolator-Halbleiter(MIS)-FET-NC-FETs, und 1C zeigt eine Schnittansicht eines Metall-Isolator-Metall-Isolator-Halbleiter(MIMIS)-FET-NC-FET. Die 1A bis 1C zeigen zwar NC-FETs mit einer planaren MOS-Transistorstruktur, aber es können auch FinFETs und/oder Gate-all-around-FETs verwendet werden.
  • Wie in 1A gezeigt ist, weist der MIS-NC-FET ein Substrat 100, einen Kanal 101 und eine Source und einen Drain 102 auf. Die Source und der Drain 102 sind entsprechend mit Dotierungsstoffen dotiert. Außerdem sind die Source und der Drain und der Kanal (aktive Bereiche) von einer dielektrischen Trennschicht (nicht dargestellt), wie etwa einer flachen Grabenisolation (STI), umschlossen, die zum Beispiel aus Siliziumoxid besteht.
  • Über der Kanalschicht 101 wird bei einigen Ausführungsformen eine Zwischenschicht 103 hergestellt. Die Zwischenschicht 103 besteht bei einigen Ausführungsformen aus Siliziumoxid mit einer Dicke in dem Bereich von etwa 0,5 nm bis etwa 1,5 nm.
  • Über der Zwischenschicht 103 ist eine ferroelektrische dielektrische Schicht 105 angeordnet. Die ferroelektrische dielektrische Schicht 105 weist HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist. Bei einigen Ausführungsformen weist die ferroelektrische dielektrische Schicht 105 HfO2 auf, das mit Si und/oder Zr dotiert ist. Bei bestimmten Ausführungsformen weist die ferroelektrische dielektrische Schicht 105 HfO2 auf, das mit Si in einer Menge von 2 bis 6 Mol-% oder mit HfZrO2 (Hf : Zr = 1 : 1) dotiert ist. In der vorliegenden Erfindung weist die ferroelektrische dielektrische Schicht 105 eine orthorhombische Kristallphase auf. Der orthorhombische Kristall der ferroelektrischen dielektrischen Schicht 105 ist bei einigen Ausführungsformen polykristallin. Die ferroelektrische dielektrische Schicht 105 hat bei einigen Ausführungsformen eine Dicke von etwa 1,0 nm bis etwa 5 nm und kann mit einem geeigneten Verfahren, wie etwa ALD oder CVD, hergestellt werden.
  • Über der ferroelektrischen dielektrischen Schicht 105 ist eine Gate-Elektrodenschicht 106 angeordnet. Die Gate-Elektrodenschicht 106 weist eine oder mehrere Metallschichten auf. Bei einigen Ausführungsformen weist die Gate-Elektrodenschicht 106 Folgendes auf: eine erste leitfähige Schicht (eine Verkappungsschicht), die auf der ferroelektrischen dielektrischen Schicht 105 angeordnet ist; eine zweite Schicht (eine Sperrschicht), die auf der ersten leitfähigen Schicht angeordnet ist; eine dritte leitfähige Schicht (eine Austrittsarbeits-Einstellungsschicht), die auf der zweiten leitfähigen Schicht angeordnet ist; eine vierte leitfähige Schicht (eine Klebstoffschicht), die auf der dritten leitfähigen Schicht angeordnet ist; und/oder eine fünfte leitfähige Schicht (eine metallische Gate-Hauptschicht), die auf der vierten leitfähigen Schicht angeordnet ist.
  • Die Verkappungsschicht weist ein Material auf TiN-Basis auf, wie etwa TiN und TiN, das mit einem oder mehreren weiteren Elementen dotiert ist. Bei einigen Ausführungsformen ist die TiN-Schicht mit Si dotiert. Die Sperrschicht weist bei einigen Ausführungsformen TaN auf.
  • Die Austrittsarbeits-Einstellungsschicht umfasst eine oder mehrere Schichten aus einem leitfähigen Material, wie etwa eine Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder eine Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FinFET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FinFET werden eine oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet.
  • Die Klebstoffschicht weist bei einigen Ausführungsformen Ti, TiN und/oder TaN auf. Die metallische Gate-Hauptschicht weist ein Metall aus der Gruppe W, Cu, Ti, Al und Co auf.
  • Außerdem werden Seitenwand-Abstandshalter 109 auf gegenüberliegenden Seitenflächen der Gate-Struktur hergestellt, wie in 1A gezeigt ist. Die Seitenwand-Abstandshalter 109 umfassen eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid und Siliziumoxidnitrid.
  • 1B zeigt eine Schnittansicht eines MIS-FET-NC-FET gemäß einer weiteren Ausführungsform. In 1B hat die Zwischenschicht 103 eine ebene Form, und die ferroelektrische dielektrische Schicht 105 wird konform in dem Gate-Zwischenraum hergestellt und hat eine Höhe, die im Wesentlichen gleich der Höhe der Gate-Elektrodenschicht 106 ist.
  • In 1C werden ähnlich wie in den 1A und/oder 1B ein Kanal 101 und eine Source und ein Drain 102 auf einem Substrat 100 hergestellt. Eine erste dielektrische Gate-Schicht 113 ist über dem Kanal 101 angeordnet. Die erste dielektrische Gate-Schicht 113 umfasst bei einigen Ausführungsformen eine oder mehrere dielektrische High-k-Schichten (die z. B. eine Dielektrizitätskonstante haben, die größer als 3,9 ist). Die eine oder die mehreren dielektrischen Gate-Schichten können zum Beispiel eine oder mehrere Schichten aus einem Metalloxid oder einem Silicat von Hf, Al Zr, Kombinationen davon und Mehrfachschichten davon sein. Andere geeignete Materialien sind La, Mg, Ba, Ti, Pb und Zr in der Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind MgOx, SiN (Si3N4), Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, HfxZr1-xO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy, LaAlO3 und dergleichen. Bei bestimmten Ausführungsformen werden HfO2, ZrO2 und/oder HfxZr1-xO2 verwendet. Die Herstellungsverfahren für die erste dielektrische Gate-Schicht 113 umfassen Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) und dergleichen. Bei einigen Ausführungsformen hat die erste dielektrische Gate-Schicht 113 eine Dicke von etwa 1,0 nm bis etwa 5,0 nm.
  • Bei einigen Ausführungsformen kann eine Zwischenschicht (nicht dargestellt) über dem Kanal 101 hergestellt werden, bevor die erste dielektrische Gate-Schicht 113 hergestellt wird, wobei die erste dielektrische Gate-Schicht 113 über der Zwischenschicht hergestellt wird.
  • Auf der ersten Gate-Schicht 113 ist eine erste Gate-Elektrode 114 als eine innere Elektrode angeordnet. Die erste Gate-Elektrode 114 kann ein oder mehrere Metalle aufweisen, wie etwa W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. Bei einigen Ausführungsformen weist die erste Gate-Elektrode 114 eine oder mehrere der Verbindungen/Elemente TiN, WN, TaN und Ru auf. Metalllegierungen, wie etwa Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, und/oder Metallnitride, wie etwa WNx, TiNx, MoNx, TaNx und TaSixNy, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird mindestens eine der Verbindungen/Elemente W, Ti, Ta, TaN und TiN als die erste Gate-Elektrode 114 verwendet. Bei einigen Ausführungsformen weist die erste Gate-Elektrode 114 eine Austrittsarbeits-Einstellungsschicht auf.
  • Auf der ersten Gate-Elektrode 114 wird eine ferroelektrische dielektrische Schicht 115 hergestellt. Die ferroelektrische dielektrische Schicht 115 weist HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist. Bei einigen Ausführungsformen weist die ferroelektrische dielektrische Schicht 115 HfO2 auf, das mit Si und/oder Zr dotiert ist. Bei bestimmten Ausführungsformen weist die ferroelektrische dielektrische Schicht 115 HfO2 auf, das mit Si in einer Menge von 2 bis 6 Mol-% oder mit HfZrO2 (Hf : Zr = 1 : 1) dotiert ist. In der vorliegenden Erfindung weist die ferroelektrische dielektrische Schicht 115 eine orthorhombische Kristallphase auf. Der orthorhombische Kristall der ferroelektrischen dielektrischen Schicht 115 ist bei einigen Ausführungsformen polykristallin. Die ferroelektrische dielektrische Schicht 115 hat bei einigen Ausführungsformen eine Dicke von etwa 1,0 nm bis etwa 5 nm und kann mit einem geeigneten Verfahren, wie etwa ALD oder CVD, hergestellt werden.
  • Weiterhin ist auf der ferroelektrischen dielektrischen Schicht 115 eine zweite Gate-Elektrode 116 als ein äußeres Gate angeordnet. Die zweite Gate-Elektrode 116 kann aus einem oder mehreren Metallen aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr bestehen. Die zweite Gate-Elektrode 116 besteht aus dem gleichen Material wie die erste Gate-Elektrode 114 oder aus einem anderen Material. Außerdem sind Seitenwand-Abstandshalter 119 auf gegenüberliegenden Seitenflächen der Gate-Struktur hergestellt, wie in 1C gezeigt ist. Die Seitenwand-Abstandshalter 119 umfassen eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid und Siliziumoxidnitrid.
  • Wie in den 1A bis 1C gezeigt ist, haben die ferroelektrischen dielektrischen Schichten 105 und 115 und die erste dielektrische Gate-Schicht 113 im Querschnitt eine U-Form mit einem dünnen mittleren Teil und dicken Seitenteilen in der vertikalen Richtung.
  • Die 2A bis 2D zeigen verschiedene Stufen der Herstellung einer Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 2A bis 2D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen gleichen oder ähnlich sind, die unter Bezugnahme auf die 1A bis 1C beschrieben worden sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.
  • Wie in 2A gezeigt ist, wird eine Zwischenschicht 20 auf einem Substrat 10 hergestellt. Bei einigen Ausführungsformen besteht das Substrat 10 aus Folgendem: einem geeigneten elementaren Halbleiter, wie etwa Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindungshalbleiter, wie etwa Verbindungshalbleitern der Gruppe IV, z. B. Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiSn und SiGeSn, oder Verbindungshalbleitern der Gruppe III-V, z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP); oder dergleichen. Außerdem kann das Substrat 10 eine Epitaxialschicht aufweisen, die zur Verbesserung der Leistung verspannt sein kann, und/oder es kann eine Silizium-auf-Isolator(SOI)-Struktur haben.
  • Bei einigen Ausführungsformen besteht die Zwischenschicht 20 aus einem chemischen Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Siliziumoxid kann zum Beispiel durch vollentsalztes Wasser + Ozon (DIO3), NH4OH + H2O2 + H2O (APM) oder mit anderen Verfahren hergestellt werden. Bei anderen Ausführungsformen können ein anderes Material oder andere Prozesse für die Zwischenschicht verwendet werden. Bei einigen Ausführungsformen hat die Zwischenschicht eine Dicke von etwa 0,5 nm bis etwa 1,5 nm.
  • Dann wird eine dielektrische Schicht 30 über der Zwischenschicht 20 hergestellt. Die dielektrische Schicht 30 weist HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist.
  • Die Herstellungsverfahren für die dielektrische Schicht 30 umfassen Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) und dergleichen. Bei einigen Ausführungsformen kann HfO2, das mit Zr dotiert ist, durch ALD unter Verwendung von HfCl4 und H2O als ein erster Vorläufer und von ZrCl4 und H2O als ein zweiter Vorläufer bei einer Temperatur in dem Bereich von etwa 200 °C bis 400 °C hergestellt werden. Für HfO2, das mit Si dotiert ist, können SiH4, Si2H6 und/oder SiH2Cl2 oder eine andere geeignete Silizium-Gasquelle verwendet werden. Die abgeschiedene dielektrische Schicht 30 ist amorph und paraelektrisch. Die Dicke der dielektrischen Schicht 30 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.
  • Nachdem die dielektrische Schicht 30 hergestellt worden ist, wird eine Verkappungsschicht 40 auf der dielektrischen Schicht 30 hergestellt, wie in 2B gezeigt ist. Die Verkappungsschicht 40 weist bei einigen Ausführungsformen ein Material auf TiN-Basis auf, wie etwa TiN oder TiN, das mit einem oder mehreren weiteren Elementen dotiert ist. Bei einigen Ausführungsformen ist die TiN-Schicht mit Si dotiert. Die Verkappungsschicht 40 kann durch ALD, CVD oder physikalische Aufdampfung, wie etwa Sputtern, oder mit anderen geeigneten Verfahren hergestellt werden. Wenn die ALD verwendet wird, wird sie bei einigen Ausführungsformen bei einer Temperatur in dem Bereich von etwa 400 °C bis etwa 500 °C durchgeführt. Die Dicke der Verkappungsschicht 40 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.
  • Nachdem die Verkappungsschicht 40 hergestellt worden ist, wird ein Glühprozess durchgeführt, wie in 2C gezeigt ist. Der Glühprozess wird bei einer Temperatur in dem Bereich von etwa 700 °C bis etwa 1000 °C in einer Inertgas-Umgebung, wie etwa N2, Ar und/oder He, durchgeführt. Die Glühdauer beträgt bei einigen Ausführungsformen etwa 10 s bis 1 min. Nach der Glühung wird eine Abkühlung durchgeführt. Bei einigen Ausführungsformen wird das Substrat auf weniger als 100 °C oder auf Raumtemperatur (etwa 25 °C) abgekühlt. Der Glühprozess nach der Herstellung der Verkappungsschicht 40 stellt eine Triebkraft für den Übergang der dotierten HfO2-Struktur von der amorphen Phase zu einer tetragonalen Hochtemperaturphase dar, und die Verkappungsschicht 40 stellt durch Abkühlung die mechanische Spannung bereit, die für den Kristallübergang von der tetragonalen Hochtemperaturphase zu der ferroelektrischen orthorhombischen Hochdruckphase benötigt wird.
  • Bei einigen Ausführungsformen wird nach der Herstellung der Verkappungsschicht 40 eine amorphe Siliziumschicht auf der Verkappungsschicht 40 hergestellt, und dann wird ein Glühprozess durchgeführt. Nach dem Glühprozess wird eine Abkühlung durchgeführt, und die amorphe Siliziumschicht wird entfernt.
  • Nach der Abkühlung wird eine Sperrschicht 52, die zum Beispiel aus TaN besteht, über der Verkappungsschicht 40 hergestellt, wie in 2D gezeigt ist. Die Sperrschicht 52 kann durch ALD, CVD oder physikalische Aufdampfung, wie etwa Sputtern, oder mit anderen geeigneten Verfahren hergestellt werden. Wenn die ALD verwendet wird, wird sie bei einigen Ausführungsformen bei einer Temperatur in dem Bereich von etwa 300 °C bis etwa 400 °C durchgeführt. Die Dicke der Sperrschicht 52 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm. Bei einigen Ausführungsformen kann ein Glühprozess zum Umwandeln der amorphen Struktur in die orthorhombische Struktur durchgeführt werden, nachdem die Sperrschicht 52 hergestellt worden ist.
  • Dann wird eine Austrittsarbeits-Einstellungsschicht 54 auf der Sperrschicht 52 hergestellt. Bei einigen Ausführungsformen weist die Austrittsarbeits-Einstellungsschicht 54 TiN für einen p-Transistor und TiAl für einen n-Transistor auf. Es kann aber auch ein anderes geeignetes metallisches Material für die Austrittsarbeits-Einstellungsschicht 54 verwendet werden. Bei einigen Ausführungsformen wird außerdem eine TiAl-Schicht auf einer TiN-Austrittsarbeits-Einstellungsschicht für einen p-Transistor hergestellt. Die Austrittsarbeits-Einstellungsschicht 54 kann durch ALD, CVD oder physikalische Aufdampfung, wie etwa Sputtern, oder mit anderen geeigneten Verfahren hergestellt werden. Wenn die ALD verwendet wird, wird sie bei einigen Ausführungsformen bei einer Temperatur in dem Bereich von etwa 300 °C bis etwa 400 °C durchgeführt. Die Dicke der Austrittsarbeits-Einstellungsschicht 54 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.
  • Weiterhin wird eine metallische Gate-Hauptschicht 58 über der Austrittsarbeits-Einstellungsschicht 54 hergestellt. Die metallische Gate-Hauptschicht 58 weist ein oder mehrere Metalle, wie etwa W, Cu, Ti, Al und Co, oder ein anderes geeignetes Material auf. Wenn die metallische Gate-Hauptschicht 58 aus W besteht, wird bei einigen Ausführungsformen eine Klebstoffschicht 56 auf der Austrittsarbeits-Einstellungsschicht 54 hergestellt. Bei einigen Ausführungsformen besteht die Klebstoffschicht 56 aus Ti. Wie in 2D gezeigt ist, kann eine Gate-Elektrode 50 Folgendes umfassen: eine Sperrschicht 52, die auf der Verkappungsschicht 40 angeordnet ist; eine Austrittsarbeits-Einstellungsschicht 54, die auf der Sperrschicht 52 angeordnet ist; eine Klebstoffschicht 56, die auf der Austrittsarbeits-Einstellungsschicht 54 angeordnet ist; und eine metallische Gate-Hauptschicht 58. Bei einigen Ausführungsformen kann die Verkappungsschicht als ein Teil der Gate-Elektrode 50 angesehen werden.
  • Die 3A bis 3D zeigen verschiedene Atomstrukturen von HfO2. 3A zeigt die amorphe Struktur des abgeschiedenen dotierten HfO2. Durch Anwenden von Wärme geht die amorphe Struktur zu einer tetragonalen Kristallstruktur (Phase) über, wie in 3B gezeigt ist. Wenn das erwärmte HfO2, das eine tetragonale Kristallstruktur hat, mit einem Verkappungsmetall darauf abgekühlt wird, nimmt das HfO2 eine orthorhombische Kristallstruktur (Phase) an, wie in 3C gezeigt ist. Wenn das erwärmte HfO2, das eine tetragonale Kristallstruktur hat, ohne das Verkappungsmetall darauf abgekühlt wird, nimmt das HfO2 eine Mischstruktur aus einer monolithischen Kristallstruktur (links) und einer tetragonalen Kristallstruktur (rechts) an, wie in 3D gezeigt ist. Das orthorhombische HfO2 hat eine nicht-zentrosymmetrische Struktur, und daher kommt es zu einer spontanen Polarisation durch Ersetzung von vier Sauerstoff-Ionen. Dadurch können mit dem orthorhombischen HfO2 bessere ferroelektrische Eigenschaften erzielt werden.
  • 4 zeigt Messergebnisse der Röntgenbeugung (x-ray diffraction; XRD). Als Proben wurden abgeschiedenes dotiertes HfO2 mit einer Dicke von 3 nm sowie 3 nm dickes dotiertes HfO2 nach dem Glühprozess mit einer Verkappungsschicht verwendet. Das abgeschiedene dotierte HfO2 zeigt ein breites Spektrum, das auf eine amorphe Struktur hinweist. Im Gegensatz dazu zeigt das dotierte HfO2 nach der Glühung mit einer Verkappungsschicht Peaks, die der orthorhombischen Phase entsprechen.
  • Die 5 und 6 zeigen Messergebnisse der Elektronenenergieverlustspektroskopie (electron energy loss spectroscopy; EELS). Wie vorstehend dargelegt worden ist, werden nach der Umwandlung der dielektrischen Schicht 30 in eine orthorhombische Phase weitere Schichten mit mehreren thermischen Prozessen hergestellt. Die Dotierungselemente in HfO2, wie etwa Halbleitermaterialien (Si) und metallische Elemente (Zr, Al, La, Y, Gd und/oder Sr), die durch In-situ-Dotierung während des Aufwachsens durch ALD eingebracht werden, sind im Wesentlichen gleichmäßig in der dotierten HfO2-Schicht verteilt. Wie in den 5 und 6 gezeigt ist, diffundiert Ti, das aus der Verkappungsschicht 40 (einem Material auf TiN-Basis) stammt, in die HfZrO2-Schicht ein. Wenn eine TiAl-Schicht als die Austrittsarbeits-Einstellungsschicht 54 für einen n-Transistor verwendet wird, kann auch Al in die HfZrO2-Schicht eindiffundieren, wie in 5 gezeigt ist. Bei einigen Ausführungsformen weist die HfZrO2-Schicht Al in einer Menge von 5 bis 7 Mol-% auf. Wenn eine TiN-Schicht als die Austrittsarbeits-Einstellungsschicht 54 für einen p-Transistor verwendet wird, kann auch Ti, das aus der TiN-Austrittsarbeits-Einstellungsschicht stammt, in die HfZrO2-Schicht eindiffundieren, wie in 6 gezeigt ist. Bei einem p-Transistor diffundiert Al möglicherweise nicht in die HfZrO2-Schicht ein (unterhalb einer Nachweisgrenze), selbst wenn eine TiAl-Schicht auf der TiN-Austrittsarbeits-Einstellungsschicht hergestellt ist. Bei einigen Ausführungsformen weist die HfZrO2-Schicht Ti in einer Menge von 2 bis 5 Mol-% auf.
  • Bei einigen Ausführungsformen besteht die ferroelektrische HfO2-Schicht aus einer orthorhombischen Kristallphase. Bei anderen Ausführungsformen wird die ferroelektrische HfO2-Schicht im Wesentlichen von einer orthorhombischen Kristallphase gebildet. In diesem Fall macht die orthorhombische Kristallphase etwa 80 % oder mehr der ferroelektrischen HfO2-Schicht aus, und die übrigen Phasen können eine amorphe Phase, eine monolithische Phase und/oder eine tetragonale Phase sein.
  • Die 7A bis 13C zeigen verschiedene Stufen der Herstellung eines NC-FET gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 7A bis 13C gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen gleichen oder ähnlich sind, die unter Bezugnahme auf die 1A bis 2D beschrieben worden sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.
  • 7A zeigt eine perspektivische Darstellung, und 7B ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in den 7A und 7B gezeigt ist, wird ein Substrat 200 bereitgestellt. Bei einigen Ausführungsformen besteht das Substrat 200 aus Folgendem: einem geeigneten elementaren Halbleiter, wie etwa Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindungshalbleiter, wie etwa Verbindungshalbleitern der Gruppe IV, z. B. Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiSn und SiGeSn, oder Verbindungshalbleitern der Gruppe III-V, z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP); oder dergleichen. Außerdem kann das Substrat 200 eine Epitaxialschicht aufweisen, die zur Verbesserung der Leistung verspannt sein kann, und/oder es kann eine Silizium-auf-Isolator(SOI)-Struktur haben. Der obere Teil des Substrats 200 kann Mehrfachschichten aus Si und SiGe umfassen.
  • 7C zeigt eine perspektivische Darstellung, und 7D ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in den 7C und 7D gezeigt ist, werden Finnenstrukturen 210 durch Ätzen des Substrats 200 und Herstellen einer dielektrischen Trennschicht 220 hergestellt. Die Finnenstrukturen 210 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen 210 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Dann wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnenstrukturen 210 verwendet werden. Bei einigen Ausführungsformen liegt die Breite der Finnenstrukturen 210 in dem Bereich von etwa 4 nm bis etwa 10 nm, und der Rasterabstand der Finnenstrukturen 210 liegt in dem Bereich von etwa 10 nm bis etwa 50 nm.
  • Dann wird eine Isoliermaterialschicht 220 über den Finnenstrukturen hergestellt, wodurch die Finnenstrukturen eingebettet werden. Die Isoliermaterialschicht 220 kann aus Folgendem bestehen: geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Fluorsilicatglas (FSG); Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden; Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid; Polymeren, wie etwa Polyimid; Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen wird die Isoliermaterialschicht 220 mit einem Verfahren wie CVD, fließfähige CVD (FCVD) oder Spinon-Glass-Prozess hergestellt, aber es kann auch ein anderes geeignetes Verfahren verwendet werden. Anschließend werden Teile der Isoliermaterialschicht 220, die über den Oberseiten der Finnenstrukturen 210 verlaufen, zum Beispiel mit einem Ätzprozess, einer chemischmechanische Polierung (CMP) oder dergleichen entfernt, wie in den 7C und 7D gezeigt ist
  • 8A zeigt eine perspektivische Darstellung, und 8B ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in den 8A und 8B gezeigt ist, wird die Isoliermaterialschicht 220 so ausgespart, dass die oberen Teile der Finnenstrukturen 210 freigelegt werden. Die ausgesparte Isoliermaterialschicht 220 wird als dielektrische Trennschicht oder als flache Grabenisolation (STI) bezeichnet. Die Höhe der freigelegten Finnenstrukturen 210, die von der Oberseite der dielektrischen Trennschicht 220 gemessen wird, liegt bei einigen Ausführungsformen in dem Bereich von etwa 30 nm bis etwa 100 nm.
  • 8C zeigt eine perspektivische Darstellung, und 8D ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in den 8C und 8D gezeigt ist, wird anschließend eine dielektrische Dummy-Gate-Schicht 215 über den oberen Teilen der Finnenstruktur 210 hergestellt. Bei einigen Ausführungsformen ist die dielektrische Dummy-Gate-Schicht 215 eine Siliziumoxidschicht, die durch CVD oder ALD hergestellt wird. Die Dicke der dielektrischen Dummy-Gate-Schicht 215 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 3 nm.
  • Dann wird eine Polysiliziumschicht 230 über der dielektrischen Dummy-Gate-Schicht 215 hergestellt, und außerdem wird eine Hartmaske auf der Polysiliziumschicht hergestellt. Die Hartmaskenschicht wird mit geeigneten lithografischen und Ätzschritten zu einer Hartmaskenstruktur 235 strukturiert, wie in den 9A bis 9C gezeigt ist. Die Hartmaskenstruktur 235 umfasst bei einigen Ausführungsformen eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid und Siliziumnitrid.
  • 9A zeigt eine perspektivische Darstellung, 9B ist eine Schnittansicht entlang der y-Richtung, und 9C ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Unter Verwendung der Hartmaskenstruktur 235 als eine Ätzmaske wird die Polysiliziumschicht zu Dummy-Gate-Elektroden 230 strukturiert, wie in den 9A bis 9C gezeigt ist. Bei einigen Ausführungsformen liegt die Breite der Dummy-Gate-Elektrode 230 in dem Bereich von etwa 8 nm bis etwa 20 nm.
  • 10A zeigt eine perspektivische Darstellung, 10B ist eine Schnittansicht entlang der y-Richtung, und 10C ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Auf gegenüberliegenden Seitenflächen der Dummy-Gate-Elektroden 230 werden Seitenwand-Abstandshalter 240 hergestellt. Die Seitenwand-Abstandshalter 240 umfassen eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid und Siliziumoxidnitrid. Außerdem werden Source-/Drain-Epitaxialschichten 250 über Source-/Drain-Bereichen der Finnenstrukturen 210 hergestellt. Die Source-/Drain-Epitaxialschichten 250 weisen SiP, SiAs, SiGeP, SiGeAs, GeP, GeAs und/oder SiGeSn oder ein anderes geeignetes Material für einen n-FET und SiB, SiGa, SiGeB, SiGeGa, GeB, GeGa und/oder SiGeSn oder ein anderes geeignetes Material für einen p-FET auf. Die Dicke der Source-/Drain-Epitaxialschichten 250 liegt bei einigen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 8 nm. Bei einigen Ausführungsformen wird eine Legierungsschicht, wie etwa eine Silizidschicht, über den Source-/Drain-Epitaxialschichten 250 hergestellt.
  • 11A zeigt eine perspektivische Darstellung, 11B ist eine Schnittansicht entlang der y-Richtung, und 11C ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Anschließend werden eine Kontakt-Ätzstoppschicht (CESL) 245 und eine dielektrische Zwischenschicht 260 hergestellt, und ein Planarisierungsprozess, wie etwa eine CMP, wird durchgeführt, um Oberseiten der Dummy-Gate-Elektroden 230 freizulegen, wie in den 11A bis 11C gezeigt ist.
  • Bei einigen Ausführungsformen besteht die CESL-Schicht 245 aus einem Material auf Siliziumnitrid-Basis, wie etwa SiN und SiON, und die dielektrische Zwischenschicht 260 besteht aus einem Material auf Siliziumoxid-Basis, wie etwa SiO2, oder einem Low-k-Material. Bei einigen Ausführungsformen wird nach der Herstellung der dielektrischen Zwischenschicht eine Glühung durchgeführt.
  • 12A zeigt eine perspektivische Darstellung, 12B ist eine Schnittansicht entlang der y-Richtung, und 12C ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Dann werden die Dummy-Gate-Elektroden 230 und die dielektrische Dummy-Gate-Schicht 215 durch Trocken- und/oder Nassätzung entfernt, sodass Gate-Zwischenräume 265 entstehen, wie in den 12A bis 12C gezeigt ist. In den Gate-Zwischenräumen 265 werden wiederum eine Zwischenschicht 271 und eine dielektrische Schicht 270 hergestellt, wie in den 12A bis 12C gezeigt ist. Wie vorstehend dargelegt worden ist, besteht die Zwischenschicht 271 aus Siliziumoxid, und die dielektrische Schicht 270 ist eine dotierte HfO2-Schicht.
  • 13A zeigt eine perspektivische Darstellung, 13B ist eine Schnittansicht entlang der y-Richtung, und 13C ist eine Schnittansicht entlang der x-Richtung, und sie zeigen eine von mehreren Stufen der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung. Dann kann ähnlich wie in den Schritten, die unter Bezugnahme auf die 2A bis 2D beschrieben worden sind, eine Verkappungsschicht (nicht dargestellt) optional hergestellt werden, und ein Glühprozess wird durchgeführt, um die amorphe HfO2-Schicht in eine orthorhombische HfO2-Schicht umzuwandeln. Außerdem wird eine Gate-Elektrode 280 hergestellt, wie in den 13A bis 13C gezeigt ist. Die Verkappungsschicht und die Gate-Elektrode können mit einem geeigneten Verfahren, wie etwa ALD, CVD, PVD oder Plattierung, oder Kombinationen davon hergestellt werden. Nachdem die leitfähigen Materialien für die Gate-Elektrode abgeschieden worden sind, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um überschüssige Materialien über der dielektrischen Zwischenschicht 260 zu entfernen.
  • Nach der Herstellung der Gate-Strukturen werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere dielektrische Zwischenschichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten und Passivierungsschichten.
  • Die 14A bis 14D zeigen weitere Herstellungsschritte für einen NC-FET gemäß einigen Ausführungsformen der vorliegenden Erfindung. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Es ist klar, dass weitere Schritte vor, während und nach den in den 14A bis 14D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen gleichen oder ähnlich sind, die unter Bezugnahme auf die 1A, 2A bis 2D und 7A bis 13C beschrieben worden sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.
  • Wie in 14A gezeigt ist, werden Finnenstrukturen 320 unter Verwendung einer Hartmaskenstruktur 312 strukturiert, und eine dielektrische Trennschicht 325 wird hergestellt. Dann werden eine dielektrische Dummy-Gate-Schicht (nicht dargestellt) und eine Polysiliziumschicht 332 über den Finnenstrukturen 320 hergestellt, und außerdem wird eine Hartmaskenstruktur 334 auf der Polysiliziumschicht 332 hergestellt, wie in 14B gezeigt ist. Die Hartmaskenstruktur 334 umfasst eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid und Siliziumnitrid.
  • Unter Verwendung der Hartmaskenstruktur 334 als eine Ätzmaske wird die Polysiliziumschicht 332 zu einer Dummy-Gate-Elektrode 332 strukturiert. Dann werden Seitenwand-Abstandshalter 336 auf gegenüberliegenden Seitenflächen der Dummy-Gate-Elektrode 332 hergestellt, und eine dielektrische Zwischenschicht 342 wird hergestellt, wie in 14C gezeigt ist. Die Seitenwand-Abstandshalter 336 umfassen eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxidnitrid, und die dielektrische Zwischenschicht 342 umfasst eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa einem Material auf Siliziumoxid-Basis, wie etwa Siliziumoxid (SiO2) und SiON. Das Material für die Seitenwand-Abstandshalter 336 und das Material für die dielektrische Zwischenschicht 342 sind voneinander verschieden, sodass diese Schichten selektiv geätzt werden können. Bei einer Ausführungsform besteht der Seitenwand-Abstandshalter 336 aus SiOCN, SiCN oder SiON, und die dielektrische Zwischenschicht 342 besteht aus SiO2.
  • Dann werden die Dummy-Gate-Elektrode 332 und die dielektrische Dummy-Gate-Schicht 342 durch Trocken- und/oder Nassätzung entfernt, sodass ein Gate-Zwischenraum 333 entsteht, wie in 14D gezeigt ist.
  • In dem Gate-Zwischenraum 333 werden eine erste dielektrische Gate-Schicht 303 und eine erste Gate-Elektrode 304 hergestellt, wie in den 15A und 15B gezeigt ist. Nachdem ein leitfähiges Material über der ersten dielektrischen Gate-Schicht 303 abgeschieden worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um die erste Gate-Elektrode 304 herzustellen. Die erste dielektrische Gate-Schicht 303 besteht zum Beispiel aus einem dielektrischen High-k-Material, und die erste Gate-Elektrode 304 besteht zum Beispiel aus einem leitfähigen Material, wie etwa TiN, oder einem anderen metallischen Material. Dann wird ein Rückätzprozess durchgeführt, um die Höhe der ersten dielektrischen Gate-Schicht 303 und der ersten Gate-Elektrode 304 zu reduzieren. Das leitfähige Material kann mit einem geeigneten Verfahren abgeschieden werden, wie etwa ALD, CVD, PVD oder Plattierung, oder Kombinationen davon.
  • Dann werden eine ferroelektrische dielektrische Schicht 305 und eine zweite Gate-Elektrode 306 in dem Gate-Zwischenraum 333 hergestellt, wie in den 15C und 15D gezeigt ist. Die ferroelektrische dielektrische Schicht 305 wird mit den Schritten hergestellt, die unter Bezugnahme auf die 2A bis 2D beschrieben worden sind. Über der ferroelektrischen dielektrischen Schicht 303 wird ein leitfähiges Material abgeschieden. Nachdem das leitfähige Material über der ferroelektrischen dielektrischen Schicht 305 abgeschieden worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um die zweite Gate-Elektrode 306 herzustellen, wie in den 15C und 15D gezeigt ist
  • Nach der Herstellung der Gate-Strukturen werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere dielektrische Zwischenschichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, Passivierungsschichten usw.
  • Weitere Verfahren und Strukturen zur Herstellung von MIMIS-NC-FETs sind in den US-Patentanmeldungen mit den Aktenzeichen 15/476.221 und 15/447.479 beschrieben, die durch Bezugnahme aufgenommen sind.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Zum Beispiel wird in der vorliegenden Erfindung dotiertes HfO2 mit einer orthorhombischen Kristallphase für einen NC-FET verwendet. Durch Verwenden einer metallischen Verkappungsschicht während eines Glühprozesses kann eine amorphe Struktur der abgeschiedenen HfO2-Schicht effektiv in eine orthorhombische Kristallstruktur umgewandelt werden. Im Gegensatz zu anderen ferroelektrischen Perovskit-Schichten (wie etwa PZT oder BaTiO3) kann das hier offenbarte ferroelektrische HfO2 die Polarisierung ohne Qualitätsminderung bis zu 3 nm beibehalten.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität eine dielektrische Schicht über einem Substrat hergestellt. Über der dielektrischen Schicht wird eine erste Metallschicht hergestellt. Nachdem die erste Metallschicht hergestellt worden ist, wird ein Glühschritt durchgeführt, an den sich ein Abkühlungsschritt anschließt. Anschließend wird eine zweite Metallschicht hergestellt. Nach dem Abkühlungsschritt wird die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die dielektrische Schicht HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die dielektrische Schicht HfO2 auf, das mit Si in einer Menge von 2 bis 6 Mol-% oder mit HfZrO2 dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird der Glühschritt bei einer Temperatur in dem Bereich von 700 °C bis 1000 °C in einer Inertgas-Umgebung durchgeführt. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird nach dem Abkühlungsschritt die zweite Metallschicht hergestellt. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die erste Metallschicht TiN oder mit Si dotiertes TiN auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist die zweite Metallschicht TaN. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist die orthorhombische Kristallphase polykristallin. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist die hergestellte dielektrische Schicht amorph.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Feldeffekttransistors mit negativer Kapazität (NC-FET) eine dielektrische Schicht über einer Kanalschicht hergestellt. Über der dielektrischen Schicht wird eine metallische Verkappungsschicht hergestellt. Nachdem die metallische Verkappungsschicht hergestellt worden ist, wird ein Glühschritt durchgeführt, an den sich ein Abkühlungsschritt anschließt. Über der Verkappungsschicht wird eine Sperrschicht hergestellt. Über der Sperrschicht wird eine Austrittsarbeits-Einstellungsschicht hergestellt. Nach dem Abkühlungsschritt wird die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die dielektrische Schicht HfO2, das Si enthält, oder HfO2 auf, das Zr enthält. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird der Glühschritt bei einer Temperatur in dem Bereich von 700 °C bis 1000 °C in einer Inertgas-Umgebung durchgeführt. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die metallische Verkappungsschicht TiN oder mit Si dotiertes TiN auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird die Sperrschicht nach dem Abkühlungsschritt hergestellt. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist die Sperrschicht TaN. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird außerdem eine metallische Gate-Schicht über der Austrittsarbeits-Einstellungsschicht hergestellt. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird außerdem eine Klebstoffschicht über der Austrittsarbeits-Einstellungsschicht hergestellt, bevor die metallische Gate-Schicht hergestellt wird. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen wird außerdem eine Oxid-Zwischenschicht über der Kanalschicht hergestellt, bevor die dielektrische Schicht hergestellt wird.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Finnen-Feldeffekttransistors mit negativer Kapazität (NC-FinFET) eine Dummy-Gate-Struktur über einer Finnenstruktur hergestellt. Eine Source-/Drain-Struktur wird über der Finnenstruktur auf gegenüberliegenden Seiten der Dummy-Gate-Struktur hergestellt. Über der Source-/Drain-Struktur wird eine dielektrische Zwischenschicht hergestellt. Dann wird die Dummy-Gate-Struktur entfernt, sodass ein Kanalbereich der Finnenstruktur freigelegt wird. Über dem Kanalbereich wird eine dielektrische Schicht hergestellt. Über der dielektrischen Schicht wird eine metallische Verkappungsschicht hergestellt. Nachdem die metallische Verkappungsschicht hergestellt worden ist, wird ein Glühschritt durchgeführt, an den sich ein Abkühlungsschritt anschließt. Dann wird eine Gate-Elektrode mit einer oder mehreren Metallschichten hergestellt. Nach dem Abkühlungsschritt wird die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die dielektrische Schicht mit der orthorhombischen Kristallphase HfO2, das Si enthält, oder HfO2, das Zr enthält, sowie Ti auf.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist eine Struktur mit negativer Kapazität Folgendes auf: eine erste leitfähige Schicht; eine ferroelektrische dielektrische Schicht, die über der ersten leitfähigen Schicht angeordnet ist; und eine zweite leitfähige Schicht, die über der ferroelektrischen dielektrischen Schicht angeordnet ist. Die ferroelektrische dielektrische Schicht weist eine orthorhombische Kristallphase auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfO2 auf, das mit Si und/oder Zr dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht weiterhin Ti in einer Menge von 2 bis 5 Mol-% auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht weiterhin Al in einer Menge von 5 bis 7 Mol-% auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfO2 auf, das mit Si in einer Menge von 2 bis 6 Mol-% dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfZrO2 auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die zweite Metallschicht TiN oder mit Si dotiertes TiN auf.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Feldeffekttransistor mit negativer Kapazität (NC-FET) Folgendes auf: eine Kanalschicht, die aus einem Halbleiter besteht; eine ferroelektrische dielektrische Schicht, die über der Kanalschicht angeordnet ist; und eine Gate-Elektrodenschicht, die über der ferroelektrischen dielektrischen Schicht angeordnet ist. Die ferroelektrische dielektrische Schicht weist eine orthorhombische Kristallphase auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfO2 auf, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht HfO2 auf, das mit Si und/oder Zr dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die Gate-Elektrodenschicht eine erste leitfähige Schicht auf, die auf der ferroelektrischen dielektrischen Schicht angeordnet ist, wobei die erste leitfähige Schicht aus TiN oder aus TiN besteht, das mit einem oder mehreren Elementen dotiert ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die Gate-Elektrodenschicht weiterhin eine zweite leitfähige Schicht auf, die auf der ersten leitfähigen Schicht angeordnet ist, wobei die zweite leitfähige Schicht aus TaN besteht. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die Gate-Elektrodenschicht weiterhin eine Austrittsarbeits-Einstellungsschicht, die auf der zweiten leitfähigen Schicht angeordnet ist, und eine Wolframschicht auf, die über der Austrittsarbeits-Einstellungsschicht angeordnet ist. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist der NC-FET ein p-FET, und die Austrittsarbeits-Einstellungsschicht weist TiN auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht weiterhin Ti in einer Menge von 2 bis 5 Mol-% auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist der NC-FET ein n-FET, und die Austrittsarbeits-Einstellungsschicht weist TiAl auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen weist die ferroelektrische dielektrische Schicht weiterhin Al in einer Menge von 5 bis 7 Mol-% auf. Bei einer oder mehreren der vorstehenden oder nachfolgenden Ausführungsformen ist der NC-FET ein FinFET und die Kanalschicht ist ein Teil der Finnenstruktur.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Feldeffekttransistor mit negativer Kapazität (NC-FET) Folgendes auf: eine Kanalschicht, die aus einem Halbleiter besteht; eine erste dielektrische Schicht, die über der Kanalschicht angeordnet ist; eine erste leitfähige Schicht, die über der ersten dielektrischen Schicht angeordnet ist; eine zweite dielektrische Schicht, die über der ersten leitfähigen Schicht angeordnet ist; und eine Gate-Elektrodenschicht, die über der zweiten dielektrischen Schicht angeordnet ist. Die zweite dielektrische Schicht weist HfO2 auf, das eine orthorhombische Kristallphase hat.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Struktur mit negativer Kapazität mit den folgenden Schritten: Herstellen einer dielektrischen Schicht über einem Substrat; Herstellen einer ersten Metallschicht über der dielektrischen Schicht; nachdem die erste Metallschicht hergestellt worden ist, Durchführen eines Glühschritts, an den sich ein Abkühlungsschritt anschließt; und Herstellen einer zweiten Metallschicht, wobei nach dem Abkühlungsschritt die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase wird.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schicht HfO2 aufweist, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die dielektrische Schicht HfO2 aufweist, das mit Si in einer Menge von 2 bis 6 Mol-% oder mit HfZrO2 dotiert ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Glühschritt bei einer Temperatur in dem Bereich von 700 °C bis 1000 °C in einer Inertgas-Umgebung durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Metallschicht nach dem Abkühlungsschritt hergestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht TiN oder mit Si dotiertes TiN aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Metallschicht TaN ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die orthorhombische Kristallphase polykristallin ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die hergestellte dielektrische Schicht amorph ist.
  10. Verfahren zur Herstellung eines Feldeffekttransistors mit negativer Kapazität (NC-FET) mit den folgenden Schritten: Herstellen einer dielektrischen Schicht über einer Kanalschicht; Herstellen einer metallischen Verkappungsschicht über der dielektrischen Schicht; nachdem die metallische Verkappungsschicht hergestellt worden ist, Durchführen eines Glühschritts, an den sich ein Abkühlungsschritt anschließt; Herstellen einer Sperrschicht über der Verkappungsschicht; und Herstellen einer Austrittsarbeits-Einstellungsschicht über der Sperrschicht, wobei nach dem Abkühlungsschritt die dielektrische Schicht zu einer ferroelektrischen dielektrischen Schicht mit einer orthorhombischen Kristallphase wird.
  11. Verfahren nach Anspruch 10, wobei die dielektrische Schicht HfO2, das Si enthält, oder HfO2 das Zr enthält, umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Glühschritt bei einer Temperatur in einem Bereich von 700 °C bis 1000 °C in einer Inertgas-Umgebung durchgeführt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die metallische Verkappungsschicht TiN oder mit Si dotiertes TiN aufweist.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei die Sperrschicht nach dem Abkühlungsschritt hergestellt wird.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei die Sperrschicht TaN ist.
  16. Verfahren nach einem der Ansprüche 10 bis 15, das weiterhin das Herstellen einer metallischen Gate-Schicht über der Austrittsarbeits-Einstellungsschicht umfasst.
  17. Verfahren nach Anspruch 16, das weiterhin das Herstellen einer Klebstoffschicht über der Austrittsarbeits-Einstellungsschicht vor dem Herstellen der metallischen Gate-Schicht umfasst.
  18. Verfahren nach einem der Ansprüche 10 bis 17, das weiterhin das Herstellen einer Oxid-Zwischenschicht über der Kanalschicht vor dem Herstellen der dielektrischen Schicht umfasst.
  19. Feldeffekttransistor mit negativer Kapazität (NC-FET) mit: einer Kanalschicht, die aus einem Halbleiter besteht; einer ferroelektrischen dielektrischen Schicht, die über der Kanalschicht angeordnet ist; und einer Gate-Elektrodenschicht, die über der ferroelektrischen dielektrischen Schicht angeordnet ist, wobei die ferroelektrische dielektrische Schicht eine orthorhombische Kristallphase aufweist.
  20. NC-FET nach Anspruch 19, wobei die ferroelektrische dielektrische Schicht HfO2 aufweist, das mit einem oder mehreren Elementen aus der Gruppe Si, Zr, Al, La, Y, Gd und Sr dotiert ist.
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