DE102017103674B4 - Halbleitervorrichtung mit mehrschicht-kanalstrukturund verfahren zur herstellung - Google Patents

Halbleitervorrichtung mit mehrschicht-kanalstrukturund verfahren zur herstellung Download PDF

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Abstract

Halbleitervorrichtung, die einen Fin-Feldeffekttransistor (FinFET) aufweist, wobei der FinFET umfasst:einen Kanal, der auf einem Grat (103) angeordnet ist;ein Gate (139, 140), das über dem Kanal angeordnet ist; undeine Source und einen Drain, wobei:der Kanal mindestens zwei Paare einer ersten Halbleiterschicht (110) und einer zweiten Halbleiterschicht (112), die auf der ersten Halbleiterschicht (110) ausgebildet ist, umfasst,wobei in mindestens einem Paar die erste Halbleiterschicht (110) eine andere Gitterkonstante als die zweite Halbleiterschicht (112) hat,wobei in mindestens einem Paar eine Dicke (T11, T12, T13) der ersten Halbleiterschichten (110) drei- bis zehnmal so groß wie eine Dicke (T21, T22, T23) der zweiten Halbleiterschicht (112) ist, undwobei in mindestens einem Paar die zweite Halbleiterschicht (112) sich in die Source und den Drain erstreckt und die erste Halbleiterschicht (110) sich nicht in die Source und den Drain erstreckt.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung bezieht sich auf ein Verfahren zur Herstellung von integrierten Halbleiterschaltungen und insbesondere auf ein Verfahren zur Herstellung von integrierten Halbleiterschaltungen, die Fin-Feldeffekttransistoren (FinFETs) aufweisen, und auf Halbleitervorrichtungen.
  • HINTERGRUND
  • Während die Halbleiterindustrie auf der Suche nach höherer Merkmaldichte, höherer Leistung und geringeren Kosten zu Nanometertechnologie-Prozessknoten vorgedrungen ist, führten Herausforderungen sowohl bei Herstellungs- als auch Design-Fragen zu der Entwicklung von dreidimensionalen Designs, beispielsweise Fin-Feldeffekttransistoren (FinFETs), und der Verwendung einer Metallgatestruktur mit einem High-k-Material (mit hoher Dielektrizitätskonstante). Die Metallgatestruktur wird oft durch die Verwendung von Ersatz-Gate-Techniken hergestellt und Sources und Drains werden durch die Verwendung eines epitaktischen Wachstumsverfahrens ausgebildet.
  • US 2016/0308055 A1 offenbart FinFET-Vorrichtungen und Verfahren zu deren Herstellung, wobei eine mehrschichtige finnenförmige Kanalstruktur auf einem Substrat ausgebildet wird. Die Kanalstruktur umfasst eine Schichtfolge von Kanalschichten und Verspannungs-Schichten. Ladungstransport findet hauptsächlich in den Kanalschichten statt, welche mithilfe dazwischenliegender Verspannungs-Schichten mit unterschiedlicher Gitterkonstante verspannt werden können. Die Dicke der Kanalschichten wird dabei so gewählt, dass keine Relaxation der Kanalschichten stattfindet. Die Dicke der Verspannungs-Schichten wird ähnlich der Dicke der Kanalschichten gewählt. An gegenüberliegenden Seiten der Kanalstruktur können ebenfalls Source/Drain-Bereiche sowie ein Gate angeordnet werden.
  • US 2015/0364594 A1 offenbart eine vertikal aufgeteilte FinFET-Struktur, wobei in einem Halbleitergrat ein Stapel von abwechselnden Schichten zweier unterschiedlicher Materialien ausgebildet ist. Die Materialien sind derart ausgewählt, dass eine Verspannung in Kanalschichten des Halbleitergrats erzeugt wird. Der Halbleitergrat kann ebenfalls Source/Drain-Bereiche umfassen, welche an den Seiten des FinFET-Transistors angeordnet sind. Über dem Halbleitergrat kann weiterhin ein Gate angeordnet werden.
  • DE 10 2005 045 078 A1 offenbart Feldeffekttransistoren mit einem verspannten Siliziumkanal, wobei Rippenstrukturen aus einer abwechselnden Schichtfolge einer Mehrzahl von Si- und SiGe-Schichten hergestellt werden. An den Rippenstrukturen können Source- und Drain-Regionen, sowie ein Gate angeordnet sein. Die SiGe-Schichten haben eine größere Gitterkonstante als die Si-Schichten, sodass eine Verspannung in der Si-Schicht hervorgerufen werden kann.
  • US 2015/0243733 A1 offenbart eine Halbleitervorrichtung mit einer Mehrzahl von Nanodrähten, welche übereinander angeordnet sind. Zur Herstellung der Nanodrähte wird zunächst eine Schichtfolge von abwechselnden Halbleitermaterialien übereinander angeordnet, welche daraufhin in Form eines Grats geätzt werden. Aufgrund des Ätzverfahrens kann eine Neigung der Seitenwand des Grats entstehen, welche zwischen 1° bis 10° beträgt. Um eine Auswirkung der verringerten lateralen Abmessungen auf die Leitungseigenschaften zu berücksichtigen, kann eine Konzentration von Dotieratomen in den aufeinanderfolgenden Schichten graduierlich angepasst werden. Source/Drain-Bereiche können an den jeweiligen Enden der Grate hergestellt werden. Anschließend können Opferschichten zwischen den vorgesehenen Nanodraht-Schichten durch selektives Ätzen entfernt werden, sodass freistehende Nanodrähte entstehen. Die Nanodrähte können mit einem Gate umschlossen werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
    • 1A-1D zeigen beispielhafte Querschnittsansichten eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 1E zeigt eine Beziehung zwischen der kritischen Dicke von SiGe, das auf Si ausgebildet ist, in Abhängigkeit von einem Ge-Gehalt.
    • 2A-2C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3A-3C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4A-4C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5A-5C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6A-6C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7A-7C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 8A-8E zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 9A-9C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 10A-10C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11A-11C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 12A-12C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 13A-13C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 14A-14C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 15A-15C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16A-16C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 17A-17C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 18A-18C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 19A-19C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 20A-20C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 21A-21C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 22A-22D zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 23A-23D zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 24A-24C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 25A und 25B zeigen beispielhafte Querschnittsansichten eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 26A und 26B zeigen beispielhafte Querschnittsansichten eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 27A und 27B zeigen beispielhafte Querschnittsansichten eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 28A und 28B zeigen beispielhafte Querschnittsansichten eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 29A und 29B zeigen beispielhafte Querschnittsansichten eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 30A und 30B zeigen beispielhafte Querschnittsansichten eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 31A-31C zeigen beispielhafte Ansichten eines FinFET gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 32A-32C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 33A-33C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 34A-34C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 35A-35C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 36A-36C zeigen eine von mehreren Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die erfindungsgemäße Lösung einer verbesserten FinFET-Struktur wird durch eine Halbleiterstruktur und ein Herstellungsverfahren nach den unabhängigen Ansprüchen bereitgestellt. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise sind Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können beliebig in verschiedenen Skalen zur Einfachheit und Klarheit gezeichnet sein. In den beigefügten Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen werden.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Weiter kann es in dem folgenden Herstellungsverfahren einen oder mehrere zusätzliche Vorgänge in/zwischen den beschriebenen Vorgängen geben und die Reihenfolge der Vorgänge kann geändert werden.
  • Silizium-Germanium (Si1-xGex), das im Folgenden als SiGe bezeichnet werden kann, wurde als Kanalmaterial für einen FinFET verwendet und wird üblicherweise epitaktisch auf einer Si-Schicht ausgebildet. Weiter wird basierend auf unterschiedlichen Gitterkonstanten zwischen Si und SiGe eine Spannung (Strain) an dem SiGe-Kanal angelegt, was die Trägerbeweglichkeit erhöhen kann. Es gibt jedoch aufgrund von Gitter-Fehlausrichtung zwischen der Si-Schicht und der SiGe-Schicht eine kritische Dicke des epitaktisch aufgewachsenen SiGe, ohne dass Defekte erzeugt und/oder die Spannung gelockert wird. Die kritische Dicke nimmt mit Zunahme eines Ge-Gehalts x in dem SiGe ab. Wenn beispielsweise x = 0,3 ist, beträgt die kritische Dicke etwa 52 nm. Im Allgemeinen ist eine höhere Kanalhöhe vorteilhaft, um eine Stromdichte zu erhöhen. Die höhere SiGe-Epitaxie-Kanalschicht verliert jedoch häufig die Spannung in der Kanalschicht.
  • Um die Spannung zu halten und die Kanalhöhe zu erhöhen, werden in der vorliegenden Offenbarung eine oder mehrere balkenartige Kanalschichten, die beispielsweise aus Si hergestellt sind, in die Haupt-Kanalschichten eingefügt, die beispielsweise aus SiGe hergestellt sind, um die Kanalspannung zu halten und die Kanalhöhe der Haupt-Kanalschichten zu erhöhen.
  • 1A-1D zeigen beispielhafte Querschnittsansichten eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 1A zeigt eine beispielhafte Querschnittsansicht entlang der Kanalrichtung (X-Richtung), die ein Gate und einen Kanal schneidet, 1B eine beispielhafte Querschnittsansicht entlang der Y-Richtung, die einen Grat oder Finne und einen Source-/Drain-Bereich schneidet, und 1C ist eine vergrößerte Ansicht des Kanals von 1A. 1D ist eine Querschnittsansicht der Kanalschicht entlang der Y-Richtung.
  • Wie in den 1A und 1B gezeigt ist, ist eine Basis-Gratstruktur 103 über einem Substrat 101 angeordnet. Die Seitenwände des Basis-Grats und die obere Fläche des Substrats sind von einer Auskleidungsschicht 104 bedeckt. Weiter ist eine Trennisolierschicht 105, die auch als Grabenisolation (STI) bezeichnet wird, über der Auskleidungsschicht 104 angeordnet. In einigen Ausführungsformen sind das Substrat 101 und die Basis-Gratstruktur 103 aus Si, die Auskleidungsschicht 104 aus Siliziumoxid und/oder SiN (Siliziumnitrid) und die Trennisolierschicht 105 aus Siliziumoxid hergestellt.
  • Der FinFET umfasst weiter eine Gatedielektrikumsschicht 139, die über einer Kanal-Gratstruktur (siehe unten) angeordnet ist, eine Austrittsarbeits-Einstellungsschicht 141 und ein Metallgate 140, das von einer isolierenden Deckschicht 142 bedeckt ist. Die Seitenwand der Gatestruktur ist mit Seitenwandabstandshaltern 127 bedeckt und eine Zwischenschicht-Dielektrikums-(ILD-) Schicht 165 ist weiter über den Seitenwandabstandshaltern 127 angeordnet.
  • Der Kanal des FinFET umfasst eine oder mehrere erste Halbleiterschichten 110 und eine oder mehrere zweite Halbleiterschichten 112, die abwechselnd über der Basis-Gratstruktur gestapelt sind, wodurch eine Kanal-Gratstruktur ausgebildet wird. Die erste Halbleiterschicht 110 hat eine andere Gitterkonstante als die zweite Halbleiterschicht 112. Die Kanal-Gratstruktur umfasst mindestens zwei Paare der ersten Halbleiterschicht 110 und der zweiten Halbleiterschicht 112, die auf der ersten Halbleiterschicht 110 angeordnet ist. In den 1A und 1C sind drei Paare der ersten Halbleiterschicht 110 und der zweiten Halbleiterschicht 112 angeordnet, während in den 31A-31C zwei Paare der ersten Halbleiterschicht 110 und der zweiten Halbleiterschicht 112 angeordnet sind. Die Anzahl der Paare können vier oder mehr und beispielsweise bis zu zehn (10) betragen.
  • Der Basis-Grat 103 und die zweite Halbleiterschicht 112 sind aus Si und die erste Halbleiterschicht 110 aus Si1-xGex (im Folgenden als SiGe bezeichnet) hergestellt, wobei 0,05 ≤ × ≤ 0,95 in einigen Ausführungsformen und 0,15 ≤ × ≤ 0,55 in bestimmten Ausführungsformen ist. In dieser Offenbarung ist, wenn ein Halbleiter als Si oder SiGe bezeichnet wird, er kristallin, außer es ist anders definiert. Die Zusammensetzung (beispielsweise der Ge-Gehalt) der ersten Halbleiterschichten 110 kann innerhalb einer Schicht und/oder von einer Schicht zur anderen variieren.
  • Eine Dicke der ersten Halbleiterschicht 110 ist in dem Paar in einigen Ausführungsformen größer als die Dicke der zweiten Halbleiterschicht 112. Die Dicke der ersten Halbleiterschicht 110 ist im Allgemeinen auf eine solche Dicke begrenzt, dass keine Kristallversetzungen oder -Defekte in der Schicht erzeugt werden. Eine solche kritische Dicke (bei SiGe, das auf Si ausgebildet wird) wurde beispielsweise durch Matthews und Blakeslee (J. Cryst. Growth, 27, S. 118-125 (1974)) und People und Bean (Appl. Phys. Lett., 47, S. 322-324 (1985)) berechnet, wie in 1E gezeigt ist. Wenn der Ge-Gehalt zunimmt, verringert sich die kritische Dicke. Beispielsweise ist im People und Bean-Modell, wenn x = 0,3 ist, die kritische Dicke etwa 52 nm. Im Allgemeinen weist, wenn die SiGe-Dicke unterhalb der kritischen Dicke liegt, die SiGe-Schicht keine Defekte auf und hält die Spannung, die durch die Gitterfehlanpassung zwischen Si und SiGe erzeugt wird.
  • Mit Bezug auf die Spannung kann sie durch einen thermischen Prozess verloren gehen oder geschwächt werden, der nach dem epitaktischen Wachstum der SiGe-Schicht durchgeführt wird. Somit wird, um die Spannung zu halten, eine praktische kritische Dicke kleiner als die kritische Dicke, die in 1E gezeigt ist. Beispielsweise ist die praktische kritische Dicke von SiGe, das auf Si ausgebildet ist, kleiner oder gleich 70% der kritischen Dicke, die in dem People und Bean-Modell angegeben ist. Das People und Bean-Modell kann durch die Gleichung Tc = 1,23 x-3,08 genähert werden. Somit kann die Dicke TSiGe der SiGe-Schicht kleiner oder gleich 0,861 X-3,o8 sein, wobei x der Ge-Gehalt ist. In einigen Ausführungsformen erfüllt die Dicke der SiGe-Schicht TSi ≤ 0,246 X-3,08 ≤ TSiGe ≤ 0,861 X-3,08, wobei TSi die Dicke der balkenartigen zweiten Si-Halbleiterschicht ist, die zwischen den ersten SiGe-Halbleiterschichten eingefügt ist. Mit anderen Worten beträgt die Dicke der SiGe-Schicht etwa 20-70% der kritischen Dicke, die im People und Bean-Modell angegeben ist. Dieses Modell und die Bereiche der kritischen Dicke können auf andere Materialkombinationen angewendet werden. Analog kann das Matthews und Blakeslee-Modell durch die Gleichung Tc = 0,97 x-1,54 genähert werden. Die praktische kritische Dicke liegt zwischen der des People und Bean-Modells und der des Matthews und Blakeslee-Modells.
  • In einigen Ausführungsformen liegt die Dicke der zweiten Halbleiterschichten 112 in einem Bereich von etwa 1 nm bis etwa 10 nm. Die Dicke der ersten Halbleiterschichten 110 ist in mindestens einem Paar drei- bis zehnmal so groß wie die Dicke der zweiten Halbleiterschicht 112. Die Dicke der ersten Halbleiterschicht 110 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 35 nm, wobei der Ge-Gehalt etwa 0,2 ≤ x ≤ 0,30 beträgt. In anderen Ausführungsformen liegt die Dicke der ersten Halbleiterschicht 110 in einem Bereich von etwa 10 nm bis etwa 30 nm, wobei der Ge-Gehalt etwa 0,25 ≤ x ≤ 0,35 beträgt. Weiter liegt die Dicke der ersten Halbleiterschicht 110 in bestimmten Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm, wobei der Ge-Gehalt etwa 0,15 ≤ x ≤ 0,25 beträgt.
  • In den vorliegenden Ausführungsformen wird, nachdem die erste Halbleiterschicht 110 (SiGe) auf der Basis-Gratstruktur (Si) mit einer Dicke von T11 ausgebildet wurde, die zweite Halbleiterschicht 112 mit einer kleineren Dicke T21 als balkenartige Struktur ausgebildet und dann eine zusätzliche erste Halbleiterschicht 110 mit einer Dicke T12 ausgebildet, wobei T11 und T12 größer als T21 sind. Indem diese Struktur wiederholt wird, ist es möglich, eine Kanalhöhe zu erhöhen, ohne Kristalldefekte zu verursacht und/oder Spannung zu verlieren, wodurch eine Stromdichte erhöht wird, die durch den Kanal des FinFET fließt.
  • In 1C kann die Dicke T11, T12 und T13 der ersten Halbleiterschichten 110-1, 110-2 und 110-3 im Wesentlichen gleich oder verschieden sein. In einigen Ausführungsformen ist T11 > T12 > T13. Die Dicke T12 und T22 der zweiten Halbleiterschichten 112-1 und 112-2 kann im Wesentlichen gleich oder verschieden sein. Die Dicke T23 der obersten zweiten Halbleiterschicht 114 ist größer oder gleich T21 und T22 und liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 20 nm. In einigen Ausführungsformen liegen T21 und T22 in einem Bereich von etwa 2 nm bis etwa 6 nm.
  • Die Breite der ersten und zweiten Halbleiterschichten entlang der X-Richtung kann im Wesentlichen gleich oder verschieden sein. Wie in 1C gezeigt ist, verringert sich in einigen Ausführungsformen die Breite der ersten und zweiten Halbleiterschichten allmählich entlang der Dicke-Richtung (Z-Richtung). In einigen Ausführungsformen ist W11x > W12x > W13x.
  • Die Breite der ersten und zweiten Halbleiterschichten entlang der Y-Richtung kann im Wesentlichen gleich oder verschieden sein. Wie in 1D gezeigt ist, verringert sich in einigen Ausführungsformen die Breite der ersten und zweiten Halbleiterschichten allmählich entlang der Dicke-Richtung (Z-Richtung). In einigen Ausführungsformen ist W11y > W21y > W12y > W22y > W13y > W23y und diese Breite liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 20 nm. Die Breite wird in der Mitte jeder Schicht gemessen.
  • Wie in den 1A und 1B gezeigt ist, ragen die zweiten Halbleiterschichten 112 und 114 aus den ersten Halbleiterschichten 110 heraus und erstrecken sich in die Source- und Drain-Bereiche und die ersten Halbleiterschichten 110 erstrecken sich im Wesentlichen nicht in die Source- und Drain-Bereiche. In 1A bezeichnen die Source/Drain-Bereiche den Bereich außerhalb des Bereichs unter den Seitenwandabstandshaltern.
  • Die zweiten Halbleiterschichten 112 und 114 in den Source/Drain-Bereichen umschließen eine oder mehrere weitere Halbleiterschichten 130, die auf den zweiten Halbleiterschichten 112 und 114 epitaktisch gezogen werden. In einigen Ausführungsformen sind die Halbleiterschichten (Source/Drain-Epitaxieschichten) 130 aus einem anderen Material als die zweiten Halbleiterschichten hergestellt. In einigen Ausführungsformen sind die Halbleiterschichten 130 aus dem gleichen Material wie die zweiten Halbleiterschichten hergestellt. In einigen Ausführungsformen ist die Source/Drain-(S/D-) Epitaxieschicht 130 aus Si1-yGey hergestellt, wobei 0,1 ≤ y ≤ 0,9 ist. Wenn die zweiten Halbleiterschichten aus SiGe hergestellt sind, ist der Ge-Gehalt der S/D-Epitaxieschicht 130 größer als der Ge-Gehalt der zweiten Halbleiterschichten. Jede der ersten Halbleiterschichten 110 ist zwischen den S/D-Epitaxieschichten 130 in X-Richtung (Kanalrichtung) eingefügt, während jede der zweiten Halbleiterschichten 112, 114 zwischen den S/D-Epitaxieschichten 130 in Z-Richtung (vertikal) und Y-Richtung (Gate-Richtung) eingefügt ist.
  • Die S/D-Epitaxieschicht 130 ist in einigen Ausführungsformen weiter von Silizid oder einer Metall-SiGe-Legierungsschicht 162 bedeckt.
  • 2A-24C zeigen verschiedene Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. In den 2A-2C zeigen die „A“-Figuren (z. B. die 1A, 2A etc.) eine Perspektivansicht, die „B“-Figuren (z. B. die 1B, 2B etc.) eine Querschnittsansicht entlang der Kanalrichtung (der X-Richtung) und die „C“-Figuren (z. B. die 1C, 2C etc.) eine Querschnittsansicht entlang der Gate-Richtung (Y-Richtung), die den Raum zwischen Gates schneidet. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen sein können, das durch die 2A-2C gezeigt ist, und dass die unten beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Verfahren kann geändert werden.
  • Mit Bezug auf die 2A-2C zeigen die 2A-2C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Wie in den 2A-2C gezeigt ist, werden gestapelte Halbleiterschichten über einem Substrat 101 ausgebildet. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 10 und zweite Halbleiterschichten 12. Die oberste zweite Halbleiterschicht 14 hat in einigen Ausführungsformen eine Dicke, die größer ist als die der anderen zweiten Halbleiterschichten 12 ist. In einer Ausführungsform umfasst das Substrat 101 eine einkristalline Halbleiterschicht auf zumindest seinem Oberflächenabschnitt. Das Substrat 101 kann ein einkristallines Halbleitermaterial wie, ohne Einschränkung, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP umfassen. In einer Ausführungsform ist das Substrat 101 aus Si hergestellt. In anderen Ausführungsformen umfasst zumindest der Oberflächenabschnitt des Substrats 101 Ge oder SiGe.
  • Die ersten Halbleiterschichten 10 und die zweiten Halbleiterschichten 12 sind aus Materialien mit unterschiedlichen Gitterkonstanten hergestellt und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP umfassen. Die ersten Halbleiterschichten 10 können eine kleinere Energie-Bandlücke als die zweiten Halbleiterschichten 12 aufweisen.
  • In einigen Ausführungsformen sind die ersten Halbleiterschichten 10 und die zweiten Halbleiterschichten 12 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung hergestellt. In einer Ausführungsform bestehen die ersten Halbleiterschichten 10 aus Si1-xGex, wobei für x etwa 0,1 ≤ x ≤ 1,0 gilt. In anderen Ausführungsformen ist 0,2 ≤ x ≤ 0,4. Die zweiten Halbleiterschichten 12 bestehen aus Si oder Si1-yGey, wobei x > y ist. In dieser Offenbarung bedeutet eine „M-Verbindung“ oder eine „M-basierte Verbindung“, dass der Großteil der Verbindung aus M besteht.
  • In einer anderen Ausführungsform bestehen die zweiten Halbleiterschichten 12 aus Si1-yCy, wobei o ≤ y ≤ 1,0 ist, und die ersten Halbleiterschichten 10 aus Si oder Si1-xGex, wobei 0 ≤ x ≤ 1,0 ist, und das Substrat 101 aus Si1-zGez, wobei x < z ist.
  • In noch anderen Ausführungsformen sind die ersten Halbleiterschichten 10 aus In1-xGaxAs hergestellt, wobei x zwischen etwa o und etwa 0,8 liegt, und die zweite Halbleiterschicht 12 ist aus In1-yGayAs hergestellt, wobei x < y und y im Bereich von etwa 0,5 bis etwa 1,0 liegt.
  • In den 2A-2C sind drei Paare der ersten Halbleiterschicht 10 und der Halbleiterschicht 12 auf dem Substrat 101 angeordnet. Die Anzahl der Paare ist jedoch nicht auf drei beschränkt und kann so klein wie 2 und bis zu 10 sein. In einigen Ausführungsformen werden 2-5 Paare der ersten und zweiten Halbleiterschichten ausgebildet. Indem die Anzahl der Paare eingestellt wird, kann ein Treiberstrom des FinFET eingestellt werden.
  • Die ersten Halbleiterschichten 10 und die zweiten Halbleiterschichten 12 werden über dem Substrat 101 epitaktisch ausgebildet. Wie oben erwähnt, ist die Dicke der ersten Halbleiterschichten 10 größer als die Dicke der zweiten Halbleiterschichten 12. Die Dicke der obersten zweiten Halbleiterschicht 14 kann gleich groß, kleiner oder größer als die Dicke der ersten Halbleiterschichten 10 sein.
  • In einigen Ausführungsformen liegt die Dicke der zweiten Halbleiterschichten 12 in einem Bereich von etwa 1 nm bis etwa 5 nm. Die Dicke der ersten Halbleiterschichten 10 ist in mindestens einem Paar in einigen Ausführungsformen drei- bis zehnmal so groß wie die Dicke der zweiten Halbleiterschicht 12 und in anderen Ausführungsformen vier- bis achtmal so groß. Die erste Halbleiterschicht 10 ist in einigen Ausführungsformen aus Si1-x Ge x hergestellt und das Substrat und die zweite Halbleiterschicht sind aus Si hergestellt, die Dicke der ersten Halbleiterschichten 10 liegt in einem Bereich von etwa 10 nm bis etwa 35 nm, wobei für den Ge-Gehalt etwa 0,2 ≤ x ≤ 0,30 gilt. In anderen Ausführungsformen liegt die Dicke der ersten Halbleiterschicht 10 in einem Bereich von etwa 10 nm bis etwa 30 nm, wobei für den Ge-Gehalt etwa 0,25 ≤ x ≤ 0,35 gilt. Weiter liegt die Dicke der ersten Halbleiterschicht 10 in bestimmten Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm, wobei für den Ge-Gehalt etwa 0,15 ≤ x ≤ 0,25 gilt. Die Dicke jeder der ersten Halbleiterschichten 10 und/oder die Dicke jeder der zweiten Halbleiterschichten 12 kann gleich sein oder variieren. Die Dicke der obersten zweiten Halbleiterschicht 14 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 15 nm.
  • Mit Bezug auf die 3A-3C zeigen die 3A-3C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Die gestapelte Struktur, die in den 2A-2C gezeigt ist, wird durch Photolithographie- und Ätzvorgänge strukturiert, um Gratstrukturen auszubilden. Um die Gratstrukturen herzustellen, wird eine Maskenschicht über den gestapelten Schichten ausgebildet. In einigen Ausführungsformen umfasst die Maskenschicht eine erste Maskenschicht und eine zweite Maskenschicht. In einigen Ausführungsformen ist die erste Maskenschicht eine Kontaktstellen-Oxidschicht, die aus einem Siliziumoxid hergestellt ist, das durch thermische Oxidation ausgebildet werden kann, die zweite Maskenschicht ist aus einem Siliziumnitrid (SiN) hergestellt, das durch chemische Dampfabscheidung (CVD), einschließlich Niederdruck-CVD (LPCVD) und plasmaunterstützter CVD (PECVD); physikalische Dampfabscheidung (PVD); Atomlagenabscheidung (ALD); oder ein anderes geeignetes Verfahren ausgebildet werden kann. Die Maskenschicht wird in eine Maskenstruktur unter Verwendung von Strukturierungsvorgängen einschließlich Photolithographie und Ätzen strukturiert.
  • Als nächstes werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 10, 12 und das Substrat 101 strukturiert, indem die strukturierte Maskenschicht als Ätzmaske verwendet wird, wodurch die gestapelten Schichten und das Substrat in Gratstrukturen geformt werden, die sich in Y-Richtung erstrecken. Jede der Gratstrukturen umfasst eine Basis-Gratstruktur 103, die zu dem Substrat 101 gehört, und eine Kanal-Gratstruktur, die die ersten Halbleiterschichten 110, die den ersten Halbleiterschichten 10 entsprechen, und die zweiten Halbleiterschichten 112 umfasst, die der zweiten Halbleiterschicht 12 entsprechen, wie in den 3A-3C gezeigt ist.
  • Einige der Gratstrukturen sind für einen n-Typ-FET und einige der Gratstrukturen sind für einen p-Typ-FET vorgesehen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Gratstrukturen angrenzend an die Gratstruktur(en) eines aktiven FinFETs ausgebildet. Die Gratstrukturen erstrecken sich in X-Richtung, sind in Y-Richtung angeordnet und ragen in Z-Richtung hervor.
  • Die Breite W cf der Kanal-Gratstruktur an der untersten ersten Halbleiterschicht 110 entlang der Y-Richtung liegt im Bereich von etwa 5 nm bis etwa 20 nm in einigen Ausführungsformen und im Bereich von etwa 6 nm bis etwa 10 nm in anderen Ausführungsformen.
  • Nachdem die Gratstrukturen ausgebildet wurden, werden eine Auskleidungsschicht 104 und eine Trennisolierschicht 105, die je eine oder mehreren Schichten aus Isoliermaterial umfassen, über dem Substrat und den Gratstrukturen ausgebildet. Das Isoliermaterial für die Auskleidungsschicht 104 umfasst eines oder mehrere von Siliziumoxid, Siliziumnitrid und Siliziumoxinitrid (SiON). Das Isoliermaterial für die Trennisolierschicht 105 umfasst eines oder mehrere von Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, fluor-dotiertem Silikatglas (FSG) oder einem low-k-dielektrischen Material, die durch LPCVD (Niederdruck-chemische Dampfabscheidung), Plasma-CVD oder fließfähige CVD ausgebildet werden. Ein Tempervorgang kann nach dem Ausbilden der Trennisolierschicht 105 durchgeführt werden. Dann wird ein Planarisierungsvorgang wie beispielsweise ein chemisch-mechanisches Polier-(CMP-) Verfahren und/oder ein Rückätzverfahren durchgeführt. Dann wird die Trennisolierschicht 105 vertieft, um die Kanal-Gratstrukturen freizulegen, wie in den 3A-3C gezeigt ist. Wie in den 3A-3C gezeigt ist, wird in einigen Ausführungsformen der obere Abschnitt der Basis-Gratstrukturen von der Trennisolierschicht 105 leicht befreit (≈ 1-5 nm).
  • Mit Bezug auf die 4A-4C zeigen die 4A-4C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • In einigen Ausführungsformen wird eine optionale Deck-Halbleiterschicht 118 über den Kanal-Gratstrukturen ausgebildet. In einigen Ausführungsformen ist die Deck-Halbleiterschicht 118 aus dem gleichen Material wie die zweiten Halbleiterschichten 112 hergestellt. Die Dicke der Deck-Halbleiterschicht 118 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm.
  • Nachdem die Gratstrukturen in den 3A-3C ausgebildet wurden, wird eine Dummy-Gatestruktur, die eine Dummy-Gatedielektrikumsschicht 121 umfasst, und eine Dummy-Gateelektrode 123 über der Kanal-Gratstruktur ausgebildet, wie in den 5A-5C gezeigt ist. Die Dummy-Gatedielektrikumsschicht und die Dummy-Gateelektrode werden anschließend verwendet, um die Source/Drain-Bereiche zu definieren und auszubilden.
  • Die Dummy-Gatestrukturen werden ausgebildet, indem zuerst eine Dummy-Gatedielektrikumsschicht gleichmäßig über den Gratstrukturen abgeschieden wird. Die Dummy-Gatedielektrikumsschicht umfasst eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid. Die Dicke der Dummy-Gatedielektrikumsschicht liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 5 nm. Eine Dummy-Gateelektrodenschicht wird dann gleichmäßig so auf der Dummy-Gatedielektrikumsschicht und über den Kanal-Gratstrukturen abgeschieden, dass die Kanal-Gratstrukturen vollständig in der Dummy-Gateelektrodenschicht eingebettet sind. In einigen Ausführungsformen besteht die Dummy-Elektrodenschicht aus einem leitfähigem Material und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, Polysilizium, amorphes Germanium, Polygermanium, amorphes Silizium-Germanium, Poly-Silizium-Germanium, metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. Die Dummy-Elektrodenschicht kann durch PVD, CVD, Sputtern oder weitere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Andere Materialien, leitfähige und nicht leitfähige, können verwendet werden. In einer Ausführungsform wird Poly-Si verwendet. Die Dicke T1 der Dummy-Gateelektrodenschicht liegt in einigen Ausführungsformen im Bereich von etwa 100 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht einem Planarisierungsvorgang unterzogen.
  • Dann wird eine Maskenstruktur 125 über der Dummy-Gateelektrodenschicht 123 ausgebildet. Die Maskenstruktur 125 umfasst in einigen Ausführungsformen eine oder mehrere Schichten aus SiN und Siliziumoxid. Die Maskenstruktur 125 kann durch einen Strukturierungsvorgang für eine oder mehrere Schichten aus SiN und Siliziumoxid ausgebildet werden. Die Dummy-Gateelektrodenschicht wird in den Dummy-Gatestrukturen strukturiert, die die Dummy-Gateelektrode 123 und die Dummy-Gatedielektrikumsschicht 121 umfassen, wie in den 5A und 5B gezeigt ist. Die Dummy-Gatestrukturen sind über Abschnitten der Kanal-Gratstruktur ausgebildet, die zu Kanälen von FinFETs werden. Weiter werden durch das Strukturieren der Dummy-Gatestruktur die gestapelten Schichten der ersten und zweiten Halbleiterschichten auf gegenüberliegenden Seiten der Dummy-Gatestruktur als Source/Drain-(S/D-) Bereiche teilweise freigelegt. In dieser Offenbarung werden Source und Drain austauschbar verwendet und ihre Strukturen sind im Wesentlichen gleich. In den 5A-5C sind drei Dummy-Gatestrukturen ausgebildet, aber die Anzahl der Dummy-Gatestrukturen ist nicht darauf beschränkt.
  • Mit Bezug auf die 6A-6C zeigen die 6A-6C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachfolgend werden Seitenwandabstandshalter 127 entlang Seitenwänden der Dummy-Gatestrukturen ausgebildet. Die Seitenwandabstandshalter 127 können durch Abscheiden und anisotropes Ätzen einer Isolierschicht ausgebildet werden, die über den Dummy-Gatestrukturen, den Gratstrukturen und der Trennisolierschicht 105 abgeschieden wird. In einigen Ausführungsformen werden die Seitenwandabstandshalter 127 aus Siliziumnitrid ausgebildet und können eine Einzelschichtstruktur aufweisen. In alternativen Ausführungsformen können die Seitenwandabstandshalter 127 eine Verbundstruktur mit einer Mehrzahl von Schichten aufweisen. Beispielsweise können die Seitenwandabstandshalter 127 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht umfassen. Andere Materialien wie SiO2, SiCN, SiON, SiN, SiOCN, andere Low-k-Materialien oder Kombinationen davon können ebenfalls verwendet werden. Die Dicke der Seitenwandabstandshalter 127 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 40 nm.
  • Nachdem die Seitenwandabstandshalter 127 ausgebildet wurden, wird in einigen Ausführungsformen die oberste zweite Halbleiterschicht 114 auch um eine Tiefe Di im Bereich von etwa 1 nm bis etwa 5 nm geätzt. Wenn eine Deck-Halbleiterschicht 118 verwendet wird, wird die Deck-Halbleiterschicht 18 auch während des Ätzvorgangs des Seitenwandabstandshalter-Ätzvorgangs geätzt.
  • Mit Bezug auf die 7A-7C zeigen die 7A-7C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Dummy-Gatestruktur und die Seitenwandabstandshalter ausgebildet wurden, werden die ersten Halbleiterschichten 110 entfernt, die an dem S/D-Bereich freigelegt wurden. Wenn die ersten Halbleiterschichten 110 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 112 aus Si bestehen, können die ersten Halbleiterschichten 110 selektiv unter Verwendung eines Nassätzmittels entfernt werden, beispielsweise, ohne Einschränkung, Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) Ethylendiamin-Brenzcatechin (EDP), Kaliumhydroxid-(KOH-) Lösung, Salzsäure-(HCl-) Lösung oder eine heiße Ammoniaklösung. Plasma-Trockenätzen oder chemisches Dampfätzen können auch verwendet werden.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten 110 so zur Innenseite des Kanals gedrückt (engl. „Proximity Push Etching“, „Umgebungsdruckätzen“), dass die Enden der ersten Halbleiterschichten 110 unter den Seitenwandabstandshaltern 127 oder der Dummy-Gateelektrodenschicht 123 liegen. Die Tiefe Dpx des Proximity Push Etching liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm von der Ebene aus, die sich von dem unteren Abschnitt der Seitenwandabstandshalter 127 erstreckt. Durch das Proximity Push Etching ist es möglich, die Kanalspannung zu halten. Weiter ist es aufgrund der balkenartigen zweiten Halbleiterschichten 112 in dem S/D-Bereich auch möglich, die Kanalspannung zu halten.
  • Mit Bezug auf die 8A-8C zeigen die 8A-8C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die ersten Halbleiterschichten 110 entfernt wurden, werden die zweiten Halbleiterschichten 112 in den S/D-Bereichen freigelegt. Dann wird eine S/D-Epitaxieschicht 130 epitaktisch auf den freiliegenden zweiten Halbleiterschichten 112 ausgebildet. Wie in den 8A-8C gezeigt ist, umschließt die S/D-Epitaxieschicht 130 alle zweiten Halbleiterschichten 112.
  • Wenn die zweiten Halbleiterschichten 112 aus Si hergestellt sind, ist die S/D-Epitaxieschicht 130 aus Si1-xGex hergestellt, wobei der Ge-Gehalt x größer ist als der Ge-Gehalt der ersten Halbleiterschichten 110, In einigen Ausführungsformen liegt der Ge-Gehalt x der S/D-Epitaxieschichten 130 in einem Bereich von etwa 0,4 bis etwa 1,0,
  • In einigen Ausführungsformen gibt es eine Lücke oder einen Raum 131 zwischen den S/D-Epitaxieschichten 130, die auf benachbarten zweiten Halbleiterschichten 112 ausgebildet sind, wie in den 8D und 8E gezeigt ist. In anderen Ausführungsformen vereinigen sich die S/D-Epitaxieschichten 130 und es gibt keine Lücke oder Raum zwischen den S/D-Epitaxieschichten 130, die auf benachbarten zweiten Halbleiterschichten 112 ausgebildet sind.
  • In anderen Ausführungsformen wird SiC, SiCP und/oder SiP als die S/D-Epitaxieschichten 130 verwendet. In dem Fall, in dem der Kanal ein Verbundhalbleiter wie beispielsweise InmGa1-mAs ist, kann die dotierte Epitaxieschicht beispielsweise aus InnGa1-nAs bestehen, wobei n kleiner gleich m ist.
  • Mit Bezug auf die 9A-9C zeigen die 9A-9C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die S/D-Epitaxieschicht 130 ausgebildet wurde, wird eine Kontakt-Ätzstoppschicht (CESL) 129 ausgebildet und dann eine erste ILD-Schicht 133 über den S/D-Bereichen, der Trennisolierschicht und zwischen den Dummy-Gatestrukturen ausgebildet.
  • Die CESL 129 umfasst eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid und Siliziumoxinitrid (SiON). Die Dicke der CESL 129 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm.
  • Die erste ILD-Schicht 133 kann eine einzelne Schicht oder mehrere Schichten umfassen. In einigen Ausführungsformen umfasst die erste ILD-Schicht 133 SiO2, SiCN, SiOC, SiON, SiOCN, SiN oder ein Low-k-Material, andere geeignete dielektrische Filme können jedoch verwendet werden. Die erste ILD-Schicht 133 kann durch CVD, PECVD oder ALD, FCVD oder ein Spin-on-Glas-Verfahren ausgebildet werden. Ein Planarisierungsverfahren wie beispielsweise ein CMP-Verfahren kann durchgeführt werden, um überschüssiges Material zu entfernen. Durch das Planarisierungsverfahren wird in einigen Ausführungsformen die obere Fläche der Dummy-Gateelektrodenschicht 123 freigelegt.
  • Mit Bezug auf die 10A-10C zeigen die 10A-10C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nun werden die Dummy-Gateelektrode 123 und die Dummy-Gatedielektrikumsschicht 121 entfernt, wodurch Gate-Räume 135 ausgebildet werden. Das Entfernungsverfahren kann ein oder mehrere Ätzverfahren umfassen. In einigen Ausführungsformen umfasst das Entfernungsverfahren beispielsweise selektives Ätzen mittels Trocken- oder Nassätzen. Wenn Trockenätzen verwendet wird, umfasst das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon. Verdünnungsgase wie N2, O2 oder Ar können optional verwendet werden. Wenn Nassätzen verwendet wird, kann die Ätzlösung (Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen. Die Dummy-Gatedielektrikumsschicht kann mittels eines Nassätzverfahrens entfernt werden, wobei verdünnte HF-Säure verwendet werden kann. Andere Verfahren und Materialien können verwendet werden.
  • Mit Bezug auf die 11A-11C zeigen die 11A-11C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Dummy-Gatestruktur entfernt wurde, wird eine Gatedielektrikumsschicht 139 über der Kanal-Gratstruktur ausgebildet. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 139 eine oder mehrere high-k-dielektrische Schichten (die z. B. eine Dielektrizitätskonstante größer 3,9 haben). Beispielsweise können die eine oder mehreren Gatedielektrikumsschichten eine oder mehrere Schichten aus einem Metalloxid oder einem Silikat aus Hf, Al, Zr, Kombinationen davon und Mehrfachschichten davon umfassen. Andere geeignete Materialien umfassen La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxide und Kombinationen davon. Beispielhafte Materialien umfassen MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Die Ausbildungsverfahren von Gatedielektrikumsschichten 139 umfassen Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. In einigen Ausführungsformen hat die Gatedielektrikumsschicht 139 eine Dicke von etwa 0,5 nm bis etwa 5 nm. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 139 auch 127 auf Seiten der Seitenwandabstandshalter 127 ausgebildet.
  • In einigen Ausführungsformen kann eine Grenzschicht (nicht gezeigt) über der Kanal-Gratstruktur ausgebildet werden, bevor die Gatedielektrikumsschicht 139 ausgebildet wird, und die Gatedielektrikumsschicht 139 wird über der Grenzschicht ausgebildet. Die Grenzschicht trägt dazu bei, die anschließend ausgebildete high-k-dielektrische Schicht von dem darunterliegenden Halbleitermaterial zu abzupuffern. In einigen Ausführungsformen besteht die Grenzschicht aus chemischem Siliziumoxid, das durch chemische Reaktionen ausgebildet werden kann. Beispielsweise kann chemisches Siliziumoxid mittels deionisiertem Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder anderen Verfahren ausgebildet werden. Andere Ausführungsformen können andere Materialien oder Verfahren für die Grenzschicht verwenden. In einer Ausführungsform hat die Grenzschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm.
  • Nachdem die Gatedielektrikumsschicht 139 ausgebildet wurde, wird eine Gateelektrode 140 über der Gatedielektrikumsschicht 139 ausgebildet. Die Gateelektrode 140 kann aus einem Metall bestehen, das aus einer Gruppe von W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr ausgewählt wird. In einigen Ausführungsformen umfasst die Gateelektrode 140 ein Metall, das aus einer Gruppe aus TiN, WN, TaN und Ru ausgewählt ist. Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta und/oder Metallnitride wie WNx, TiNx, MoNx, TaNx, und TaSixNy können verwendet werden. In einigen Ausführungsformen hat die Gateelektrode 140 eine Dicke im Bereich von etwa 5 nm bis etwa 100 nm. Die Gateelektrode 140 kann durch ein geeignetes Verfahren wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus ausgebildet werden. Ein Planarisierungsverfahren wie beispielsweise CMP kann durchgeführt werden, um überschüssiges Material zu entfernen.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung wird eine oder mehrere Austrittsarbeits-Einstellungsschichten 141 (siehe 1A) auf der Gatedielektrikumsschicht 139 angeordnet, bevor die Gateelektrode 140 ausgebildet wird. Die Austrittsarbeits-Einstellungsschicht 141 ist aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FinFET wird eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi verwendet und für den p-Kanal-FinFET wird eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Einstellungsschicht verwendet.
  • Mit Bezug auf die 12A-12C zeigen die 12A-12C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nun werden die Gateelektrode 140 und die Austrittsarbeits-Einstellungsschicht vertieft, wodurch Gate-Vertiefungen 143 ausgebildet werden. Die Dicke D2 der Gate-Vertiefungen 143 liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 100 nm. In einigen Ausführungsformen kann, wenn die Gateelektrode 140 hauptsächlich aus W hergestellt ist, die Gateelektrode beispielsweise durch ein Trockenätzverfahren unter Verwendung von Cl2/O2/BCl3 in einem Temperaturbereich von 24 °C bis 150 °C und bei einem Druck von unter 1 Torr vertieft werden.
  • Mit Bezug auf die 13A-13C zeigen die 13A-13C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Die Gate-Vertiefungen 143 werden mit einem Isoliermaterial gefüllt, wodurch Gate-Deckschichten 142 auf den vertieften Gateelektroden 140 ausgebildet werden. Die Gate-Deckschichten 142 schützen die Gateelektroden 140 während nachfolgender Verfahren. In einigen Ausführungsformen umfasst die Gate-Deckschicht 142 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, eine Kombination daraus oder ähnliches, weitere geeignete dielektrische Filme können jedoch verwendet werden. Die Gate-Deckschicht 142 kann beispielsweise durch CVD, PVD, Rotationsbeschichtung oder dergleichen ausgebildet werden. Andere geeignete Verfahrensschritte können verwendet werden. Ein Planarisierungsverfahren wie beispielsweise CMP kann durchgeführt werden, um überschüssiges Material zu entfernen.
  • Mit Bezug auf die 14A-14C zeigen die 14A-14C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Gate-Deckschichten 142 ausgebildet wurden, wird die erste ILD-Schicht 133 unter Verwendung eines geeigneten Ätzvorgangs entfernt.
  • Mit Bezug auf die 15A-15C zeigen die 15A-15C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die erste ILD-Schicht 133 entfernt wurde, wird eine Opferschicht 150 ausgebildet, um die Gateelektroden vollständig zu bedecken. Die Opferschicht 150 wird aus einer oder mehreren Schichten aus amorphem Silizium, Polysilizium, amorphem Germanium, Polygermanium, amorphem Silizium-Germanium, Poly-Silizium-Germanium, metallischen Nitriden, metallischen Siliziden, metallischen Oxiden und Metallen hergestellt, die eine hohe Ätzselektivität (z. B. 5 oder mehr) bezüglich Siliziumoxid-basiertem Material und Siliziumnitrid-basiertem Material haben. Die Opferschicht 150 kann durch PVD, CVD, Sputtern oder weitere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden.
  • Mit Bezug auf die 16A-16C zeigen die 16A-16C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Eine Hartmaskenschicht 152 wird auf der Opferschicht 150 ausgebildet. Die Hartmaskenschicht 152 umfasst eine oder mehrere Schichten aus SiO2, SiCN, SiON, SiN, Al2O3, La2O3 oder dergleichen, es können aber andere geeignete dielektrische Filme verwendet werden Die Hartmaskenschicht 152 kann durch PVD, CVD, Sputtern oder andere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden.
  • Mit Bezug auf die 17A-17C zeigen die 17A-17C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nun wird die Hartmaskenschicht 152 mittels Photolithographie- und Ätzvorgängen strukturiert. Die strukturierte Hartmaskenschicht 152 bedeckt einen Bereich, in dem anschließend ein S/D-Kontakt ausgebildet wird.
  • Mit Bezug auf die 18A-18C zeigen die 18A-18C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Indem die strukturierte Hartmaskenschicht 152 als Ätzmaske verwendet wird, wird die Opferschicht 150 geätzt, wodurch Öffnungen 153 ausgebildet werden. Die Opferschicht 150 kann entweder durch Trocken- oder Nassätzen geätzt werden. Wenn Trockenätzen verwendet wird, umfasst das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon. Verdünnungsgase wie N2, O2 oder Ar können optional verwendet werden. Wenn Nassätzen verwendet wird, kann die Ätzlösung (Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen.
  • Mit Bezug auf die 19A-19C zeigen die 19A-19C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Öffnungen 153 ausgebildet wurden, werden die Öffnungen mit einer zweiten ILD-Schicht 155 gefüllt. Die zweite ILD-Schicht 155 kann eine einzelne Schicht oder mehrere Schichten umfassen. In einigen Ausführungsformen umfasst die zweite ILD-Schicht 155 SiO2, SiCN, SiOC, SiON, SiOCN, SiN oder ein Low-k-Material, weitere geeignete dielektrische Filme können jedoch verwendet werden. Die zweite ILD-Schicht 155 kann durch CVD, PECVD oder ALD, FCVD oder ein Spin-on-Glas-Verfahren ausgebildet werden. Ein Planarisierungsverfahren wie beispielsweise ein CMP-Verfahren kann durchgeführt werden, um überschüssiges Material zu entfernen.
  • Mit Bezug auf die 20A-20C zeigen die 20A-20C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite ILD-Schicht 155 ausgebildet wurde, wird die Opferschicht 150 entfernt, wodurch S/D-Kontaktöffnungen 158 ausgebildet werden. Der Ätzvorgang zum Entfernen der Opferschicht 150 stoppt im Wesentlichen auf der CESL 129.
  • Mit Bezug auf die 21A-21C zeigen die 21A-21C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die S/D-Kontaktöffnungen 158 ausgebildet wurden, wird die CESL 129 von den S/D-Epitaxieschichten 130 mittels eines geeigneten Ätzvorgangs entfernt. In einigen Ausführungsformen wird die CESL 129 nicht vollständig von den S/D-Epitaxieschichten 130 entfernt, wenn die S/D-Epitaxieschicht (Gratkanal) nahe an oder auf dem Rand der S/D-Kontaktöffnung 158 liegt.
  • Mit Bezug auf die 22A-22D zeigen die 22A-22D eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung. 22D ist eine vergrößerte Ansicht einer Gratstruktur von 22C.
  • Nachdem die S/D-Epitaxieschichten 130 durch Entfernen der CESL 129 freigelegt wurden, wird eine Metallschicht 160 zur Silizidbildung auf den freigelegten S/D-Epitaxieschichten 130 ausgebildet. Die Metallschicht 160 umfasst eines oder mehrere von Ti, Ta, Ni, Co und W. Die Dicke der Metallschicht 160 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm. In bestimmten Ausführungsformen wird eine Deckschicht, die aus TiN hergestellt ist, weiter auf der Metallschicht 160 ausgebildet.
  • In bestimmten Ausführungsformen füllt, wie in 22D gezeigt ist, die Metallschicht 160 die Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten 130 vollständig. Weiter wird die Metallschicht 160 auch auf der Seitenwand der zweiten ILD 155 und der oberen Fläche der Trennisolierschicht 105 ausgebildet.
  • Die Metallschicht 160 und die Deckschicht können durch ein geeignetes Verfahren wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus ausgebildet werden.
  • Mit Bezug auf die 23A-23D zeigen die 23A-23D eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung. 23D ist eine vergrößerte Ansicht einer Gratstruktur von 23C.
  • Indem Wärme zugeführt wird, reagiert die Metallschicht 160 mit der S/D-Epitaxieschicht 130, wodurch sich eine Silizidschicht 162 bildet, um Rc zwischen der S/D-Struktur und einem Kontaktmetall zu verringern, das danach ausgebildet wird. In einigen Ausführungsformen hat die Silizidschicht 162 eine Dicke von etwa 0,5 nm bis etwa 10 nm.
  • In einigen Ausführungsformen verbleibt die Metallschicht 160 auf den Isoliermaterialschichten, beispielsweise der zweiten ILD-Schicht, der Trennisolierschicht 105, den Seitenwandabstandshaltern 127 und/oder der Gate-Deckschicht 142. In bestimmten Ausführungsformen wird, nachdem die Silizidschicht 162 ausgebildet wurde, ein Ätzverfahren durchgeführt, um überschüssiges Material der Metallschicht 160 zu entfernen.
  • Mit Bezug auf die 24A-24C zeigen die 24A-24C eine von verschiedenen Stufen für ein FinFET-Herstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Nun werden S/D-Kontakte 165 in den S/D-Kontaktöffnungen 158 so ausgebildet, dass sie die Silizidschicht 162 berühren, die auf den S/D-Epitaxieschichten 130 ausgebildet wurde.
  • Die S/D-Kontakte 165 können eine einzelne Schicht oder eine Mehrschichtstruktur umfassen. Beispielsweise umfasst in einigen Ausführungsformen der S/D-Kontakt 165 eine Kontakt-Auskleidungsschicht wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und einen Kontaktkörper, der über der Kontakt-Auskleidungsschicht in den Kontaktöffnungen 158 ausgebildet wird. Die Kontakt-Auskleidungsschicht kann Ti, TiN, Ta, TaN oder dergleichen umfassen, das durch ALD, CVD oder dergleichen ausgebildet wird. Der Kontaktkörper kann durch Abscheiden eines leitfähigen Materials ausgebildet werden, beispielsweise einer oder mehrerer Schichten aus Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, Legierungen davon, Kombinationen davon oder dergleichen, aber andere geeignete Metalle können auch verwendet werden. Ein Planarisierungsverfahren wie beispielsweise CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 155 und der Gate-Deckschicht 142 zu entfernen.
  • Nachdem die S/D-Kontakte 165 ausgebildet wurden, werden weitere CMOS-Verfahren durchgeführt, um verschiedene Merkmale wie zusätzliche Zwischenschicht-Dielektrikumsschichten, Kontakte/Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten etc. auszubilden.
  • 25A-30B zeigen beispielhafte Querschnittsansichten der S/D-Bereiche eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In den 25A und 25B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Wenn die Metallschicht 160 ausgebildet wird, füllt die Metallschicht 160 die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt ein Teil der S/D-Epitaxieschichten und es gibt eine nicht umgesetzte Metallschicht 160 auf der Silizidschicht 162 und in der Lücke.
  • In den 26A und 26B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Nachdem die Metallschicht 160 ausgebildet wurde, gibt es immer noch die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt ein Teil der S/D-Epitaxieschichten, und im Wesentlichen die ganzen Metallschichten 162, die auf den S/D-Epitaxieschichten 130 abgeschieden wurden, werden verbraucht, um die Silizidschicht 162 auszubilden. Das leitfähige Material für die S/D-Kontakte 165 füllt die Lücke.
  • In den 27A und 27B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Nachdem die Metallschicht 160 ausgebildet wurde, gibt es immer noch die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt ein Teil der S/D-Epitaxieschichten und es gibt eine nicht umgesetzte Metallschicht 160 auf der Silizidschicht 162 und in der Lücke, es bleibt aber immer noch die Lücke. Das leitfähige Material für den S/D-Kontakt 165 füllt die Lücke.
  • In den 28A und 28B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Wenn die Metallschicht 160 ausgebildet wird, füllt die Metallschicht 160 die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt kein Teil der S/D-Epitaxieschichten und es gibt eine nicht umgesetzte Metallschicht 160 auf der Silizidschicht 162 und in der Lücke.
  • In den 29A und 29B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Nachdem die Metallschicht 160 ausgebildet wurde, gibt es immer noch die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt kein Teil der S/D-Epitaxieschichten, und im Wesentlichen die ganzen Metallschichten 160, die auf den S/D-Epitaxieschichten 130 abgeschieden wurden, werden verbraucht, um die Silizidschicht 162 auszubilden. Das leitfähige Material für den S/D-Kontakt 165 füllt die Lücke.
  • In den 30A und 30B gibt es, nachdem die S/D-Epitaxieschichten 130 ausgebildet wurden, eine Lücke/Raum zwischen den benachbarten S/D-Epitaxieschichten. Nachdem die Metallschicht 160 ausgebildet wurde, gibt es immer noch die Lücke. Nachdem die Silizidschicht 162 ausgebildet wurde, verbleibt ein Teil der S/D-Epitaxieschichten und es gibt eine nicht umgesetzte Metallschicht 160 auf der Silizidschicht 162 und in der Lücke, es bleibt aber immer noch die Lücke. Das leitfähige Material für den S/D-Kontakt 165 füllt die Lücke.
  • 31A-31C zeigen beispielhafte Ansichten eines Fin-Feldeffekttransistors (FinFET) gemäß weiteren Ausführungsformen der vorliegenden Offenbarung. In dieser Ausführungsform ist die Struktur im Wesentlichen die gleiche wie die der 24A-24C, außer dass zwei Paare der ersten Halbleiterschicht 110 und die zweiten Halbleiterschicht 112, 114 als Kanal-Gratstruktur ausgebildet werden.
  • 32A-36C zeigen verschiedene Verfahrensstufen in einem Halbleitervorrichtungsherstellungsverfahren gemäß weiteren Ausführungsformen der vorliegenden Offenbarung.
  • In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. In den 32A-32C zeigen die „A“-Figuren (z. B. die 32A, 33A etc.) eine Perspektivansicht, die „B“-Figuren (z. B. die 32B, 33B etc.) eine Querschnittsansicht entlang der Gate-Richtung (der Y-Richtung), die den Raum zwischen Gates schneidet, und die „C“-Figuren (z. B. die 32C, 33C etc.) eine Querschnittsansicht entlang der Kanalrichtung (X-Richtung). Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen sein können, das durch die 32A-32C gezeigt ist, und dass die unten beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Verfahren kann geändert werden. Material, Konfiguration, Abmessungen und/oder Verfahren, die gleich oder ähnlich wie in den vorhergehenden Ausführungsformen sind, die mit Bezug auf die 2A-24C beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden und eine detaillierte Beschreibung von ihnen wird weggelassen.
  • Mit Bezug auf die 32A-32C wird nach der Struktur, die in den 13A-13C gezeigt ist, eine Maskenschicht 201 über der ersten ILD-Schicht 133 und den Gatestrukturen ausgebildet. Die Maskenschicht 201 umfasst eine oder mehrere Schichten aus SiO2, SiCN, SiON, SiN, Al2O3, La2O3 oder dergleichen, es können aber andere geeignete dielektrische Filme verwendet werden. Die Maskenschicht 201 kann durch PVD, CVD, Sputtern oder andere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden.
  • Mit Bezug auf die 33A-33C wird die Maskenschicht 201 strukturiert, indem ein Strukturierungsvorgang und die strukturierte Maskenschicht 201 als Ätzmaske verwendet wird, wobei die erste ILD-Schicht 133 und die CESL 129 geätzt werden, um Öffnungen 203 auszubilden, in denen die S/D-Epitaxieschichten 130 freigelegt werden.
  • Mit Bezug auf die 34A-34C wird, nachdem die S/D-Epitaxieschichten 130 freigelegt wurden, eine Metallschicht 160 für die Silizidbildung auf den freigelegten S/D-Epitaxieschichten 130 ausgebildet. Die Metallschicht 160 umfasst eines oder mehrere von Ti, Ta, Ni, Co und W. Die Dicke der Metallschicht 160 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm. In bestimmten Ausführungsformen wird eine Deckschicht, die aus TiN hergestellt ist, weiter auf der Metallschicht 160 ausgebildet. In bestimmten Ausführungsformen wird die Metallschicht 160 auch auf der Seitenwand der ersten ILD 133 und der oberen Fläche der Trennisolierschicht 105 ausgebildet. Die Metallschicht 160 und die Deckschicht können durch ein geeignetes Verfahren wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus ausgebildet werden.
  • Mit Bezug auf die 35A-35C reagiert, indem Wärme zugeführt wird, die Metallschicht 160 mit der S/D-Epitaxieschicht 130, wodurch eine Silizidschicht 162 ausgebildet wird. In einigen Ausführungsformen hat die Silizidschicht 162 eine Dicke von etwa 0,5 nm bis etwa 10 nm.
  • In einigen Ausführungsformen verbleibt die Metallschicht 160 auf den Isoliermaterialschichten, beispielsweise der ersten ILD-Schicht, der Trennisolierschicht 105, den Seitenwandabstandshaltern 127 und/oder der Gate-Deckschicht 142. In bestimmten Ausführungsformen wird, nachdem die Silizidschicht 162 ausgebildet wurde, ein Ätzverfahren durchgeführt, um überschüssiges Material der Metallschicht 160 zu entfernen.
  • Mit Bezug auf die 36A-36C werden anschließend S/D-Kontakte 165 in den S/D-Kontaktöffnungen 203 so ausgebildet, dass sie die Silizidschicht 162 berühren, die auf den S/D-Epitaxieschichten 130 ausgebildet wurde.
  • Die S/D-Kontakte 165 können eine einzelne Schicht oder eine Mehrschichtstruktur umfassen. Beispielsweise umfasst in einigen Ausführungsformen der S/D-Kontakt 165 eine Kontakt-Auskleidungsschicht wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und einen Kontaktkörper, der über der Kontakt-Auskleidungsschicht in den Kontaktöffnungen 203 ausgebildet wird. Die Kontakt-Auskleidungsschicht kann Ti, TiN, Ta, TaN oder dergleichen umfassen, das durch ALD, CVD oder dergleichen ausgebildet wird. Der Kontaktkörper kann durch Abscheiden eines leitfähigen Materials ausgebildet werden, beispielsweise einer oder mehrerer Schichten aus Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, Legierungen davon, Kombinationen davon oder dergleichen, aber andere geeignete Metalle können auch verwendet werden. Ein Planarisierungsverfahren wie beispielsweise CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der ersten ILD-Schicht 133 und der Gate-Deckschicht 142 zu entfernen.
  • Nachdem die S/D-Kontakte 165 ausgebildet wurden, werden weitere CMOS-Verfahren durchgeführt, um verschiedene Merkmale wie zusätzliche Zwischenschicht-Dielektrikumsschichten, Kontakte/Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten etc. auszubilden.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • Beispielsweise werden in der vorliegenden Offenbarung balkenförmige Kanalschichten (beispielsweise die zweiten Halbleiterschichten 112, 114) in die Haupt-Kanalschichten (beispielsweise die ersten Halbleiterschichten 110) eingefügt, um die Kanalspannung zu halten und die Kanalhöhe der Haupt-Kanalschichten zu erhöhen. Dadurch ist es möglich, eine Kanal-Stromdichte zu erhöhen und die Vorrichtungsleistung zu verbessern. Weiter ist es möglich, da nur die balkenförmigen Kanalschichten (beispielsweise die zweiten Halbleiterschichten 112, 114) sich in die S/D-Bereiche als Drahtform durch selektives Ätzen der Haupt-Kanalschichten aus dem S/D-Bereich erstrecken, ein geeignetes Proximity Push Etching der S/D zu erreichen, bei dem die Kanalspannung gehalten wird, und die Metal-All-Around-Struktur in dem S/D-Kontakt zu erhalten. Diese Metallkontaktstruktur kann die Kontaktlandefläche vergrößern, um den Kontaktwiderstand zu verringern.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen Fin-Feldeffekttransistor (FinFET) auf. Der FinFET umfasst einen Kanal, der auf einem Grat angeordnet ist, ein Gate, das über dem Kanal angeordnet ist, und eine Source und einen Drain. Der Kanalumfasst mindestens zwei Paare einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht, die auf der ersten Halbleiterschicht ausgebildet ist. Die erste Halbleiterschicht hat eine andere Gitterkonstante als die zweite Halbleiterschicht. Eine Dicke der ersten Halbleiterschichten ist in mindestens einem Paar drei- bis zehnmal so groß wie eine Dicke der zweiten Halbleiterschicht.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen Fin-Feldeffekttransistor (FinFET) auf. Der FinFET umfasst einen Kanal, der auf einem Grat angeordnet ist, ein Gate, das über dem Kanal angeordnet ist, und eine Source und einen Drain. Der Kanal umfasst eine erste Halbleiterschicht, die auf dem Grat epitaktisch ausgebildet ist, eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht epitaktisch ausgebildet ist, eine dritte Halbleiterschicht, die auf der zweiten Halbleiterschicht epitaktisch ausgebildet ist, und eine vierte Halbleiterschicht, die über der dritten Halbleiterschicht ausgebildet ist. Die erste und die dritte Halbleiterschicht sind aus einem ersten Halbleitermaterial hergestellt. Die zweite Halbleiterschicht ist aus einem zweiten Halbleitermaterial hergestellt, das eine andere Gitterkonstante als das erste Halbleitermaterial hat. Die Dicke der ersten und der dritten Halbleiterschicht ist drei- bis zehnmal so groß wie eine Dicke der zweiten Halbleiterschicht. Die zweite Halbleiterschicht erstreckt sich in die Source und den Drain und die erste und die dritte Halbleiterschicht erstrecken sich nicht in die Source und den Drain.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zum Ausbilden einer Halbleitervorrichtung, die Fin-Feldeffekttransistoren (FinFETs) aufweist, mindestens zwei Paare einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht, die auf der ersten Halbleiterschicht ausgebildet ist, auf einem Substrat ausgebildet. Die zwei Paare der ersten und der zweiten Halbleiterschicht und das Substrat werden strukturiert, wodurch ein KanalGrat, der durch einen Teil der ersten und der zweiten Halbleiterschicht gebildet wird, und ein Basis-Grat ausgebildet werden, der durch einen Teil des Substrats gebildet wird. Es werden eine Source und ein Drain ausgebildet. Eine Gatestruktur wird über einer Kanalschicht durch einen Teil des KanalGrats gebildet. Die erste Halbleiterschicht hat eine andere Gitterkonstante als die zweite Halbleiterschicht. Eine Dicke der ersten Halbleiterschichten ist in mindestens einem Paar drei- bis zehnmal so groß wie eine Dicke der zweiten Halbleiterschicht.

Claims (19)

  1. Halbleitervorrichtung, die einen Fin-Feldeffekttransistor (FinFET) aufweist, wobei der FinFET umfasst: einen Kanal, der auf einem Grat (103) angeordnet ist; ein Gate (139, 140), das über dem Kanal angeordnet ist; und eine Source und einen Drain, wobei: der Kanal mindestens zwei Paare einer ersten Halbleiterschicht (110) und einer zweiten Halbleiterschicht (112), die auf der ersten Halbleiterschicht (110) ausgebildet ist, umfasst, wobei in mindestens einem Paar die erste Halbleiterschicht (110) eine andere Gitterkonstante als die zweite Halbleiterschicht (112) hat, wobei in mindestens einem Paar eine Dicke (T11, T12, T13) der ersten Halbleiterschichten (110) drei- bis zehnmal so groß wie eine Dicke (T21, T22, T23) der zweiten Halbleiterschicht (112) ist, und wobei in mindestens einem Paar die zweite Halbleiterschicht (112) sich in die Source und den Drain erstreckt und die erste Halbleiterschicht (110) sich nicht in die Source und den Drain erstreckt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Kanal drei Paare der ersten Halbleiterschicht (110) und der zweiten Halbleiterschicht (112), die auf der ersten Halbleiterschicht (110) ausgebildet ist, umfasst.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite Halbleiterschicht (112) aus Si besteht und die erste Halbleiterschicht (110) aus Si1-xGex besteht, wobei 0,1 < x < 0,9 ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite Halbleiterschicht (112) aus Si besteht und die erste Halbleiterschicht (110) aus Si1-xGex besteht, wobei 0,2 < x < 0,4 ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Dicke (T21, T22, T23) der zweiten Halbleiterschicht (112) 1 nm bis 5 nm beträgt.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Dicke (T11, T12, T13) der ersten Halbleiterschicht (110) 10 nm bis 30 nm beträgt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Dicke (T23) der zweiten Halbleiterschicht (114) in einem obersten Paar größer als eine Dicke (T21, T22) der zweiten Halbleiterschicht (112) in einem oder mehreren der verbleibenden Paare ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Kanal eine sich abgeschrägte Form hat, die am Boden breiter ist als an der Oberseite.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Dicke (T11, T12, T13) der ersten Halbleiterschicht (110) in mindestens einem Paar sich von der Dicke (T11, T12, T13) der ersten Halbleiterschicht (110) in einem oder mehreren der verbleibenden Paare unterscheidet.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei in mindestens zwei oder drei Paaren eine Dicke (T11, T12, T13) der ersten Halbleiterschichten (110) drei- bis zehnmal so groß wie eine Dicke (T21, T22, T23) der zweiten Halbleiterschicht (112) ist.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die zweiten Halbleiterschichten (112) der mindestens zwei Paare aus dem selben Halbleitermaterial hergestellt sind.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Dicke (T22) der zweiten Halbleiterschicht eines oberen Paars größer oder gleich der Dicke (T21) der zweiten Halbleiterschicht (112) eines unteren Paars und kleiner als die Dicke (T11, T12) der ersten Halbleiterschicht (110) der jeweiligen Paare ist.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei in mindestens einem Paar die erste Halbleiterschicht (110) aus Si1-xGex besteht und die zweite Halbleiterschicht (112) aus Si1-yGey besteht, wobei 0 < y < x < 1,0 ist.
  14. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei in mindestens einem Paar eine Source/Drain-Epitaxieschicht (130) um einen Teil der zweiten Halbleiterschicht (112) herum ausgebildet ist, der sich in die Source und den Drain erstreckt.
  15. Halbleitervorrichtung nach Anspruch 14, wobei eine Silizidschicht auf der Source/Drain-Epitaxieschicht (130) ausgebildet ist.
  16. Halbleitervorrichtung nach Anspruch 15, die weiter einen Source-Kontakt umfasst, der die Source berührt, wobei: die Silizidschicht die Source/Drain-Epitaxieschicht (130) umschließt und der Source-Kontakt die Silizidschicht umschließt.
  17. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die zweite Halbleiterschicht (112) in einem oder mehreren verbleibenden Paaren sich in die Source und den Drain erstreckt und Source-/Drain-Epitaxieschichten (130) um einen Teil der zweiten Halbleiterschichten (112) von mindestens zwei Paaren ausgebildet sind, die sich in die Source und den Drain erstrecken.
  18. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Breite der ersten Halbleiterschicht (110) in einem oberen Paar kleiner als die Breite der ersten Halbleiterschicht (110) in einem unteren Paar in einer Kanalrichtung ist.
  19. Verfahren zum Ausbilden einer Halbleitervorrichtung, die einen Fin-Feldeffekttransistor (FinFET) aufweist, das Verfahren umfassend: Ausbilden von mindestens zwei Paaren einer ersten Halbleiterschicht (110) und einer zweiten Halbleiterschicht (112), die auf der ersten Halbleiterschicht (110) ausgebildet ist, auf einem Substrat (101); Strukturieren der mindestens zwei Paare der ersten und der zweiten Halbleiterschicht (112) und des Substrats (101), wodurch ein Kanalgrat durch einen Teil der ersten und der zweiten Halbleiterschicht (110, 112) gebildet wird und ein Basis-Grat (103) durch einen Teil des Substrats (101) gebildet wird; Ausbilden einer Dummy-Gatestruktur über Teilen des Kanalgrats, wobei durch Strukturieren der Dummy-Gatestruktur die mindestens zwei Paare der ersten und zweiten Halbleiterschichten (110, 112) auf gegenüberliegenden Seiten der Dummy-Gatestruktur als Source/Drain-Bereiche teilweise freigelegt werden; Ausbilden von Seitenwandabstandhaltern (127) entlang Seitenwänden der Dummy-Gatestruktur; nachdem die Dummy-Gatestruktur und die Seitenwandabstandhalter ausgebildet wurden, Entfernen der ersten Halbleiterschichten (110), welche in den Source/Drain-Bereichen freigelegt wurden; Ausbilden einer Source und eines Drains; und Ausbilden einer Gatestruktur (139, 140) über einer Kanalschicht, die durch einen Teil des Kanalgrats (103) gebildet wird, wobei: in mindestens einem Paar die erste Halbleiterschicht (110) eine andere Gitterkonstante als die zweite Halbleiterschicht (112) hat und die Dicke (T11, T12, T13) der ersten Halbleiterschicht (110) drei- bis zehnmal so groß wie die Dicke (T21, T22, T23) der zweiten Halbleiterschicht (112) ist.
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