CN108122967A - 一种制造具有多层沟道结构的半导体器件的方法 - Google Patents

一种制造具有多层沟道结构的半导体器件的方法 Download PDF

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Abstract

一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。

Description

一种制造具有多层沟道结构的半导体器件的方法
技术领域
本发明涉及制造半导体集成电路的方法，并且更特别地，涉及制造包括鳍式场效应晶体管(FinFET)的半导体器件的方法，以及半导体器件。
背景技术
随着半导体产业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(Fin FET)的三维设计的发展和使用具有高k(介电常数)材料的金属栅极结构。通常通过使用栅极替代技术来制造金属栅极结构,并且通过使用外延生长方法来形成源极和漏极。
发明内容
根据本发明的一些实施例，提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：沟道，设置在鳍上；栅极，设置在所述沟道上方；以及源极和漏极，其中：所述沟道包括至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上，所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及至少在一对第一半导体层和第二半导体层中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
根据本发明的另一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：沟道，设置在鳍上；栅极，设置在所述沟道上；以及源极和漏极，其中：所述沟道包括：第一半导体层，外延形成在所述鳍上；第二半导体层，外延形成在所述第一半导体层上；第三半导体层，外延形成在所述第二半导体层上；和第四半导体层，形成在所述第三半导体层上方，所述第一半导体层和所述第三半导体层由第一半导体材料制成，所述第二半导体层由具有与所述第一半导体材料不同的晶格常数的第二半导体材料制成，所述第一半导体层和所述第三半导体层的厚度是所述第二半导体层的厚度的三到十倍，以及所述第二半导体层延伸到所述源极和所述漏极中，并且所述第一半导体层和所述第三半导体层不延伸到所述源极和所述漏极中。
根据本发明的又一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在衬底上形成至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上；图案化至少两对所述第一半导体层和所述第二半导体层以及所述衬底，从而形成由所述第一半导体层和所述第二半导体层的部分形成的沟道鳍以及由所述衬底的部分形成的基底鳍；形成源极和漏极；以及在由所述沟道鳍的部分形成的沟道层上方形成栅极结构，其中：所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及至少在一对中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1D示出根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的示例性截面图。图1E示出形成在Si上的SiGe的临界厚度相对于Ge含量之间的关系。
图2A至图2C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图3A至图3C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图4A至图4C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图5A至图5C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图6A至图6C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图7A至图7C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图8A至图8E示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图9A至图9C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图10A至图10C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图11A至图11C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图12A至图12C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图13A至图13C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图14A至图14C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图15A至图15C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图16A至图16C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图17A至图17C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图18A至图18C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图19A至图19C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图20A至图20C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图21A至图21C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图22A至图22D示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图23A至图23D示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图24A至图24C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图25A至图25B示出根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的示例性截面图。
图26A和图26B示出根据本发明的一些实施例的FinFET的示例性截面图。
图27A和图27B示出根据本发明的一些实施例的FinFET的示例性截面图。
图28A和图28B示出根据本发明的一些实施例的FinFET的示例性截面图。
图29A和图29B示出根据本发明的一些实施例的FinFET的示例性截面图。
图30A和图30B示出根据本发明的一些实施例的FinFET的示例性截面图。
图31A至图31C示出根据本发明的其他实施例的FinFET的示例性视图。
图32A至图32C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图33A至图33C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图34A至图34C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图35A至图35C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图36A至图36C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。在附图中，为了简化，可以省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
硅锗(Si1-xGex)(以下可以称为SiGe)已经用作FinFET的沟道材料，并且通常外延地形成在Si层上。此外，基于Si和SiGe之间的不同晶格常数，将应力(应变)施加到SiGe沟道，这可以增加载流子迁移率。然而，由于Si层和SiGe层之间的晶格失配，存在外延生长的SiGe不产生缺陷和/或释放应力的临界厚度。临界厚度随着SiGe中Ge含量x的增加而减小。例如，当x＝0.3时，临界厚度为约52nm。通常，较高的沟道高度有利于增加电流密度。然而，较高的SiGe外延沟道层倾向于失去沟道层中的应变。
为了保持应力并增加沟道高度，在本发明中，由例如Si制成的一个或多个束状沟道层插入由例如SiGe制成的主沟道层内，以保持沟道应变维护(maintenance)并增加主沟道层的沟道高度。
图1A至图1D示出根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的示例性截面图。图1A示出沿着切割栅极和沟道的沟道方向(X方向)的示例性截面图，图1B示出沿着切割鳍和源极/漏极区的Y方向的示例性截面图，以及图1C是图1A的沟道的放大图。图1D是沿着Y方向的沟道层的截面图。
如图1A和图1B所示，在衬底101上方设置基底鳍结构103。衬垫层104覆盖基底鳍的侧壁和衬底的上表面。此外，在衬垫层104上方设置还称为浅沟槽隔离(STI)的隔离绝缘层105。在一些实施例中，衬底101和基底鳍结构103由Si制成，衬垫层104由氧化硅和/或SiN(氮化硅)制成，以及隔离绝缘层105由氧化硅制成。
FinFET还包括设置在沟道鳍结构(见下文)上方的栅极介电层139、功函调整层141和用覆盖绝缘层142覆盖的金属栅极140。侧壁间隔件127覆盖栅极结构的侧壁，并且在侧壁间隔件127上方进一步设置层间介电(ILD)层165。
FinFET的沟道包括交替地堆叠在基底鳍结构上方的一个或多个第一半导体层110以及一个或多个第二半导体层112，从而形成沟道鳍结构。第一半导体层110具有与第二半导体层112不同的晶格常数。沟道鳍结构包括至少两对第一半导体层110和设置在第一半导体层110上的第二半导体层112。在图1A和图1C中，设置三对第一半导体层110和第二半导体层112，而在图31A至图31C，设置两对第一半导体层110和第二半导体层112。对的数量可以是四以上，并且高达例如十(10)。
基底鳍103和第二半导体层112由Si制成，并且第一半导体层110是Si1-xGex(以下可以称为SiGe)，其中，在一些实施例中，0.05≤x≤0.95，并且在特定实施例中，0.15≤x≤0.55。在本发明中，当半导体称为Si或SiGe时，它们是晶体，除非另有规定。第一半导体层110的组成(例如，Ge含量)可以在一层内变化和/或从一层至另一层变化。
在一些实施例中，对中的第一半导体层110的厚度大于第二半导体层112的厚度。第一半导体层110的厚度通常被限制为在该层中不产生晶体位错或缺陷的厚度。如图1E所示，这种临界厚度(形成在Si上的SiGe)已经通过例如Matthews和Blakeslee(J.Cryst.Beasant，27，pp.118-125(1974))和People and Bean(Appl.Phys.Lett.，47，pp.322-324(1985))来计算。随着Ge含量的增加，临界厚度减小。例如，在People和Bean模型下，当x＝0.3时，临界厚度约为52nm。通常，当SiGe厚度低于临界厚度时，SiGe层不包括缺陷，并且保持由Si和SiGe之间的晶格失配引起的应变。
相对于应变，通过在SiGe层的外延生长之后实施的热处理可以损失或削弱应变。因此，为了维持应变，实际的临界厚度变得小于图1E所示的临界厚度。例如，形成在Si上的SiGe的实际临界厚度等于或小于由People和Bean模型提供的临界厚度的70％。People和Bean模型可以近似为公式Tc＝1.23x-3.08。因此，SiGe层的厚度TSiGe可以等于或小于0.861x-3.08，其中，x是Ge含量。在一些实施例中，SiGe层的厚度满足TSi≤0.246x-3.08≤TSiGe≤0.861x-3.08，其中，TSi是插入在第一SiGe半导体层之间的束状Si第二半导体层的厚度。换言之，SieGe层的厚度约为People and Bean模型提供的临界厚度的约20％至70％。该模型和临界厚度范围可应用于其他材料组合。类似地，Matthews和Blakeslee模型可以近似为公式Tc＝0.97x-1.54。实际的临界厚度位于People和Bean模型以及Matthews和Blakeslee模型之间。
在一些实施例中，第二半导体层112的厚度在从约1nm至约10nm的范围内。至少一对中的第一半导体层110的厚度是第二半导体层112的厚度的三至十倍。在一些实施例中，第一半导体层110的厚度在约10nm至约35nm的范围内，其中，Ge含量为约0.2≤x≤0.30。在其他实施例中，第一半导体层110的厚度在约10nm至约30nm的范围内，其中，Ge含量为约0.25≤x≤0.35。此外，在特定实施例中，第一半导体层110的厚度在约10nm至约40nm的范围内，其中，Ge含量为约0.15≤x≤0.25。
在本实施例中，在基底鳍结构(Si)上形成厚度为T11的第一半导体层110(SiGe)之后，形成具有较小厚度T21的第二半导体层112作为束状结构，并且然后形成具有厚度T12的额外的第一半导体层110，其中，T11和T12大于T21。通过重复该结构，可以增加沟道高度而不引起晶体缺陷和/或损失应变，从而增加流过FinFET的沟道的电流密度。
在图1C中，第一半导体层110-1、110-2和110-3的厚度T11、T12和T13可以大致相同或不同。在一些实施例中，T11>T12>T13。第二半导体层112-1和112-2的厚度T21和T22可以大致相同或不同。在一些实施例中，最上面的第二半导体层114的厚度T23等于或大于T21和T22，并且在从约5nm至约20nm的范围内。在一些实施例中，T21和T22在从约2nm至约6nm的范围内。
第一半导体层和第二半导体层沿X方向的宽度可以大致彼此相等或彼此不同。如图1C所示，在一些实施例中，第一半导体层和第二半导体层的宽度沿着厚度方向(Z方向)逐渐减小。在一些实施例中，W11x>W12x>W13x。
第一半导体层和第二半导体层沿Y方向的宽度可以大致彼此相等或彼此不同。如图1D所示，在一些实施例中，第一半导体层和第二半导体层的宽度沿着厚度方向(Z方向)逐渐减小。在一些实施例中，W11y>W21y>W12y>W22y>W13y>W23y，并且这些宽度在从约3nm至约20nm的范围内。在每层的中心测量宽度。
如图1A和图1B所示，第二半导体层112和114从第一半导体层110突出并且延伸到源极和漏极区中，并且第一半导体层110基本上不延伸到源极和漏极区中。如图1A所示，源极/漏极区是指位于侧壁间隔件之下的区域之外的区域。
源极/漏极区中的第二半导体层112和114包裹环绕一个或多个其他半导体层130，其他半导体层130外延地形成在第二半导体层112和114上。在一些实施例中，半导体层(外延源极/漏极层)130由与第二半导体层不同的材料制成。在其他实施例中，半导体层130由与第二半导体层相同的材料制成。在一些实施例中，外延源极/漏极(S/D)层130由Si1-yGey制成，其中，0.1≤y≤0.9。当第二半导体层由SiGe制成时，外延S/D层130的Ge含量大于第二半导体层的Ge含量。每个第一半导体层110在X(沟道方向)方向上夹在S/D外延层130中间，而每个第二半导体层112、114在Z(垂直)方向和Y方向(栅极方向)上夹在S/D外延层130中间。
在一些实施例中，外延S/D层130进一步被硅化物或金属-SiGe合金层162覆盖。
图2A至图24C示出根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图2A至图24C中，“A”图(例如，图1A、图2A等)示出立体图，“B”图(例如，图1B、2B等)示出沿着沟道方向(X方向)的截面图，以及“C”图(例如，图1C、图2C等)示出沿着切割栅极之间的间隔的栅极方向(Y方向)的截面图。应当理解，可以在图2A至图24C所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。
参考图2A至图2C，图2A至图2C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
如图2A至图2C所示，在衬底101上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层10和第二半导体层12。在一些实施例中，最上面的第二半导体层14的厚度大于其他第二半导体层12的厚度。在一个实施例中，衬底101包括在至少其表面部分上的单晶半导体层。衬底101可以包括诸如，但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的单晶半导体材料。在一个实施例中，衬底101由Si制成。在其他实施例中，衬底101的至少表面部分包括Ge或SiGe。
第一半导体层10和第二半导体层12由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的一层或多层。第一半导体层10可以具有比第二半导体层12更小的能量带隙。
在一些实施例中，第一半导体层10和第二半导体层12由Si、Si的化合物、SiGe、Ge或Ge的化合物制成。在一个实施例中，第一半导体层10是Si1-xGex，其中，x为约0.1≤x≤1.0。在其他实施例中，0.2≤x≤0.4。第二半导体层12是Si或Si1-yGey，其中x>y。在本发明中，“M”化合物或“M”基化学物意味着化合物的大部分是M。
在另一实施例中，第二半导体层12是Si1-yCy，其中，0≤y≤0.1，并且第一半导体层10是Si或Si1-xGex，其中，0≤x≤1.0，以及衬底101是Si1-zGez，其中x<z。
还在其他实施例中，第一半导体层10由In1-xGaxAs制成，其中，x在从约0至约0.8的范围内，以及第二半导体层12由In1-yGayAs制成，其中，x<y并且y在从约0.5至约1.0的范围内。
如图2A至图2C所示，在衬底101上设置三对第一半导体层10和第二半导体层12。然而，对的数量不限于三个，并且可以小至2并且多至10。在一些实施例中，形成2至5对第一半导体层和第二半导体层。通过调整对数，可以调整FinFET的驱动电流。
在衬底101上方外延地形成第一半导体层10和第二半导体层12。如上所述，第一半导体层10的厚度大于第二半导体层12的厚度。最上面的第二半导体层14的厚度可以等于、小于或大于第一半导体层10的厚度。
在一些实施例中，第二半导体层12的厚度在约1nm至约5nm的范围内。在一些实施例中，至少在一对中，第一半导体层10的厚度是第二半导体层12的厚度的三至十倍，以及在其他实施例中，可以为四至八倍。在一些实施例中，当第一半导体由Si1-xGex制成并且衬底和第二半导体层由Si制成时，第一半导体层10的厚度在约10nm至约35nm的范围内，其中，Ge含量为约0.2≤x≤0.30。在其他实施例中，第一半导体层10的厚度在约10nm至约30nm的范围内，其中，Ge含量为约0.25≤x≤0.35。此外，在特定实施例中，第一半导体层10的厚度在约10nm至约40nm的范围内，其中，Ge含量为约0.15≤x≤0.25。每个第一半导体层10的厚度和/或每个第二半导体层12的厚度可以相同或可以变化。在一些实施例中，最上面的第二半导体层14的厚度在从约5nm至约15nm的范围内。
参考图3A至图3C，图3A至图3C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
通过使用光刻和蚀刻操作来图案化图2A至图2C所示的堆叠结构以形成鳍结构。为了制造鳍结构，在堆叠层上方形成掩模层。在一些实施例中，掩模层包括第一掩模层和第二掩模层。第一掩模层是由氧化硅制成的衬垫氧化物层，并且可以通过热氧化形成，第二掩模层是由氮化硅(SiN)制成，并且可以通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)；物理汽相沉积(PVD)；原子层沉积(ALD)；或其他合适的工艺来形成。通过使用包括光刻和蚀刻的图案化操作将掩模层图案化成掩模图案。
接下来，通过使用图案化的掩模层作为蚀刻掩模来图案化第一和第二半导体层10、12的堆叠层和衬底101，由此堆叠层和衬底形成为在Y方向上延伸的鳍结构。每个鳍结构包括对应于衬底101的基底鳍结构103，以及沟道鳍结构包括对应于第一半导体层10的第一半导体层110和对应于第二半导体层12的第二半导体层112，如图3A至图3C所示。
一些鳍结构用于n型FET，并且一些鳍结构用于p型FET。在一些实施例中，一个或多个伪鳍结构形成为与有源FinFET的鳍结构相邻。鳍结构在X方向上延伸，在Y方向排列并在Z方向上突出。
在一些实施例中，最底部第一半导体层110处的沟道鳍结构沿Y方向的宽度Wcf在从约5nm至约20nm的范围内，并且在其他实施例中，该宽度在从约6nm至约10nm的范围内。
在形成鳍结构之后，在衬底和鳍结构上方形成包括一层或多层绝缘材料的衬垫层104和隔离绝缘层105。用于衬垫层104的绝缘材料包括氧化硅、氮化硅和氮氧化硅(SiON)中的一种或多种。用于隔离绝缘层105的绝缘材料包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料中的一种或多种，并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD来形成。可以在形成隔离绝缘层105之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作。然后，如图3A至图3C所示，凹进隔离绝缘层105以暴露沟道鳍结构。如图3A至图3C所示，在一些实施例中，基底鳍结构的上部从隔离绝缘层105稍微暴露(约1至5nm)。
参考图4A至图4C，图4A至图4C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
在一些实施例中，在沟道鳍结构上方形成可选的覆盖半导体层118。在一些实施例中，覆盖半导体层118由与第二半导体层112相同的材料制成。在一些实施例中，覆盖半导体层118的厚度在从约0.5nm至约3nm的范围内。
在图3A至图3C中，形成鳍结构之后，在如图5A至图5C所示的沟道鳍结构上方形成包括伪栅极介电层121和伪栅电极123的伪栅极结构。后续将使用伪栅极介电层和伪栅电极来限定并形成源极/漏极区。
首先通过在鳍结构上方毯式沉积伪栅极介电层来形成伪栅极结构。伪栅极介电层包括氧化硅、氮化硅或氮氧化硅的一层或多层。在一些实施例中，伪栅极介电层的厚度在从约1nm至约5nm的范围内。然后，在伪栅极介电层上且在沟道鳍结构上方毯式沉积伪栅电极层，从而使得沟道鳍结构完全嵌入伪栅电极层。在一些实施例中，伪栅电极层是导电材料，并且可以选自包括非晶硅、多晶硅、非晶锗、多晶锗、非晶硅-锗、多晶硅-锗、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过PVD、CVD、溅射沉积或本领域已知且使用的用于沉积导电材料的其他技术来沉积伪栅电极层。可以使用导电和不导电的其他材料。在一个实施例中，使用多晶Si。在一些实施例中，伪栅电极层的厚度T1在从约100nm至约200nm的范围内。在一些实施例中，伪栅电极层经受平坦化操作。
后续地，在伪栅电极层123上方形成掩模图案125。在一些实施例中，掩模图案125包括SiN和氧化硅的一层或多层。可以通过SiN和氧化硅的一层或多层的图案化操作来形成掩模图案125。如图5A和图5B所示，将伪栅电极层图案化成包括伪栅电极123和伪栅极介电层121的伪栅极结构。在将作为FinFET的沟道的沟道鳍结构的部分上方形成伪栅极结构。此外，通过图案化伪栅极结构，在伪栅极结构的相对侧上部分地暴露第一和第二半导体层的堆叠层，作为源极/漏极(S/D)区。在本发明中，互换地使用源极和漏极并且源极和漏极的结构大致相同。在图5A至图5C中，形成三个伪栅极结构，但是伪栅极结构的数量不受限制。
参考图6A至图6C，图6A至图6C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
后续地，沿伪栅极结构的侧壁形成侧壁间隔件127。可以通过沉积和各向异性蚀刻沉积在伪栅极结构、鳍结构和隔离绝缘层105上方的绝缘层来形成侧壁间隔件127。在一些实施例中，侧壁间隔件127由氮化硅形成，并且可以具有单层结构。在可选实施例中，侧壁间隔件127可以具有包括多个层的复合结构。例如，侧壁间隔件127可以包括氧化硅层和位于氧化硅层上方的氮化硅层。还可以使用诸如SiO2、SiCN、SiON、SiN、SiOCN、其他低k材料或它们的组合的其他材料。在一些实施例中，侧壁间隔件127的厚度在从约5nm至约40nm的范围内。
在一些实施例中，在形成侧壁间隔件127之后，还通过在从约1nm至约5nm范围内的量D1来蚀刻最上面的第二半导体层114。如果使用覆盖半导体层118，则在侧壁间隔件蚀刻操作的蚀刻操作期间蚀刻覆盖半导体层118。
参考图7A至图7C，图7A至图7C示出根据本发明的实施例的FinFET制造工艺的各个阶段的一个。
在形成伪栅极结构和侧壁间隔件之后，去除在S/D区处暴露的第一半导体层110。当第一半导体层110是Ge或SiGe并且第二半导体层112是Si时，可以使用诸如，但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液、盐酸(HCl)溶液或热氨水溶液的湿蚀刻剂选择性地去除第一半导体层110。还可以使用等离子体干蚀刻或化学汽相蚀刻。
在一些实施例中，将第一半导体层110推向沟道的内部(邻近推动蚀刻)，从而使得第一半导体层110的端部位于侧壁间隔件127或伪栅电极层123的下方。在一些实施例中，邻近推动蚀刻的量Dpx在距离平面的约1nm至约10nm的范围内，其中，该平面从侧壁间隔件127的底部延伸。通过这种邻近推动蚀刻，可以保持沟道应变。此外，由于S/D区中的束状第二半导体层112，还可以保持沟道应变。
参考图8A至图8C，图8A至图8C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
在去除第一半导体层110之后，在S/D区中暴露第二半导体层112。然后，在暴露的第二半导体层112上外延地形成S/D外延层130。如图8A至图8C所示，S/D外延层130包裹环绕每个第二半导体层112。
当第二半导体层112由Si制成时，S/D外延层130由Si1-xGex制成，其中，Ge含量x大于第一半导体层110中的Ge含量。在一些实施例中，S/D外延层130的Ge含量x在从约0.4至约1.0的范围内。
在一些实施例中，如图8D和图8E所示，在形成在相邻的第二半导体层112上的S/D外延层130之间存在间隙或间隔131。在其他实施例中，S/D外延层130彼此合并，并且在形成在相邻的第二半导体层112上的S/D外延层130之间不存在间隙或间隔。
在其他实施例中，SiC、SiCP和/或SiP用作S/D外延层130。在沟道是诸如InmGa1-mAs的化合物半导体的情况下，掺杂的外延膜可以是例如InnGa1-nAs，其中，n小于或等于m。
参考图9A至图9C，图9A至图9C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在形成S/D外延层130之后，形成接触蚀刻停止层(CESL)129，然后在S/D区、隔离绝缘层和伪栅极结构之间形成第一ILD层133。
CESL 129包括氧化硅、氮化硅和氮氧化硅(SiON)的一层或多层。在一些实施例中，CSEL129的厚度在从约1nm至约20nm的范围内。
第一ILD层133可以包括单层或多层。在一些实施例中，第一ILD层133包括SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但还可以使用其他合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成第一ILD层133。可以实施诸如CMP工艺的平坦化工艺以去除多余的材料。在一些实施例中，通过平坦化工艺，暴露伪栅电极层123的上表面。
参考图10A至图10C，图10A至图10C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
后续地，去除伪栅电极123和伪栅极介电层121，从而形成栅极间隔135。去除工艺可以包括一个或多个蚀刻工艺。例如在一些实施例中，去除工艺包括使用干蚀刻或湿蚀刻来选择性地蚀刻。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以可选地使用诸如N2、O2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O等。可以使用诸如稀释的HF酸的湿蚀刻工艺来去除伪栅极介电层。可以使用其他工艺和材料。
参考图11A至11C，图11A至图11C示出根据本发明的实施例的FinFET制造工艺的各个阶段中的一个。
在去除伪栅极结构之后，在沟道鳍结构上方形成栅极介电层139。在一些实施例中，栅极介电层139包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括金属氧化物或Hf、Al、Zr的硅酸盐、它们的组合和它们的多层的一层或多层。其他合适的材料包括以金属氧化物、金属合金氧化物和它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性的材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层139的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层139具有约0.5nm至约5nm的厚度。在一些实施例中，还在侧壁间隔件127的侧面上形成栅极介电层139。
在一些实施例中，在形成栅极介电层139之前，可以在沟道鳍结构上方形成界面层(未示出)，并且在界面层上方形成栅极介电层139。界面层有助于缓冲后续从下面的半导体材料形成的高k介电层。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例可以利用用于界面层的不同的材料或方法。在一个实施例中，界面层具有约0.2nm至约1nm的厚度。
在形成栅极介电层139之后，在栅极介电层139上方形成栅电极140。栅电极140可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的金属。在一些实施例中，栅电极140包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta等金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，栅电极140具有在约5nm至约100nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺来形成栅电极140。可以实施诸如CMP的平坦化工艺以除去多余的材料。
在本发明的特定实施例中，在形成栅电极140之前，在栅极介电层139上设置一个或多个功函调整层141(参考图1A)。功函调整层141由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层的导电材料制成。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
参考图12A至图12C，图12A至图12C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
然后，凹进栅电极140和功函调整层，从而形成栅极凹槽143。在一些实施例中，栅极凹槽143的深度D2在从约10nm至约100nm的范围内。在一些实施例中，当栅电极140主要由W制成时，可以使用例如使用Cl2/O2/BCl3的干蚀刻工艺在24℃至150℃的温度范围内并且在低于1Torr的压力下来凹进栅电极。
参考图13A至图13C，图13A至图13C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
栅极凹槽143填充有绝缘材料，从而在凹进的栅电极140上形成栅极覆盖层142。在后续工艺期间，栅极覆盖层142保护栅电极140。在一些实施例中，栅极覆盖层142包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、它们的组合等，但还可以使用其他合适的介电膜。可以使用例如CVD、PVD、旋涂等形成栅极覆盖层142。可以使用其他合适的工艺步骤。可以实施诸如CMP的平坦化工艺，以除去多余的材料。
参考图14A至图14C，图14A至图14C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在形成栅极覆盖层142之后，通过使用合适的蚀刻操作去除第一ILD层133。
参考图15A至图15C，图15A至图15C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在去除第一ILD层133之后，形成牺牲层150以完全覆盖栅电极。牺牲层150由非晶硅、多晶硅、非晶锗、多晶锗、非晶硅锗、多晶硅锗、金属氮化物、金属硅化物、金属氧化物和金属的一层或多层制成，其中，该牺牲层相对于氧化硅基材料和氮化硅基材料具有高的蚀刻选择性(例如，5或更多)。可以通过PVD、CVD、溅射沉积或本领域已知且使用的用于沉积导电材料的其他技术来沉积牺牲层150。
参考图16A至图16C，图16A至图16C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在牺牲层150上形成硬掩模层152。硬掩模层152包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3等的一层或多层，但还可以使用其他合适的介电膜。可以通过PVD、CVD、溅射沉积或本领域已知且使用的用于沉积导电材料的其他技术来沉积硬掩模层152。
参考图17A至图17C，图17A至图17C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
然后，通过使用光刻和蚀刻操作来图案化硬掩模层152。图案化的硬掩模层152覆盖后续将形成S/D接触件的区域。
参考图18A至图18C，图18A至图18C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
通过使用图案化的硬掩模层152作为蚀刻掩模，蚀刻牺牲层150，从而形成开口153。可以通过干蚀刻或湿蚀刻来蚀刻牺牲层150。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以可选地使用诸如N2、O2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O等。
参考图19A至图19C，图19A至图19C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在形成开口153之后，用第二ILD层155填充开口。第二ILD层155可以包括单层或多层。在一些实施例中，第二ILD层155包括SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但还可以使用其他合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成第二ILD层155。可以实施诸如CMP工艺的平坦化工艺以去除多余的材料。
参考图20A至图20C，图20A至图20C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在形成第二ILD层155之后，去除牺牲层150，从而形成S/D接触开口158。去除牺牲层150的蚀刻操作基本上停止在CESL 129上。
参考图21A至图21C，图21A至图21C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
在形成S/D接触开口158之后，通过使用合适的蚀刻操作，从S/D外延层130去除CESL 129。在一些实施例中，当S/D外延层(鳍沟道)位于S/D接触开口158的封闭位置(closed)或边缘上时，不从S/D外延层130完全去除CESL 129。
参考图22A至图22D，图22A至图22D示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。图22D是图22C的一个鳍结构的放大图。
在通过去除CESL 129暴露S/D外延层130之后，在暴露的S/D外延层130上形成金属层160以用于形成硅化物。金属层160包括Ti、Ta、Ni、Co和W中的一种或多种。在一些实施例中，金属层160的厚度在从约1nm至约10nm的范围内。在特定实施例中，在金属层160上进一步形成由TiN制成的覆盖层。
在特定实施例中，如图22D所示，金属层160完全填充相邻的S/D外延层130之间的间隙/间隔。此外，还在第二ILD 155的侧壁和隔离绝缘层105的上表面上形成金属层160。
可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺来形成金属层160和覆盖层。
参考图23A至图23D，图23A至图23D示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。图23D是图23C的一个鳍结构的放大图。
通过施加热量，金属层160与S/D外延层130反应，从而形成硅化物层162，以减小S/D结构和之后形成的接触金属之间的Rc。在一些实施例中，硅化物层162具有在约0.5nm和约10nm之间的厚度。
在一些实施例中，金属层160保留在诸如第二ILD层、隔离绝缘层105、侧壁间隔件127和/或栅极覆盖层142的绝缘材料层上。在特定实施例中，在形成硅化物层162之后，实施蚀刻工艺以除去多余的金属层160。
参考图24A至图24C，图24A至图24C示出根据本发明的实施例的用于FinFET制造工艺的各个阶段中的一个。
后续地，在S/D接触开口158中形成S/D接触件165，以接触形成在S/D外延层130上的硅化物层162。
S/D接触件165可以包括单层或多层结构。例如，在一些实施例中，S/D接触件165包括诸如扩散阻挡层、粘合层等的接触衬垫层，以及形成在接触开口158中的接触衬垫层上方的接触主体。接触衬垫层可以包括由ALD、CVD等形成的Ti、TiN、Ta、TaN等。接触主体可以通过沉积诸如Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、它们的合金、它们的组合等的一层或多层的导电材料来形成，但是还可以使用其他合适的金属。可以实施诸如CMP的平坦化工艺，以从第二ILD层155和栅极覆盖层142的表面去除多余的材料。
在形成S/D接触件165之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图25A至图30B示出根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的S/D区的示例性截面图。
在图25A和图25B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。当形成金属层160时，金属层160填充间隙。在形成硅化物层162之后，保留S/D外延层的部分，并且在硅化物层162上和间隙中存在未反应的金属层160。
在图26A和图26B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。在形成金属层160之后，仍然存在间隙。在形成硅化物层162之后，保留S/D外延层的部分，并且消耗沉积在S/D外延层130上的基本所有的金属层160以形成硅化物层162。用于S/D接触件165的导电材料填充间隙。
在图27A和图27B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。在形成金属层160之后，仍然存在间隙。在形成硅化物层162之后，保留S/D外延层的部分，并且在硅化物层162上且在间隙中存在未反应的金属层160，但仍然存在间隙。用于S/D接触件165的导电材料填充间隙。
在图28A和图28B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。当形成金属层160时，金属层160填充间隙。在形成硅化物层162之后，不保留S/D外延层的部分，并且在硅化物层162上和间隙中存在未反应的金属层160。
在图29A和图29B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。在形成金属层160之后，仍然存在间隙。在形成硅化物层162之后，不保留S/D外延层的部分，并且消耗沉积在S/D外延层130上的基本所有的金属层160以形成硅化物层162。用于S/D接触件165的导电材料填充间隙。
在图30A和图30B中，在形成S/D外延层130之后，在相邻的S/D外延层之间存在间隙/间隔。在形成金属层160之后，仍然存在间隙。在形成硅化物层162之后，不保留S/D外延层的部分，并且在硅化物层162上且在间隙中存在未反应的金属层160，但仍然存在间隙。用于S/D接触件165的导电材料填充间隙。
图31A至图31C示出根据本发明的其他实施例的鳍式场效应晶体管(FinFET)的示例性视图。在该实施例中，除了形成两对第一半导体层110和第二半导体层112、114作为沟道鳍结构之外，该结构与图24A至图24C的结构大致相同。
图32A至图36C示出根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段。
贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图32A至图36C中，“A”图(例如，图32A、图33A等)示出立体图，“B”图(例如，图32B、33B等)示出沿着切割栅极之间的间隔的栅极方向(Y方向)的截面图，以及“C”图(例如，图32C、图33C等)示出沿着沟道方向(X方向)的截面图。应当理解，可以在图32A至图36C所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，使用与先前相对于图2A至图24C描述的实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
参考图32A至图32C，在如图13A至13C所示的结构之后，在第一ILD层133和栅极结构上方形成掩模层201。掩模层201包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3等的一层或多层，但还可以使用其他合适的介电膜。可以通过PVD、CVD、溅射沉积或本领域已知且使用的用于沉积导电材料的其他技术来沉积掩模层201。
参考图33A至图33C，通过使用图案化操作来图案化掩模层201，并且通过使用图案化的掩模层201作为蚀刻掩模，蚀刻第一ILD层133和CESL 129以形成开口203，通过开口203暴露S/D外延层130。
参考34A至图34C，在暴露S/D外延层130之后，在暴露的S/D外延层130上形成金属层160以用于形成硅化物。金属层160包括Ti、Ta、Ni、Co和W中的一种或多种。在一些实施例中，金属层160的厚度在从约1nm至约10nm的范围内。在特定实施例中，在金属层160上进一步形成由TiN制成的覆盖层。在特定实施例中，还在第一ILD 133的侧壁和隔离绝缘层105的上表面上形成金属层160。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺来形成金属层160和覆盖层。
参考图35A至图35C，通过施加热量，金属层160与S/D外延层130反应，从而形成硅化物层162。在一些实施例中，硅化物层162具有介于约0.5nm和约10nm之间的厚度。
在一些实施例中，金属层160保留在诸如第一ILD层、隔离绝缘层105、侧壁间隔件127和/或栅极覆盖层142的绝缘材料层上。在特定实施例中，在形成硅化物层162之后，实施蚀刻工艺以除去多余的金属层160。
参考图36A至图36C，后续地，在S/D接触开口203中形成S/D接触件165，以接触形成在S/D外延层130上的硅化物层162。
S/D接触件165可以包括单层或多层结构。例如，在一些实施例中，S/D接触件165包括诸如扩散阻挡层、粘合层等的接触衬垫层，以及形成在接触开口203中的接触衬垫层上方的接触主体。接触衬垫层可以包括由ALD、CVD等形成的Ti、TiN、Ta、TaN等。接触主体可以通过沉积诸如Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、它们的合金、它们的组合等的一层或多层的导电材料来形成，但是还可以使用其他合适的金属。可以实施诸如CMP的平坦化工艺以从第一ILD层133和栅极覆盖层142的表面去除多余的材料。
在形成S/D接触件165之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，束状沟道层(例如，第二半导体层112、114)插入主沟道层(例如，第一半导体层110)内以保持沟道应变并增加主沟道层的沟道高度。因此，可以增加沟道电流密度并提高器件性能。此外，由于通过从S/D区选择性地蚀刻主沟道层而仅将束状沟道层(例如，第二半导体层112、114)延伸到S/D区中作为线状，在保持沟道应变的情况下实现适当的S/D邻近推进蚀刻，并获得S/D接触件中的金属全环绕(metal-all-around)结构。该金属接触结构可以扩大接触接合面积以降低接触电阻。
根据本发明的一个方面，半导体器件包括鳍式场效应晶体管(FinFET)。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是的第二半导体层的厚度的三至十倍。
根据本发明的另一方面，半导体器件包括鳍式场效应晶体管(FinFET)。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括外延形成在鳍上的第一半导体层，外延形成在第一半导体层上的第二半导体层，外延形成在第二半导体层上的第三半导体层，以及形成在第三半导体层上方的第四半导体层。第一半导体层和第三半导体层由第一半导体材料制成。第二半导体层由具有与第一半导体材料不同的晶格常数的第二半导体材料制成。第一半导体层和第三半导体层的厚度是第二半导体层的厚度的三到十倍。第二半导体层延伸到源极和漏极中，并且第一半导体层和第三半导体层不延伸到源极和漏极中。
根据本发明的另一方面，在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在衬底上形成至少两对第一半导体层和形成在第一半导体层上的第二半导体层。图案化两对第一半导体层和第二半导体层以及衬底，从而形成由第一半导体层和第二半导体层的部分形成的沟道鳍和由衬底的部分形成的基底鳍。形成源极和漏极。在由沟道鳍的部分形成的沟道层上方形成栅极结构。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。
根据本发明的一些实施例，提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：沟道，设置在鳍上；栅极，设置在所述沟道上方；以及源极和漏极，其中：所述沟道包括至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上，所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及至少在一对第一半导体层和第二半导体层中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
在上述半导体器件中，所述沟道包括三对所述第一半导体层和所述第二半导体层，所述第二半导体层形成在所述第一半导体层上。
在上述半导体器件中，所述第二半导体层是Si，并且所述第一半导体层是Si1- xGex，其中，0.1<x<0.9。
在上述半导体器件中，所述第二半导体层是Si，并且所述第一半导体层是Si1- xGex，其中，0.2<x<0.4。
在上述半导体器件中，所述第二半导体层的厚度为1nm至5nm。
在上述半导体器件中，所述第一半导体层的厚度为10nm至30nm。
在上述半导体器件中，最上面的一对中的所述第二半导体层的厚度大于一个或多个剩余对中的所述第二半导体层的厚度。
在上述半导体器件中，所述沟道具有底部宽度大于顶部宽度的锥形形状。
在上述半导体器件中，至少一对中的所述第一半导体层的厚度不同于多个剩余对的一对中的所述第一半导体层的厚度。
根据本发明的另一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：沟道，设置在鳍上；栅极，设置在所述沟道上；以及源极和漏极，其中：所述沟道包括：第一半导体层，外延形成在所述鳍上；第二半导体层，外延形成在所述第一半导体层上；第三半导体层，外延形成在所述第二半导体层上；和第四半导体层，形成在所述第三半导体层上方，所述第一半导体层和所述第三半导体层由第一半导体材料制成，所述第二半导体层由具有与所述第一半导体材料不同的晶格常数的第二半导体材料制成，所述第一半导体层和所述第三半导体层的厚度是所述第二半导体层的厚度的三到十倍，以及所述第二半导体层延伸到所述源极和所述漏极中，并且所述第一半导体层和所述第三半导体层不延伸到所述源极和所述漏极中。
在上述半导体器件中，所述第四半导体层由所述第二半导体材料制成。
在上述半导体器件中，所述第四半导体层的厚度等于或大于所述第二半导体层的厚度，并且小于所述第一半导体层和所述第三半导体层的厚度。
在上述半导体器件中，所述第一半导体材料是Si1-xGex，并且所述第二半导体材料是Si1-yGey，其中，0≤y<x<1.0。
在上述半导体器件中，外延源极/漏极层形成在所述第二半导体层的部分周围，所述第二半导体层的部分延伸到所述源极和漏极中。
在上述半导体器件中，在所述外延源极/漏极层上形成硅化物层。
在上述半导体器件中，还包括接触所述源极的源极接触件，其中：所述硅化物层包裹在所述外延源极/漏极层周围，以及所述源极接触件包裹在所述硅化物层周围。
在上述半导体器件中，所述第四半导体层延伸到所述源极和所述漏极中，以及在所述第二半导体层的部分周围和所述第四半导体层的部分周围形成外延源极/漏极层，所述第二半导体层的部分和所述第四半导体层的部分延伸到所述源极和所述漏极中。
在上述半导体器件中，所述沟道还包括，位于所述第三半导体层和所述第四半导体层之间的以下层：第五半导体层，外延地形成在所述第三半导体层上；以及第六半导体层，外延地形成在所述第五半导体层上，所述第四半导体层外延地形成在所述第六半导体层上，以及所述第六半导体层的厚度为所述第二半导体层的厚度和所述第五半导体层的厚度的三倍至十倍，以及所述第五半导体层延伸到所述源极和所述漏极中，并且所述第六半导体层不延伸到所述源极和所述漏极中。
在上述半导体器件中，在沟道方向上，所述第三半导体层的宽度小于所述第一半导体层的宽度，并且大于所述第六半导体层的宽度。
根据本发明的又一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在衬底上形成至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上；图案化至少两对所述第一半导体层和所述第二半导体层以及所述衬底，从而形成由所述第一半导体层和所述第二半导体层的部分形成的沟道鳍以及由所述衬底的部分形成的基底鳍；形成源极和漏极；以及在由所述沟道鳍的部分形成的沟道层上方形成栅极结构，其中：所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及至少在一对中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例或实例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：
沟道，设置在鳍上；
栅极，设置在所述沟道上方；以及
源极和漏极，其中：
所述沟道包括至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上，
所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及
至少在一对第一半导体层和第二半导体层中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
2.根据权利要求1所述的半导体器件，其中，所述沟道包括三对所述第一半导体层和所述第二半导体层，所述第二半导体层形成在所述第一半导体层上。
3.根据权利要求1所述的半导体器件，其中，所述第二半导体层是Si，并且所述第一半导体层是Si1-xGex，其中，0.1<x<0.9。
4.根据权利要求1所述的半导体器件，其中，所述第二半导体层是Si，并且所述第一半导体层是Si1-xGex，其中，0.2<x<0.4。
5.根据权利要求4所述的半导体器件，其中，所述第二半导体层的厚度为1nm至5nm。
6.根据权利要求5所述的半导体器件，其中，所述第一半导体层的厚度为10nm至30nm。
7.根据权利要求1所述的半导体器件，其中，最上面的一对中的所述第二半导体层的厚度大于一个或多个剩余对中的所述第二半导体层的厚度。
8.根据权利要求1所述的半导体器件，其中，所述沟道具有底部宽度大于顶部宽度的锥形形状。
9.一种包括鳍式场效应晶体管(FinFET)的半导体器件，所述鳍式场效应晶体管包括：
沟道，设置在鳍上；
栅极，设置在所述沟道上；以及
源极和漏极，其中：
所述沟道包括：
第一半导体层，外延形成在所述鳍上；
第二半导体层，外延形成在所述第一半导体层上；
第三半导体层，外延形成在所述第二半导体层上；和
第四半导体层，形成在所述第三半导体层上方，
所述第一半导体层和所述第三半导体层由第一半导体材料制成，
所述第二半导体层由具有与所述第一半导体材料不同的晶格常数的第二半导体材料制成，
所述第一半导体层和所述第三半导体层的厚度是所述第二半导体层的厚度的三到十倍，以及
所述第二半导体层延伸到所述源极和所述漏极中，并且所述第一半导体层和所述第三半导体层不延伸到所述源极和所述漏极中。
10.一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：
在衬底上形成至少两对第一半导体层和第二半导体层，所述第二半导体层形成在所述第一半导体层上；
图案化至少两对所述第一半导体层和所述第二半导体层以及所述衬底，从而形成由所述第一半导体层和所述第二半导体层的部分形成的沟道鳍以及由所述衬底的部分形成的基底鳍；
形成源极和漏极；以及
在由所述沟道鳍的部分形成的沟道层上方形成栅极结构，其中：
所述第一半导体层具有与所述第二半导体层不同的晶格常数，以及
至少在一对中，所述第一半导体层的厚度是所述第二半导体层的厚度的三至十倍。
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