CN109427776A - 用于半导体器件的自对准结构、半导体结构及其形成方法 - Google Patents

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    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明涉及一种半导体器件及其制造方法，并且更特别地涉及一种具有自对准的隔离结构的半导体器件。本发明提供了自对准的隔离鳍，可以通过在形成在间隔层中的开口中沉积介电材料或通过用介电材料替换鳍的部分来形成该自对准的隔离鳍。自对准的隔离鳍可以通过所使用的光刻工艺的临界尺寸彼此分离。自对准的隔离鳍之间或自对准的隔离鳍和有源鳍之间的间隔可以大致等于或大于有源鳍的间隔。

Description

用于半导体器件的自对准结构、半导体结构及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(例如，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(例如，可使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
发明内容
根据本发明的一方面，提供了一种半导体结构，包括：衬底；第一鳍和第二鳍，从所述衬底突出；间隔层，形成在所述衬底上方以及所述第一鳍和所述第二鳍的相对侧壁上；隔离鳍结构，形成在所述间隔层上方以及所述第一鳍和所述第二鳍的相对侧壁之间；介电隔离鳍，邻接所述第一鳍和所述第二鳍以及所述隔离鳍结构；以及栅极结构，形成在所述隔离鳍结构以及所述第一鳍和所述第二鳍上方。
根据本发明的另一方面，提供了一种形成半导体结构的方法，所述方法包括：形成从衬底突出的第一鳍和第二鳍；在所述衬底上方以及所述第一鳍和所述第二鳍的相对侧壁上形成间隔层，其中，所述间隔层形成介于所述第一鳍和所述第二鳍的相对侧壁之间的开口；在所述开口中形成隔离鳍结构；形成邻接所述第一鳍和所述第二鳍以及所述隔离鳍结构的介电隔离鳍；回蚀刻所述间隔层，使得所述隔离鳍结构、所述第一鳍和所述第二鳍以及所述介电隔离鳍从所述间隔层突出；在所述隔离鳍结构以及所述第一鳍和所述第二鳍上方形成栅极结构；以及在所述栅极结构中形成栅极隔离结构，其中，所述栅极隔离结构形成在所述隔离鳍结构上方。
根据本发明的又一方面，提供了一种半导体结构，包括：衬底；多个第一鳍和多个第二鳍，从所述衬底突出；介电隔离鳍，形成在所述多个第一鳍和所述多个第二鳍之间，其中，所述介电隔离鳍邻接所述多个第一鳍和所述多个第二鳍；以及平行的多个平行栅极结构，其中，所述多个平行栅极结构中的第一栅极结构形成在所述介电隔离鳍上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的半导体结构的截面图。
图2A-图2C分别是根据一些实施例的在衬底上形成有源鳍结构和间隔层之后部分制造的鳍式结构(fin-based structure，又称基于鳍的结构)的等轴视图、截面图和顶视图。
图3A-图3C分别是根据一些实施例的在形成自对准的隔离鳍之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图4A-4B分别是根据一些实施例的在回蚀刻隔离层并设置栅极介电层之后部分制造的鳍式结构的等轴视图和截面图。
图5A-图5C分别是根据一些实施例的在形成牺牲结构和外延源极/漏极结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图5D-图5E是根据一些实施例的在使用回蚀刻和生长方法形成外延源极/漏极结构之后部分制造的鳍式结构的截面图。
图6A-图6C分别是在形成层间介电层并实施栅极替换工艺之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图7A-图7C是根据一些实施例的在形成隔离结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图8A-图8C是根据一些实施例的在形成源极/漏极接触件之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图8D是根据一些实施例的具有形成在自对准的隔离鳍上方的源极/漏极接触件的部分制造的鳍式结构的截面图。
图9A-图9C是根据一些实施例的在衬底上形成有源鳍结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图10A-图10C分别是根据一些实施例的在开口中形成自对准的隔离鳍之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图11A-图11C分别是根据一些实施例的在回蚀刻隔离结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图12A-图12C分别是根据一些实施例的在形成栅极介电层、牺牲结构和外延源极/漏极结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图13A-图13C分别是在形成层间介电层并实施栅极替换工艺之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图14A-图14C分别是根据一些实施例的在形成栅极隔离结构之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图15A-图15C是根据一些实施例的在形成源极/漏极接触件之后部分制造的鳍式结构的等轴视图、截面图和顶视图。
图16是根据一些实施例的通过在形成在间隔层中的凹槽中沉积介电材料来形成自对准的隔离鳍的示例性方法的流程图。
图17是根据一些实施例的通过用介电材料替换鳍的部分来形成自对准的隔离鳍的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以设置另外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本文所用的首字母缩写“FET”是指场效应晶体管。FET的实例是金属氧化物半导体场效应晶体管(MOSFET)。例如，MOSFET可以是(i)在诸如半导体晶圆的衬底的平面中和上创建的平面结构或(ii)创建的垂直结构。
术语“FinFET”是指鳍式场效应晶体管，其中，该晶体管是形成在鳍上方并相对于晶圆的平面垂直定向的FET。
“S/D”是指形成FET的两个端子的源极/漏极结。
本文所用的术语“垂直”是指名义上垂直于衬底的表面。
措辞“外延层”是指单晶材料的层或结构。同样，措辞“外延生长”是指单晶材料的层或结构。外延生长的材料可以是掺杂的或未掺杂的。
本文所用的术语“标称”是指在产品或工艺的设计阶段期间设置的用于组件或工艺操作的特性或参数的期望值或目标值，以及上文中值的范围和/或下文中期望的值。值的范围可能是由于制造工艺或公差的轻微变化。
本文所用的术语“大致”表示给定量的值改变该值的±1％至±5％。
本文所用的术语“约”表示给定量的值改变该值的±10％。
硅基晶体管的性能和可扩展性接近极限值。例如，随着器件尺寸按比例缩小以实现更高的封装密度，缩小硅基晶体管变得更具挑战性。鳍式场效应晶体管(FinFET)器件可以用于解决这些挑战，因为其紧凑的形状因数(form factor)和诸如，例如驱动电流增强和亚阈值泄漏减小的改进性能。
FinFET使用垂直的器件结构。在鳍中形成FinFET的沟道区，并且在鳍的侧壁和顶面上方设置栅极结构。围绕沟道的栅极结构提供了从三侧控制沟道区的优势。虽然FinFET表现出改进的性能，但它们还面临挑战。随着结构尺寸和分离度的降低，晶体管性能在多个方面受到不利的影响。例如，主体厚度的减小(与鳍宽度的减小相对应)降低了通过沟道区的载流子的迁移率。结构分离度的减少可能导致位于相邻结构之间的高纵横比(例如，间隙结构的深度与宽度的比率)的间隙。高纵横比可能导致介电材料沉积期间过早密封间隙结构，并导致FinFET中的电短路。此外，负载效应可能在具有不同的临界尺寸或图案密度的器件上加剧，导致较低的产量和降低的器件性能。由于不同的图案化(例如，图案密度、部件的纵横比和/或部件的组成/反射率)，可以从半导体器件的蚀刻速率变化得到负载效应。为了降低负载效应并提供均匀的图案密度，可以使用伪栅极结构来填充FinFET之间的区域以实现均匀的栅极密度。可以在浅沟槽隔离(STI)层上方形成伪栅极结构，并且与相邻FinFET的有源栅极结构平行。然而，在没有足够的机械支撑的情况下，伪栅极结构可能会坍塌并导致器件中的缺陷。
根据本发明的各个实施例提供了在FinFET结构中形成自对准的隔离鳍的机制。在一些实施例中，可以通过在形成在间隔层中的凹槽中沉积介电材料来形成自对准的隔离鳍。在一些实施例中，可以通过用介电材料替换鳍的部分来形成自对准的隔离鳍。在一些实施例中，可以通过诸如所使用的光刻工艺的临界尺寸的最小设计规则间隔来将自对准的隔离鳍彼此分离。自对准的隔离鳍之间的间隔可大致等于或大于FinFET结构的有源鳍之间的间隔。
根据本发明的各个实施例，在半导体结构中使用自对准的隔离鳍尤其提供了以下益处(i)均匀蚀刻、无空隙金属源极/漏极接触件而无缝隙；(ii)通过将栅极结构锚定在自对准的隔离鳍上来防止栅极结构坍塌；(iii)在外延源极/漏极形成期间防止底切STI层；(iv)通过使用自对准的隔离鳍作为阻挡层来防止相邻的外延源极/漏极之间的外延桥接；(v)通过使用自对准的隔离鳍作为阻挡层来提供栅极结构之间的隔离；以及(vi)由于减薄的金属源极/漏极接触件的寄生电容降低而导致AC增益增加。
在描述与FinFET结构中的自对准的隔离鳍的实施例有关的实施例之前，给出了FinFET的示例性结构。图1提供了根据一些实施例的包括部分制造的FinFET的半导体器件的等轴视图。
图1是根据本发明的一些实施例的半导体结构100的等轴视图。半导体结构100包括FinFET。半导体结构100包括衬底102、多个鳍104、多个隔离结构106以及栅极结构108。在每个鳍104的侧壁和顶面上方设置栅极结构108。鳍104和隔离结构106分别具有顶面114和118。栅极结构108包括栅极介电结构115和栅电极结构117。在一些实施例中，栅极结构108可以包括一个或多个另外的层或结构。
图1示出在栅电极结构117的顶面上设置的硬掩模120。硬掩模120用于诸如通过蚀刻来图案化栅极结构108。在一些实施例中，硬掩模120由诸如例如氮化硅的介电材料制成。在栅极介电层和栅电极层的图案化工艺(例如，蚀刻)形成栅极结构108之后获取图1的等轴视图。集成电路可以包括多个这样的和类似的栅极结构。
多个鳍104中的每个包括一对源极/漏极(S/D)端子，其中，源极端子称为源极区110S并且漏极端子称为漏极区110D。源极区110S和漏极区110D是可互换的并形成在鳍104中、上和/或周围。鳍104的沟道区位于栅极结构108下方。如图1所示，栅极结构108具有栅极长度L和栅极宽度(2xHF+WF)。在一些实施例中，栅极长度L在约10nm至约30nm的范围内。在一些实施例中，栅极长度L在约3nm至约10nm的范围内。在一些实施例中，鳍宽度WF在约6nm至约12nm的范围内。在一些实施例中，鳍宽度W在约4nm至约6nm的范围内。在一些实施例中，从鳍顶面114至栅极结构108的顶部测量的栅极结构108的栅极高度HG在约50nm至约80nm的范围内。在一些实施例中，从隔离结构顶面118至鳍顶面114测量的鳍104的鳍高度HF在约5nm至约100nm的范围内。
根据一些实施例，衬底102可以是硅衬底。在一些实施例中，衬底102可以是(i)诸如锗的另一半导体；(ii)包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)和/或锑化铟的化合物半导体；(iii)包括硅锗(SiGe)的合金半导体；或(iv)它们的组合。在一些实施例中，衬底102可以是绝缘体上半导体(SOI)。在一些实施例中，衬底102可以是外延材料。
鳍104是形成一个或多个晶体管的有源区。鳍104可以包括：(i)硅(Si)或诸如锗的另一元素半导体；(ii)包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟的化合物半导体；(iii)包括SiGe的合金半导体；或(iv)它们的组合。可以使用包括图案化和蚀刻工艺的合适工艺来制造鳍104。图案化工艺可以包括在衬底上方(例如，硅层上)形成光刻胶层，将抗蚀剂暴露于图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。然后掩模元件可以用于保护衬底的区域，而蚀刻工艺在衬底102中形成凹槽，留下突出的鳍。可以使用反应离子蚀刻(RIE)和/或其他合适的工艺蚀刻凹槽。在衬底102上形成鳍104的许多其他方法可能是合适的。例如，根据一些实施例，鳍104可以包括外延材料。
隔离结构106可以部分地填充凹槽并且可以由诸如，例如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、其他合适的绝缘材料和/或它们的组合的介电材料制成。在一些实施例中，隔离结构106可以是浅沟槽隔离(STI)结构，并且通过在衬底102中蚀刻沟槽来形成该隔离结构。然后可以用绝缘材料填充沟槽，接着是化学机械抛光(CMP)和回蚀刻工艺。用于隔离结构106和/或鳍104的其他制造技术是可能的。隔离结构106可以包括诸如，例如具有一个或多个衬垫层的结构的多层结构。还可以通过使用多步沉积和处理工艺沉积增强的间隙填充层，以消除间隙填充材料中的空隙和接缝来形成隔离结构106。
根据一些实施例，栅极结构108可以包括栅极介电层115、栅电极结构117和/或一个或多个另外的层。在一些实施例中，栅极结构108使用多晶硅作为栅电极结构117。还在图13A-图13C中示出在栅电极结构117的顶面上设置硬掩模120。硬掩模120用于诸如通过蚀刻来图案化栅极结构108。在一些实施例中，硬掩模120由诸如氮化硅的介电材料制成。
尽管栅极结构108描述为使用栅电极结构117的多晶硅或非晶硅，但是栅极结构108可以是诸如形成在用于形成金属栅极结构的替换栅极工艺中的牺牲栅极结构。可以实施替换栅极工艺和相关的制造步骤，以及在这些图中没有示出。金属栅极结构可以包括阻挡层、栅极介电层、功函数层、填充金属层和/或用于金属栅极结构的其他合适的材料。在一些实施例中，金属栅极结构可以包括覆盖层、蚀刻停止层和/或其他合适的材料。
可以包括在金属栅极结构中的示例性p型功函数金属是TiN、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、铂(Pt)、其他合适的p型功函数材料或它们的组合。可以包括在金属栅极结构中的示例性n型功函数金属是Al、钛(Ti)、银(Ag)、钽铝(TaAl)、碳化钽铝(TaAlC)、氮化钽铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料或它们的组合。功函数与功函数层的材料组成相关。因此，选择功函数层的材料以调整其功函数，使得通过形成在相应区域中的器件可以实现期望的阈值电压Vth。可以通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、其他合适的工艺和/或它们的组合来沉积功函数层。
可以在功函数金属层上方沉积填充金属层。填充金属层填充通过去除牺牲栅极结构而形成的沟槽或开口的剩余部分。填充金属层可以包括Al、W、铜(Cu)和/或其他合适的材料。可以通过ALD、CVD、物理汽相沉积(PVD)、镀、其他合适的工艺和/或它们的组合来形成填充金属。
上述半导体器件结构100包括鳍104和栅极结构108。半导体器件结构100可以包括形成在鳍104上方的多个栅极结构108。例如，半导体器件结构100可能需要另外的处理以形成诸如轻掺杂的漏极(LDD)区和掺杂的S/D结构的各个部件。术语“LDD区”用于描述设置在晶体管的沟道区和晶体管的S/D区中的至少一个之间的轻掺杂区。可以通过掺杂在鳍104中形成LDD区。离子注入可以用于例如掺杂工艺。其他工艺可以用于掺杂LDD区。
图2A-图15C示出各个半导体器件中的自对准的隔离鳍的制造工艺。在图2A-图8D中，根据一些实施例，可以通过将介电材料沉积在形成在间隔层中的凹槽中来形成自对准的隔离鳍。在图9A-图15C中，根据一些实施例，可以通过用介电材料替换鳍的部分来形成自对准的隔离鳍。这里提供的制造工艺是示例性的，并且可以根据本发明实施在这些附图中未示出的替换工艺。
图2A-图2C是根据一些实施例的在衬底202上形成多个有源鳍结构204a-204d之后的示例性部分制造的半导体结构200的示图。图2A是示例性结构的3D图。图2B是沿着如图2A所示的示例性结构的A-A’线的结构的截面图。图2C是示例性结构的顶视图。
例如，衬底202可以由硅或诸如金刚石或锗(Ge)的一些其他合适的元素半导体；诸如碳化硅(SiC)、砷化铟(InAs)或磷化铟(InP)的合适的化合物半导体；或诸如碳化硅锗(SiGeC)、磷砷化镓(GaAsP)或磷化镓铟(GaInP)等合适的合金半导体制成。
在一些实施例中，如图2A所示，有源鳍结构204a-204d从衬底202突出。在一些实施例中，如图2B和图2C所示，有源鳍结构204a-204d是相互平行的并且在一个方向上延伸。虽然图2A-图2C示出了四个有源鳍结构204a-204d，但是半导体结构200可以包括更少或更多的有源鳍结构。在一些实施例中，例如，有源鳍结构204a-204d可以掺杂有诸如磷(P)和砷(As)的n型掺杂剂，或者诸如硼(B)和镓(Ga)的p型掺杂剂。在一些实施例中，一些鳍结构掺杂有n型掺杂剂并用在n型FinFET(例如，NMOS器件)中，而一些鳍结构掺杂有p型掺杂剂并用在p型FinFET中(例如，PMOS器件)。在一些实施例中，有源鳍结构204a-204d由硅或其他合适的材料制成。
在一些实施例中，通过使用各向异性蚀刻(例如，干蚀刻)图案化硬掩模层并蚀刻到衬底202中来形成有源鳍结构204a-204d。在一些实施例中，各向异性蚀刻使用基于氯和/或氟的化学物质。在各向异性刻蚀工艺期间通过硬掩模层阻挡被硬掩模层覆盖的区域，并且使未被硬掩模层覆盖的区域凹进，导致产生有源鳍结构204a-204d。
在一些实施例中，有源鳍结构204a-204d在A-A’方向上的宽度在约5nm和约20nm之间(例如，在6nm和10nm之间，在7nm和18nm之间，在10nm和15nm之间nm，或在12nm和18nm之间)。在一些实施例中，如图2B所示，有源鳍结构204a-204d可以具有从衬底202的上表面测量的在约100nm和约140nm之间(例如，在100nm和140nm之间)的高度H1。在一些实施例中，相邻的第一有源鳍结构204a和第二有源鳍结构204b之间的距离d1可以在约10nm和约25nm之间(例如，在12nm和20nm之间)。在一些实施例中，相邻的第三有源鳍结构204c和第四有源鳍结构204d之间的距离d2可以在约20nm和约55nm之间(例如，在30nm和45nm之间)。
在一些实施例中，隔离结构206可以填充位于有源鳍结构204a-204d之间的开口并且提供介于相邻的鳍之间的隔离。例如，隔离结构206可以由诸如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、FSG、低k介电材料、其他合适的绝缘材料和/或它们的组合的介电材料制成。在一些实施例中，隔离结构206可以是STI结构，并且通过沉积绝缘材料以填充开口并接着实施CMP和回蚀刻工艺来形成该隔离结构。用于隔离结构206的其他制造技术是可能的。例如，隔离结构206可以包括诸如具有一个或多个衬垫层的结构的多层结构。还可以通过使用多步沉积和处理工艺沉积增强的间隙填充层以消除间隙填充材料中的空隙和接缝来形成隔离结构206。通过去除硬掩模层并回蚀刻所沉积形成隔离结构206的材料的部分以回蚀刻来形成隔离结构206。在一些实施例中，去除硬掩模层包括使用蚀刻氮化硅的磷酸(H3PO4)实施湿化学工艺。在一些实施例中，可以使用CMP工艺去除硬掩模层。在去除硬掩模层之后，可以回蚀刻隔离结构206以暴露有源鳍结构204a-204d的部分。在一些实施例中，回蚀刻隔离结构206，使得剩余的隔离结构的顶面低于有源鳍结构204a-204d的顶面。例如，隔离结构206中的蚀刻工艺可以是诸如使用基于氧的等离子体的反应离子蚀刻(RIE)工艺的等离子体工艺。在一些实施例中，例如，RIE蚀刻工艺可以包括诸如氮气、四氟化碳(CF4)和/或其他合适的气体的其他蚀刻剂气体。回蚀刻隔离结构的许多其他方法也可能是合适的。在一些实施例中，如图2B所示，从剩余的隔离结构206的顶面至有源鳍结构204a-204d的顶面测量的有源鳍结构204a-204d的高度H2在约50nm和约90nm之间(例如，在65nm和70nm之间)。在回蚀刻隔离结构206之后，有源鳍结构204a-204d的部分可以从隔离结构206的剩余部分突出。
可以在有源鳍结构204a-204d的暴露的侧壁和平坦的顶面上并且在隔离结构206的暴露的顶面上沉积间隔层材料402’。在一些实施例中，间隔层材料402’可以直接形成在衬底202上方而不是隔离结构206上方。在一些实施例中，间隔层材料402’可以由氧化硅制成。在一些实施例中，例如，间隔层材料402’可以由诸如旋涂玻璃、氮化硅、氮氧化硅、FSG、低k介电材料、其他合适的绝缘材料的介电材料制成。在一些实施例中，可以通过ALD工艺沉积间隔层材料402’。在一些实施例中，例如，可以通过诸如等离子体增强ALD(PEALD)、CVD、PVD、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、金属有机(MOCVD)、远程等离子体CVD(RPCVD)、PECVD、其他合适的方法和/或它们的组合的任何合适的工艺来完成间隔层材料402’的沉积。在一些实施例中，如图2B所示，间隔层材料402’的厚度T1可以在约5nm至约30nm(例如，约15nm至约20nm)的范围内。在一些实施例中，在有源鳍结构204a-204d的平坦的顶面上沉积间隔层材料402’。还在有源鳍结构204a-204d之间的暴露表面中(诸如隔离结构206的暴露的侧壁和暴露的顶面)中沉积间隔层材料402’。例如，可以通过控制沉积工艺的诸如工艺时间、工艺温度、脉冲长度、等离子体功率、室压力、气体流量的沉积参数、其他合适的参数和/或它们的组合来实现间隔层材料402’的标称厚度T1。在一些实施例中，可以使用等离子体功率在约500W至约800W之间的范围内的PEALD工艺来沉积间隔层材料402’。在一些实施例中，沉积工艺的温度可以在约200℃至约400℃之间的范围内。在一些实施例中，沉积工艺可以是定时沉积工艺，其中，较长的处理时间可以导致较大的厚度T1，并且可以继续沉积工艺直到实现标称厚度。例如，可以沉积间隔层材料402’以大致填充第一有源鳍结构204a和第二有源鳍结构204b之间的开口。由于在开口中的有源鳍结构204a和204b的两个相对侧壁上沉积间隔层材料402’，所以厚度T1至少可以是距离d1的一半，以便大致填充有源鳍结构204a-204b之间的开口。
根据一些实施例，可以在第三有源鳍结构204c和第四有源鳍结构204d之间沉积间隔层材料402’以形成开口404。通过选择合适的处理沉积参数，开口404可以配置为创建间隔，从而用于后续沉积自对准的隔离鳍。如图2B-图2C所示，开口404具有高度H3和宽度d3。在一些实施例中，高度H3可以在约50nm和约90nm之间的范围内(例如，在65nm和70nm之间)。在一些实施例中，宽度d3可以在约5nm和约20nm之间(例如，在6nm和10nm之间、在7nm和18nm之间、在10nm和15nm之间nm、或在12nm和18nm之间)的范围内。
图3A-图3C是根据一些实施例的在将有源鳍结构204a-204d分成两组有源鳍结构之后的示例性部分制造的半导体结构200的示图。图3A是示例性结构的3D图。图3B是沿着如图3A所示的A-A’线的结构的截面图。图3C是示例性结构的顶视图。
如图3A所示，可以去除间隔层材料402’、有源鳍结构204a-204d和隔离结构206的部分，并且可以将有源鳍结构204a-204d的剩余部分分成相应的第一组有源鳍结构和第二组有源鳍结构。特别地，第一组有源鳍结构和第二组有源鳍结构分别包括有源鳍结构504a-504d和有源鳍结构504a’-504d’(由间隔层材料402’覆盖并且在图3A中未示出)。在一些实施例中，具有长度L的沟槽可以形成在有源鳍结构204a-204d中以将它们分成第一组有源鳍结构和第二组有源鳍结构。长度L可以在约10nm至约100μm之间的范围内。在一些实施例中，第一组有源鳍结构的长度LA可以在约100nm至约100μm之间(例如，在约100nm至约100μm之间)的范围内。在一些实施例中，第二组有源鳍结构的长度LB可以在约100nm至约100μm之间(例如，在约100nm至约100μm之间)的范围内。在一些实施例中，长度LA和LB可以大致类似。在一些实施例中，长度LA和LB可以不同。可以使用图案化和蚀刻工艺在半导体结构200中形成沟槽。在一些实施例中，示例性图案化工艺可以包括在间隔层材料402’的暴露表面上方形成光刻胶层，将抗蚀剂暴露于具有位于其上的图案的掩模或掩模版，实施曝光后烘焙工艺，并且显影抗蚀剂以形成掩模层。在一些实施例中，例如，掩模层可以是诸如氮化硅层、其他合适的层和/或它们的组合的硬掩模。可以使用例如反应离子蚀刻(RIE)工艺、湿蚀刻工艺、其他合适的工艺和/或它们的组合来蚀刻间隔层材料402’的未被掩模层保护的表面区域。在一些实施例中，通过控制蚀刻工艺的蚀刻参数(诸如，例如蚀刻剂气体类型、气体流速、蚀刻温度、等离子体功率、室压力、其他合适的参数和/或它们的组合)，使得间隔层材料402’与有源鳍结构204a-204d之间的蚀刻选择性大致类似。例如，蚀刻工艺可以是使用诸如CF4、氟仿(CHF3)、八氟丙烷(C3F8)、其它他合适的蚀刻剂气体和/或它们的组合的碳氟化合物气体的RIE工艺。蚀刻工艺可以是各向异性蚀刻工艺。在一些实施例中，可以使用不同的工艺去除间隔层材料402’和有源鳍结构204a-204d的暴露部分。蚀刻工艺可以是定时蚀刻工艺，其中，较长的处理时间可以导致较大的沟槽深度，并且可以继续蚀刻工艺，直到达到标称深度。例如，可以继续蚀刻工艺，直到去除有源鳍结构204a-204d的暴露部分并且暴露衬底202。在一些实施例中，有源鳍结构204a-204d和隔离结构206的部分保留在沟槽的底部。在蚀刻工艺之后，后续通过任何合适的工艺(诸如，例如任何合适的抗蚀剂剥离工艺、等离子体灰化工艺、硬掩模去除工艺和/或任何其他合适的工艺)去除掩模层。
然后在半导体结构200的开口404和沟槽中形成自对准的隔离鳍。在一些实施例中，形成自对准的隔离鳍包括用介电鳍材料填充开口404和沟槽。在一些实施例中，可以通过ALD工艺来实施开口404的填充。在一些实施例中，可以通过CVD或可流动CVD(FCVD)工艺来实施沟槽的填充。在一些实施例中，例如，可以通过诸如ALD、CVD、FCVD、PVD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其他合适的方法和/或它们的组合的任何合适的工艺来填充开口404和沟槽。在一些实施例中，在约400℃和约700℃之间(例如，400℃和600℃之间)的温度处实施用介电鳍材料填充开口404和沟槽的工艺。在一些实施例中，可以使用处理温度在约200℃和400℃之间的范围内的FCVD工艺来沉积介电鳍材料，接着进行后续的紫外(UV)固化和退火工艺。在一些实施例中，可以在约500℃至约800℃之间的范围内的温度处实施退火工艺。在一些实施例中，可以实施碳和/或氮的原位掺杂以在FCVD工艺期间固化或凝固介电鳍材料。在一些实施例中，介电鳍材料包括碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、其他合适的金属氧化物和/或它们的组合。在一些实施例中，形成自对准的隔离鳍还包括实施平坦化步骤(例如，CMP步骤)以去除位于间隔层材料402’的上表面上的多余的介电材料，使得自对准的隔离鳍的上表面和间隔层材料402’的上表面大致共面。介电鳍材料的沉积在开口404中形成自对准的隔离鳍604a-604b和604a’-604b’，并且在沟槽中形成自对准的隔离鳍604t。在第一组有源鳍结构的有源鳍结构504a-504d之间形成自对准的隔离鳍604a-604b，并且在第二组有源鳍结构的有源鳍结构504a’-504d’之间形成自对准的隔离鳍604a’-604b’。由于在沉积介电鳍材料之前限定并形成开口404和沟槽，所以当介电鳍材料填充暴露的开口和沟槽时不需要对准工艺。如图3B所示，自对准的隔离鳍604a-604b和604a’-604b’的宽度大致等于开口404的宽度d3。在一些实施例中，由于平面化工艺，自对准的隔离鳍604a-604b和604a’-604b’的高度可以大致等于开口404的深度H3，或者小于开口404的深度H3。在一些实施例中，高度H3可以在约50nm和约90nm之间(例如，在65nm和70nm之间)的范围内。在一些实施例中，宽度d3可以在约5nm和约20nm之间(例如，在6nm和10nm之间、在7nm和18nm之间、在10nm和15nm之间nm、或在12nm和18nm之间)的范围内。在一些实施例中，可以在相应的第一组有源鳍结构和第二组有源鳍结构之间的沟槽中形成自对准的隔离鳍604t。自对准的隔离鳍604t的长度与沟槽的长度L大致相同，并且在约50nm至约100μm的范围内。
图4A至图4B是根据一些实施例的在回蚀刻间隔层材料402’并且形成栅极介电层材料802’之后的示例性部分制造的半导体结构200的示图。图4A是示例性结构的3D图。图4B是沿着如图4A所示的A-A’线的结构的截面图。
可以回蚀刻间隔层材料402’，使得有源鳍结构和自对准的隔离鳍的部分可以从间隔层材料402’的剩余部分突出。间隔层材料402’的剩余部分形成间隔层402。在一些实施例中，在蚀刻间隔层材料402’期间，轻蚀刻自对准的隔离鳍604a-604b、604a’-604b’和604t，使得它们的顶面与有源鳍结构504a-504d和504a’-504d’大致共面。例如，可以通过诸如在间隔层材料、有源鳍结构和自对准的隔离鳍的材料之间具有合适的蚀刻选择性的蚀刻工艺的任何合适的方法来实现该共面结构。例如，在蚀刻工艺中，间隔层材料402’的蚀刻速率可以高于介电鳍材料或有源鳍材料的蚀刻速率。在一些实施例中，通过调整蚀刻工艺的合适的参数(诸如，例如蚀刻剂气体类型、气体流速、蚀刻温度、等离子体功率、室压力、其他合适的参数和/或它们的组合)来实现蚀刻速率差异。在一些实施例中，可以通过CMP工艺去除间隔层材料402’和自对准的隔离鳍604a-604b、604a’-604b’和604t的顶部直到它们与有源鳍结构504a-504d和504a’-504d’的顶面共面来实现该共面结构。然后可以使用蚀刻工艺来回蚀刻间隔层材料402’。例如，间隔层材料402’的蚀刻工艺可以是诸如使用基于氟的等离子体的RIE工艺的等离子体工艺。在一些实施例中，例如，RIE蚀刻工艺可以包括诸如CF4、CHF3、C3F8的蚀刻剂气体和/或其他合适的气体。在一些实施例中，蚀刻间隔层材料402’包括实施蚀刻氧化硅的湿化学工艺。形成凹槽的许多其他方法也是合适的。在回蚀刻之后的间隔层材料402’的剩余部分形成间隔层402。如图4B所示，例如，使用第一组有源鳍结构504a-504d中的鳍，从间隔层402的顶面至有源鳍结构504a-504d或自对准的隔离鳍604a-604b的顶面测量有源鳍结构504a-504d或自对准的隔离鳍604a-604b的高度H4。在一些实施例中，高度H4可以在约40nm和约70nm之间(例如，在50nm和60nm之间)。如图4A-4B所示，自对准的隔离鳍604a-604b部分地嵌入在间隔层402中。高度H5指示嵌入的深度，并且从剩余的间隔层402的顶面至自对准的隔离鳍604a-604b的底面测量高度H5。在一些实施例中，高度H5可以在约5nm和约30nm之间的范围内。
如图4A-图4B所示，通过毯式沉积形成栅极介电层材料802’。在一些实施例中，栅极介电层材料802’可以是氧化硅层(例如，二氧化硅)。在一些实施例中，栅极介电层材料802’可以包括高k材料。在一些实施例中，栅极介电层材料802’可以包括多个层。在一些实施例中，使用ALD工艺或CVD工艺来沉积栅极介电层材料802’。在一些实施例中，在约200℃和约400℃之间(例如，在200℃和400℃之间)的温度处实施形成栅极介电层材料802’的ALD工艺。在一些实施例中，栅极介电层材料802’的厚度t在约2nm和约4nm之间(例如，在2nm和4nm之间)。在一些实施例中，栅极介电层材料802’可以用作高压器件的栅极电介质。
图5A-图5C是根据一些实施例的在形成牺牲结构和外延源极/漏极结构之后的示例性部分制造的半导体结构200的示图。图5A是示例性结构的3D图。图5B是沿着如图5A所示的A-A’线的结构的截面图。图5C是结构的顶视图。图5D-图5E是使用回蚀刻和生长方法形成外延源极/漏极结构的部分制造的半导体结构200的截面图。
牺牲结构921a-921e可以形成为平行并且沿着与有源鳍结构504a-504d或504a’-504d’的方向不同的方向延伸。牺牲结构921a-921e可以均匀地间隔开以提供均匀的图案密度并且可以形成在自对准的隔离鳍和/或有源鳍结构上方。例如，分别在有源鳍结构504a-504d和504a’-504d’以及自对准的隔离鳍604a-604b和604a’-604b’的顶面和相对侧面上方形成牺牲结构921a和921e。牺牲结构921c形成在自对准的隔离鳍604t上方，因此具有比牺牲结构921a或921e更低的栅极高度，使得牺牲结构921a-921e的顶面共面。在一些实施例中，牺牲结构921a-921e包括多晶硅结构920。多晶硅结构920的长度可以在约12nm和约16nm之间(例如，在12nm和16nm之间)。在一些实施例中，测量为多晶硅结构的顶面和底面之间的垂直距离的多晶硅结构920的高度可以在约100nm和约150nm之间(例如，在100nm和150nm之间)。在一些实施例中，牺牲结构921a-921e还包括氧化物硬掩模924和氮化物硬掩模922。在一些实施例中，氧化物硬掩模924的厚度在约40nm和约80nm之间(例如，在40nm和80nm之间)，并且氮化物硬掩模922的厚度在约10nm和约30nm之间(例如，在10nm和30nm之间)。在一些实施例中，多晶硅结构920由多晶硅制成，氧化物硬掩模924由SiOx制成，并且氮化物硬掩模922由氮化硅(SiNx)或碳氮化硅(SiCN)制成。在一些实施例中，形成牺牲结构921a-921e包括沉积包括栅电极层、氮化物硬掩模层和氧化物硬掩模层的栅极材料的堆叠件，使用光刻对栅极材料的堆叠件进行图案化，并且蚀刻栅极材料的堆叠件以形成多晶硅结构920、氮化物硬掩模922和氧化物硬掩模924。在一些实施例中，对栅极材料的堆叠件的蚀刻停止在栅极氧化物层材料802’的表面上。
形成在自对准的隔离鳍604t上方的牺牲结构可以提供许多益处。首先，自对准的隔离鳍可以防止鳍和/或栅极结构之间的间隙或空隙。在一些实施例中，可以在自对准的隔离鳍604t邻接有源鳍结构504a-504d和504a’-504d’以及自对准隔离604a-604b和604a’-604b’的界面处形成牺牲结构。在实例中，牺牲结构921b不仅形成在有源鳍结构504a-504d和自对准的隔离鳍604a-604b上方，并且还形成在自对准的隔离鳍604t上方。在另一实例中，以类似的方式形成牺牲结构921d。在没有自对准的隔离鳍604t的情况下，在有源鳍结构504a-504d与形成在有源鳍结构504a-504d的端部处的牺牲结构之间可能存在气隙。气隙会导致降低器件性能的空隙。然而，形成为邻接有源鳍结构504a-504d的自对准的隔离鳍604t可防止气隙或空隙。其次，与传统的牺牲结构相比，由于牺牲结构的高度较低，自对准的隔离鳍可以防止一些牺牲结构坍塌。没有自对准的隔离鳍604t，替换牺牲结构921c的传统的牺牲结构可能必须直接形成在隔离结构206上方。为了实现跨越相邻的隔离结构的整体共面的顶面，传统的牺牲结构的高度高于牺牲结构921c。因此，传统的牺牲结构具有较高的纵横比并且更可能坍塌。此外，由于牺牲结构921c形成在自对准的隔离鳍604t上，因此它可以具有比牺牲结构921a或921e更低的栅极高度，从而实现跨越牺牲结构921a-921e的共面的顶面。因此，牺牲结构921c具有较低的纵横比并且不容易坍塌。第三，自对准的隔离鳍604t为牺牲结构提供机械支撑并防止栅极结构塌陷。例如，由鳍提供的机械支撑增加了牺牲结构的机械强度，因为牺牲结构921b和921d都被锚定或部分锚定在自对准的隔离鳍604t和自对准的隔离鳍604a-604b和604a’-604b’上方。
如图5A所示，在牺牲结构921a-921e的两个侧面上形成间隔件1002。间隔件1002是介电常数小于4.0的低k间隔件。在一些实施例中，例如，间隔件1002包括诸如硅(Si)、氧(O)和碳(C)的元素。在一些实施例中，间隔件1002的厚度在约6nm和约8nm之间(例如，在6nm和8nm之间)。在一些实施例中，形成间隔件1002包括毯式沉积间隔件层，接着用蚀刻(例如，干蚀刻)工艺回拉(pull back)间隔件层。在一些实施例中，回拉间隔件层包括蚀刻并去除沉积在牺牲结构921a-921e的顶面以及栅极介电层材料802’的暴露表面上方的间隔件层。在一些实施例中，回拉间隔件1002还包括蚀刻间隔件1002的形成在牺牲结构921a-921e的侧面上的部分。
可以去除未被形成的间隔件1002保护的栅极介电层材料802’以暴露下面的有源鳍结构和自对准的隔离鳍。在一些实施例中，可以使用干刻蚀工艺去除栅极介电层材料802’。例如，可以从未被形成的间隔件1002保护的表面去除栅极介电层材料802’，且暴露有源鳍结构504a-504d和504a’-504d’、自对准的隔离鳍604a-604b、604a’-604b’和604t的顶面和侧面。在一些实施例中，去除栅极介电层材料802’，使得可以在暴露的有源鳍结构504a-504d和504a’-504d’上生长外延源极/漏极层。
在去除暴露的栅极介电层材料802’之后，其剩余的部分形成栅极介电层802。然后有源鳍结构可以掺杂有p型掺杂剂以用于p型FinFET器件或者掺杂有n型掺杂剂以用于n型FinFET器件。在一些实施例中，有源鳍结构可以具有彼此不同类型的掺杂剂。在一些实施例中，可以使用相同类型的掺杂剂来掺杂有源鳍结构。例如，一些有源鳍结构可以掺杂有p型掺杂剂，而一些有源鳍结构可以掺杂有n型掺杂剂，使得半导体结构200可以包括p型FinFET和n型FinFET。可以通过使用由图案化工艺形成的光刻胶层保护有源鳍结构的第一选择区(selection，又称选择)，并且利用一种掺杂剂类型掺杂有源鳍结构的暴露的第二选择区来实现具有不同掺杂剂的有源鳍结构。然后可以去除光刻胶层并且使用图案化工艺在有源鳍结构的第二选择区的上方再次形成光刻胶层，并将有源鳍结构的第一选择区暴露于掺杂工艺。图案化工艺可以包括在半导体结构上方形成光刻胶层，将抗蚀剂暴露于图案，实施曝光后烘焙工艺以及显影抗蚀剂以形成图案化的光刻胶层。在一些实施例中，光刻胶层是正性抗蚀剂。例如，掺杂工艺可以是诸如离子注入工艺的任何合适的掺杂工艺。
在有源鳍结构504a-504d和504a’-504d’上形成外延源极/漏极1004。在一些实施例中，通过在有源鳍结构504a-504d和504a’-504d’的暴露表面上方生长外延层来形成外延源极/漏极1004。在有源鳍结构504a-504d和504a’-504d’的暴露表面上生长外延层可以包括实施预清洗工艺以去除有源鳍结构504a-504d和504a’-504d’的表面上的自然氧化物。接着，实施外延工艺以在有源鳍结构504a-504d和504a’-504d’的表面上生长外延层。在一些实施例中，外延工艺是在约400℃和约500℃之间(例如，400℃和500℃之间)的温度处实施的SiGe外延工艺。外延工艺是仅在有源鳍结构的暴露表面上生长外延层的选择性工艺。生长工艺一直持续到已经达到外延源极/漏极1004的标称尺寸和/或结构。在一些实施例中，外延源极/漏极1004是SiGe结构。在一些实施例中，外延源极/漏极1004的厚度在约10nm和约20nm之间(例如，在10nm和20nm之间)。在一些实施例中，在外延工艺期间，外延源极/漏极1004掺杂有p型或n型掺杂剂。例如，在外延工艺期间，外延源极/漏极1004掺杂有硼(B)。
例如，外延源极/漏极1004也可以根据诸如外延工艺条件、有源鳍结构的晶体取向和/或其他合适的因素的各种因素而采取不同的形状。在一些实施例中，外延源极/漏极1004的形状是菱形形状。如图5D所示，例如，使用诸如干RIE蚀刻工艺的合适的蚀刻工艺回蚀刻有源鳍结构504a-504d。在一些实施例中，如图5D所示，剩余的有源鳍结构504a-504d的顶面凹进至间隔层402的顶面之下。在一些实施例中，剩余的有源鳍结构504a-504d的顶面大致共面于或高于或低于间隔层402的顶面。然后实施外延工艺以从有源鳍结构504a-504d的顶面生长外延层。外延工艺可以使用有源鳍结构504a-504d的顶面作为晶种层，并且生长工艺一直持续到达到外延源极/漏极1004的标称尺寸和/或结构。还可以在外延工艺期间实施原位掺杂工艺。自对准的隔离鳍的益处在于其可以用作相邻的外延源极/漏极之间的阻挡层。例如，如图5E所示，通过自对准的隔离鳍604a分离生长到相应的有源鳍结构504b和504c外部的外延源极/漏极1004，同时通过自对准的隔离鳍604b分离生长到相应有源鳍结构504c和504d外部的外延源极/漏极1004。因此，自对准的隔离鳍防止位于形成的外延源极/漏极之间的外延桥接。
图6A-图6C是根据一些实施例的在形成层间介电层并实施栅极替换工艺之后的示例性部分制造的半导体结构200的示图。图6A是示例性结构的3D图。图6B是穿过栅极结构并沿着如图6A所示的A-A’线的结构的截面图。图6C是结构的顶视图。
如上参考图6A-图6C所述，可以在半导体结构200的外延源极/漏极1004和/或自对准的隔离鳍上方沉积接触蚀刻停止层1102。在后续工艺期间，可以使用接触蚀刻停止层1102来保护外延源极/漏极1004避免湿气、掺杂剂和/或氧化。例如，接触蚀刻停止层1102可以在后续的层间介电层沉积期间保护外延源极/漏极1004以避免氧化。在一些实施例中，接触蚀刻停止层1102可以用作后续的接触蚀刻的蚀刻停止层，使得接触蚀刻不会损坏位于接触蚀刻停止层1102下面的外延源极/漏极1004或自对准的隔离鳍。在一些实施例中，接触蚀刻停止层1102可以是氮化硅层。在一些实施例中，可使用ALD工艺、CVD工艺、其他合适工艺和/或它们的组合来实施沉积接触蚀刻停止层1102。
可以使用毯式沉积接着通过平坦化工艺以去除形成在牺牲结构上方的多余的层间介电材料来形成层间介电层1104。在一些实施例中，层间介电层1104是氧化物(例如，SiOx)层。在一些实施例中，使用CVD工艺、ALD工艺、FCVD工艺、旋涂工艺或其他合适的工艺或它们的组合沉积层间介电层1104。在一些实施例中，可以使用在约400℃和约600℃之间(例如，400℃和600℃之间)的温度处实施的另外的退火工艺来处理层间介电层1104以致密化已经沉积的介电层。在一些实施例中，在沉积层间介电层1104之后，实施平坦化工艺(例如，CMP)以去除层间介电层1104的形成在牺牲结构921a-921e的顶面上方的部分。可以实施平坦化工艺，使得层间介电层1104、间隔件1002和多晶硅结构920的顶面共面。在一些实施例中，还在平坦化工艺期间或在另外的蚀刻工艺期间去除氧化物硬掩模924和氮化物掩模922，使得暴露多晶硅结构920的顶面。在一些实施例中，在平坦化工艺之后，多晶硅结构920的高度在约80nm和约130nm之间(例如，在80nm和130nm之间)。
在一些实施例中，可以用金属栅极结构替换牺牲结构921a-921e。更特别地，可以通过金属栅电极1108替换多晶硅结构920。首先，可以使用干蚀刻、湿蚀刻或它们的组合来去除多晶硅结构920。其次，将金属栅电极沉积到开口中。在一些实施例中，用于去除多晶硅结构920的工艺是选择性的，使得在蚀刻工艺之后保留层间介电层1104和间隔件1002。因此，多晶硅结构920的去除可以在相对的间隔件1002之间形成开口。在一些实施例中，去除多晶硅结构920还可以包括去除栅极介电层802，从而使得可以在开口中形成金属栅电极1108之前形成第二栅极介电层1106。在一些实施例中，如图6B所示，可以在栅极介电层802上方形成第二栅极介电层1106。在一些实施例中，第二栅极介电层1106可以包括界面层和高k介电层。在一些实施例中，界面层是SiOx层。在一些实施例中，例如，高k介电层包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅或其他合适的高k材料的高k介电材料。在一些实施例中，高k介电层的介电常数高于约3.9。在一些实施例中，高k介电层的介电常数高于约7.0。在一些实施例中，使用ALD工艺、CVD工艺、其他合适的沉积工艺和/或它们的组合实施形成第二栅极介电层1106。
在一些实施例中，金属栅电极1108可以包括诸如钨(W)、钛、钽、铜、氮化钛、氮化钽、钼、其他合适的金属或金属合金和/或它们的组合的金属导体。在一些实施例中，例如，金属栅电极1108还可以包括诸如氮化钛(TiN)和氮化硅钛(TiSiN)的扩散阻挡层。在一些实施例中，例如，金属栅电极1108还可以包括功函数层，诸如用于n型FinFET器件的TiN和钛铝(TiAl)以及用于p型FinFET器件的氮化钽(TaN)和TiAl。在一些实施例中，可以使用ALD工艺、CVD工艺、其他合适的沉积工艺和/或它们的组合来实施形成金属栅电极1108。
在一些实施例中，在开口中形成金属栅极结构之后，实施平坦化工艺(例如，CMP工艺)以平坦化半导体结构的顶面。在一些实施例中，平坦化工艺持续到层间介电层1104、第二栅极介电层1106、间隔件1002和金属栅电极1108的顶面大致共面。
图7A-图7C是根据一些实施例的在形成栅极隔离结构之后的示例性部分制造的半导体结构200的示图。图7A是示例性结构的部分的3D图。图7B是穿过栅极结构并沿着如图7A所示的A-A’线的结构的截面图。图7C是该结构的顶视图。
图7A是具有栅极结构的截面图的一侧的示例性结构的3D图。栅极隔离结构1202a-1202b可以形成在金属栅电极1108中和自对准的隔离鳍上方，以为一个或多个FinFET提供单独的栅极控制。栅极隔离结构1202a-1202b可以形成在自对准的隔离鳍604a-604b上方，并且它们一起形成阻挡层以将金属栅电极1108分成不同的部分，以允许对所选晶体管进行单独控制。在自对准的隔离鳍604a-604b上方形成栅极隔离结构1202a-1202b提供了不需要将栅极隔离结构向下延伸至间隔层402或STI区206以实现栅极结构之间的分离的益处。由于栅极隔离结构的蚀刻深度较小，这也防止了层间介电损耗。一些栅极隔离结构与下面的自对准的隔离鳍对准。与自对准的隔离鳍604a-604b不对准的一些栅极隔离结构仍然完全保持好像它们对准一样的功能，但是另外为光刻工艺的对准和覆盖需求提供了增加的裕度的益处，下面对其进行进一步详细描述。另外地，自对准的隔离鳍604a-604b可以填充有源鳍结构之间的区域以防止在那些区域中形成金属栅极结构1108。例如，自对准的隔离鳍604a填充有源鳍结构504b和504c之间的区域，否则这些区域将被金属栅极结构材料填充。因此，自对准的隔离鳍可以减小金属栅极结构1108的整体厚度，这可以导致由于寄生电容降低而产生更大的AC增益。
可以通过首先在一个或多个自对准的隔离鳍上方形成开口而在金属栅电极1108中形成栅极隔离结构1202a-1202b。例如，栅极隔离结构1202a-1202b的位置和选择可以取决于诸如特定的FinFET的单独的栅极控制的器件需求。可以通过图案化工艺，接着通过蚀刻工艺以去除金属栅电极1108的暴露部分来形成开口。在一些实施例中，可以涂覆并图案化光刻胶层以限定要凹进的区域，并且后续通过栅极隔离结构填充该区域。在一些实施例中，光刻胶层可以是正性光刻胶。在一些实施例中，光刻胶层的厚度在约50nm和约100nm之间(例如，在50nm和100nm之间)。在一些实施例中，蚀刻工艺可以是各向异性蚀刻(例如，干蚀刻)工艺。在一些实施例中，蚀刻工艺蚀刻金属栅极结构1108的暴露部分并且暴露下面的第二栅极介电层1106和栅极介电层802。在一些实施例中，可以进一步进行蚀刻工艺以去除暴露的下面的第二栅极介电层1106和栅极介电层802，并停止在自对准的隔离鳍604a-604b处。在一些实施例中，该工艺可以在栅极介电层802处停止，并且为了简明，在图7A和图7B中未示出。在形成开口之后，可以使用毯式沉积以填充和/或过填充所形成的开口来形成栅极隔离结构材料。在一些实施例中，栅极隔离结构材料可以是氮化硅层。在一些实施例中，可以使用ALD工艺、CVD工艺、其他合适的工艺和/或它们的组合来实施沉积栅极隔离结构材料。在一些实施例中，在毯式沉积用于填充开口的栅极隔离结构材料之后，实施平坦化工艺(例如，CMP工艺)以去除形成在层间介电层1104和金属栅电极1108的顶面上方的栅极隔离结构材料。可以在平坦化工艺之后形成栅极隔离结构1202a-1202b。在一些实施例中，平坦化工艺可以持续到栅极隔离结构1202a-1202b、层间介电层1104、第二栅极介电层1106、间隔件1002和金属栅电极1108的顶面大致共面。在(金属)栅电极1108的顶面和自对准的隔离鳍604a-604b的顶面之间测量的栅隔离结构1202a-1202b的深度可以小于约60nm。
在一些实施例中，如图7A和图7B所示，栅极隔离结构1202a可以直接形成在自对准的隔离鳍604a之上并与其对准。在一些实施例中，栅极隔离结构可以形成为相对于自对准的隔离鳍具有水平偏移，并且只有栅极隔离结构的部分直接形成在自对准的隔离鳍上方。例如，栅极隔离结构1202b可以部分地形成在自对准的隔离鳍604b之上，其中，水平重叠距离为d4。重叠距离d4测量为栅极隔离结构1202b和自对准的隔离鳍604b之间的接触件的水平长度并且可以等于或大于约4nm(例如，在约4nm和约5nm之间)。因此，减少了精确地对准栅极隔离结构与下面的自对准的隔离鳍的边界的需求，这为光刻工艺中的对准和覆盖需求提供了增加的裕度或公差。
图8A至图8C是根据一些实施例的在形成源极/漏极接触件之后的示例性部分制造的半导体结构200的示图。图8A是示例性结构的3D图。图8B是沿着如图8A所示的A-A’线的结构的截面图。图8C是该结构的顶视图。图8D是具有形成在自对准的隔离鳍上方的源极/漏极接触件的示例性结构的截面图。
可以在层间介电层1104中并且在外延源极/漏极1004上方形成源极/漏极接触件1302。使用图案化和蚀刻工艺可以用于在层间介电层1104中形成开口，从而用于沉积源极/漏极接触件材料。在一些实施例中，通过使用ALD工艺、CVD工艺、PVD工艺或它们的组合的毯式沉积来形成源极/漏极接触件材料。在一些实施例中，例如，源极/漏极接触件材料可由诸如钴(Co)、钨(W)、铜(Cu)、镍(Ni)、钌(Ru)等金属或其他合适的材料制成。在一些实施例中，实施平坦化工艺(例如，CMP工艺)以去除形成在层间介电层1104的顶面或金属栅极结构的顶面上方的多余的外延源极/漏极接触件材料。可以在平坦化工艺之后形成源极/漏极接触件1302，并且源极/漏极接触件1302、层间介电层1104和金属栅电极1108的顶面共面。在一些实施例中，源极/漏极接触件1302可以进一步包括阻挡层以避免材料从源极/漏极接触件1302扩散到层间介电层1104中，反之亦然。
在一些实施例中，形成源极/漏极接触件1302可以进一步包括在源极/漏极接触件1302和外延源极/漏极1004之间形成硅化物层。在一些实施例中，形成硅化物层包括去除覆盖外延源极/漏极1004的顶面的接触蚀刻停止层1102。在一些实施例中，在去除接触蚀刻停止层1102之后，实施另外的蚀刻以凹进外延源极/漏极1004的顶面以形成用于源极/漏极接触件的平坦的表面。在一些实施例中，凹进外延源极/漏极1004增加了源极/漏极接触件1302和外延源极/漏极1004之间的接触面积，这可以减小接触电阻。在一些实施例中，通过硅化工艺来实施形成硅化物层，该硅化工艺包括沉积金属层，使得金属与外延层或有源鳍结构或有源鳍结构的上部反应，并去除未反应的金属层。在一些实施例中，硅化物层可以包括硅化钴(CoSix)、硅化镍(NiSix)、其他合适的硅化物层，和/或它们的组合。
在一些实施例中，可以在由自对准的隔离鳍分离的外延源极/漏极1004之间形成源极/漏极接触件1302。例如，如图8D所示，在由自对准的隔离鳍604b分离的两个外延源极/漏极1004之间也形成源极/漏极接触件1302。在形成源极/漏极接触件1302期间，自对准的隔离鳍604b可以防止源极/漏极接触件1302更深地切入到有源鳍结构504c-504d之间的层间介电层1104和/或进一步向下切入到间隔层402或隔离结构206。因此，可以实现均匀沉积的具有减小的厚度的源极/漏极接触件。减薄的源极/漏极接触件可以提供降低的寄生电容的益处，从而导致较大的AC增益。另外，降低源极/漏极接触件进入层间介电层的深切效应还可以防止在金属源极/漏极接触件周围和内部形成空隙或接缝。
也可以使用鳍替换工艺形成自对准隔离鳍。鳍替换工艺通过从有源鳍结构去除材料的部分并用介电隔离鳍材料替换该部分材料来形成自对准的隔离鳍。该机制也是用于形成隔离鳍的自对准的方法，并进一步提供减少对间隔层的需求的益处。下面在图9A-图15C中详细描述了鳍替换工艺和后续的处理。
图9A-图9C是根据一些实施例的在衬底202上形成多个有源鳍结构204a-204f之后的示例性部分制造的半导体结构200的示图。图9A是示例性结构的3D图。图9B是沿着如图9A所示的示例性结构的A-A’线的结构的截面图。图9C是示例性结构的顶视图。
可以使用与参考图2A-图2C描述的结构类似的结构和方法来形成图9A-图9C中描述的半导体结构200。例如，衬底202可以由硅或一些其他合适的元素半导体材料制成。如图9A所示，有源鳍结构204a-204f从衬底202突出并彼此相互平行。在一些实施例中，有源鳍结构204a-204f可以掺杂有p型或n型掺杂剂。在一些实施例中，有源鳍结构204a-204f由硅或其他合适的材料制成。在一些实施例中，通过图案化硬掩模层208并使用各向异性蚀刻(例如，干蚀刻)蚀刻到衬底202中来形成有源鳍结构204a-204f。在一些实施例中，硬掩模层208由氮化硅制成。有源鳍结构204a-204f在A-A’方向上的宽度在约5nm和约20nm之间(例如，在约6nm和约10nm之间、在约7nm和约18nm之间、在约10nm和约15nm之间nm、或在约12nm和约18nm之间)。在一些实施例中，如图9B所示，从衬底202的上表面测量的有源鳍结构204a-204d的高度H1在约100nm和约140nm之间(例如，在100nm和140nm之间)。在一些实施例中，隔离结构206是STI结构并且可以填充开口并在有源鳍结构204a-204f之间提供隔离，并且例如，可以由诸如氧化硅的介电材料制成。
分离在图9A-图9C中所述的半导体结构和在图2A-图2C中的半导体结构的有源鳍结构之间可能是不同的。例如，如图9A和图9B所示，有源鳍结构204a-204f可以等距地间隔开。在一些实施例中，相邻的有源鳍结构204a-204f之间的距离d1可以在约10nm和约25nm之间(例如，在12nm和20nm之间)。
图10A-图10C是根据一些实施例的在所选的有源鳍结构中形成开口并在开口中形成自对准的隔离鳍之后的示例性部分制造的半导体结构200的示图。图10A是示例性结构的3D图。图10B是沿着如图10A所示的示例性结构的A-A’线的结构的截面图。图10C是示例性结构的顶视图。
通过去除硬掩模层208并回蚀刻所选的有源鳍结构204a-204f的部分，可以在有源鳍结构204a-204f的所选位置处形成开口。在一些实施例中，仅去除有源鳍结构的部分以在有源鳍结构中且在相邻的隔离结构206之间形成开口。例如，可以通过仅去除位于有源鳍结构204a、204b、204d和204f上方的硬掩模层208的部分来形成开口。剩余的硬掩模层208可以用作掩模元件，从而用于去除暴露的有源鳍结构材料的蚀刻工艺。在一些实施例中，去除其整个长度上的有源鳍结构。例如，可以通过以下工艺来形成开口：去除有源鳍结构204c和204e的硬掩模层208并且均匀地刻蚀整个有源鳍结构204c和204e直到达到标称深度。去除硬掩模层208可以包括利用蚀刻氮化硅的H3PO4实施湿化学工艺。在图案化硬掩模层208之后，凹进有源鳍结构204a-204f的暴露部分，但是剩余的有源鳍结构的顶面可以位于衬底202的顶面之上。在一些实施例中，剩余的有源鳍结构的顶面大致共面于或低于衬底202的顶面。有源鳍结构204a-204f的蚀刻工艺可以类似于参考图3A-图3C所描述的工艺。例如，蚀刻工艺可以是诸如使用基于氟的等离子体的RIE工艺的等离子体工艺。蚀刻工艺可以是定时蚀刻工艺，其中，较长的处理时间可以导致较大的开口深度，并且蚀刻工艺可以持续直到达到标称深度。
可以使用与上面参考图3A-图3C描述的沉积方法类似的方法将介电鳍材料沉积到开口中，以形成自对准的隔离鳍1604a-1604f。如图10A和图10C所示，自对准的隔离鳍1604a、1604b、1604d和1604f形成在隔离结构206之间，并且还与有源鳍结构的剩余部分邻接。自对准的隔离鳍1604c和1604e形成在隔离结构206之间，并且只有它们的底面与有源鳍结构的剩余部分接触。由于在沉积介电鳍材料之前限定并形成开口，所以当介电鳍材料填充暴露的开口时不需要对准工艺。在一些实施例中，可以通过ALD工艺来填充开口。在一些实施例中，例如，介电鳍材料包括SiCN、SiOCN或诸如HfO2、ZrO2、Al2O3的金属氧化物、其他合适的金属氧化物和/或它们的组合。在一些实施例中，形成自对准的隔离鳍还包括实施平坦化步骤(例如，CMP步骤)以去除位于隔离结构206和硬掩模层208上的多余的介电材料，从而使得自对准的隔离鳍的上表面以及隔离结构206和硬掩膜层208的上表面大致共面。在一些实施例中，如图10C所示，自对准的隔离鳍1604a、1604b、1604d和1604f可以具有位于有源鳍结构的剩余部分之间的长度L并且在约10nm至约100μm之间的范围内。
图11A-图11C是根据一些实施例的在回蚀刻隔离结构之后的示例性部分制造的半导体结构200的图，其中，回蚀刻隔离结构之后留下从剩余的隔离结构的顶面突出的鳍。图11A是示例性结构的3D图。图11B是沿着如图11A所示的示例性结构的A-A’线的结构的截面图。图11C是示例性结构的顶视图。
可以通过蚀刻工艺回拉隔离结构206。在一些实施例中，可以使用与上面参考图10A-图10C描述的工艺类似的工艺来去除硬掩模层208。例如，可以使用湿化学工艺。在一些实施例中，可以使用平坦化工艺并且平坦化工艺可以持续到去除硬掩模208并且直到自对准的隔离鳍1604a-1604f、有源鳍结构204a-204f和隔离结构206的上表面大致共面。在去除硬掩模层208之后，可以回蚀刻隔离结构206以暴露有源鳍结构204a、204b、204d、204f和自对准的隔离鳍1604a-1604f的这两者的部分。在一些实施例中，可以回蚀刻隔离结构206，使得剩余的隔离结构的顶面位于自对准的隔离鳍1604a-1604f的底面之上。例如，回蚀刻隔离结构206的蚀刻工艺可以是诸如使用基于氧的等离子体的RIE工艺的等离子体工艺。在一些实施例中，例如，RIE蚀刻工艺可以包括诸如氮气、CF4和/或其他合适的气体的其他蚀刻剂气体。许多其他的回蚀刻方法也可以是合适的。在一些实施例中，从剩余的隔离结构206的顶面至有源鳍结构204a-204f的顶面测量的有源鳍结构204a-204f的高度H4在约50nm和约90nm之间(例如，在65nm和70nm之间)。在回蚀刻隔离结构206之后，有源鳍结构204a-204f的部分可以从隔离结构206的其余部分突出。
如图11B所示，从剩余的隔离结构206的顶面至有源鳍结构204a-204f的顶面或自对准的隔离鳍1604c和1604e的顶面测量有源鳍结构204a-204f或自对准的隔离鳍1604c和1604e的高度H4。未在图11B中示出自对准的隔离鳍1604a、1604b、1604d和1604f，但是可以具有类似的高度。在一些实施例中，高度H4可以在约40nm和约70nm之间(例如，在50nm和60nm之间)。
图12A-图12C是根据一些实施例的在形成栅极介电层、牺牲结构和外延源极/漏极结构之后的示例性部分制造的半导体结构200的示图。图12A是示例性结构的3D图。图12B是沿着如图12A所示的A-A’线的结构的截面图。图12C是该结构的顶视图。
在有源鳍结构204a-204f、自对准的隔离鳍1604a-1604f的暴露表面和隔离结构206的顶面上方形成栅极介电层802。在一些实施例中，栅极介电层802可以类似于参考图4A-4B描述的栅极介电层。例如，栅极介电层802可以是氧化硅层或高k材料。在一些实施例中，栅极介电层802可以包括多个层。在一些实施例中，使用ALD工艺或CVD工艺来沉积栅极介电层802。栅极介电层802的厚度t可以在约2nm和约4nm之间(例如，在2nm和4nm之间)。栅极介电层802可以用作高压器件的栅极电介质。
牺牲结构921a-921e可以形成为平行，并且沿着与有源鳍结构204a-204f的方向不同的方向延伸。可以使用类似于上面参考图5A-图5C描述的工艺来形成牺牲结构921a-921e。牺牲结构921a-921e可以均匀地间隔开以提供均匀的图案密度。在一些实施例中，牺牲结构921a-921e包括多晶硅结构920、氮化物硬掩模922和氧化物硬掩模924。
类似于参考图5A-图5B描述的结构，图12A所示的牺牲结构也可以锚定或部分锚定在自对准的隔离鳍上方。例如，牺牲结构921c锚定在自对准的隔离鳍1604a-1604f上，并且不形成在有源鳍结构204a-204f上方。在另一实例中，牺牲结构921b和921d可以形成在有源鳍结构和自对准的隔离鳍这两者之间的界面上方，并因此锚定在两个结构上。类似于上面参考图5A描述的自对准的隔离鳍，自对准的隔离鳍可以至少提供许多益处。首先，自对准的隔离鳍1604a、1604b、1604d和1604f连接有源鳍结构204a、204b、204d和204f的相应部分，因此可以防止形成气隙或空隙。其次，自对准的隔离鳍可以通过提供机械支撑来防止一些牺牲结构的坍塌。在没有自对准的隔离鳍1604a-1604f的情况下，替换牺牲结构921c的传统的牺牲结构可能必须直接形成在隔离结构206上方。然而，牺牲结构921c锚定在自对准的隔离鳍1604a-1604f上方，并且它们的支撑增加了牺牲结构921c的机械强度。类似地，牺牲结构921a、921b、921d和921e都被锚定或部分地锚定在自对准的隔离鳍上方并由该自对准的隔离鳍支撑。
可以使用与上面参考图5A-图5C描述的工艺类似的工艺形成外延源极/漏极。例如，可以在牺牲结构921a-921e的两个侧面上形成间隔件1002。可以通过在半导体结构200上方毯式沉积间隔件层，接着通过蚀刻工艺回拉间隔件层来形成间隔件1002。可以去除未被形成的间隔件1002保护的栅极介电层材料以形成栅极介电层802并且暴露下面的有源鳍结构和自对准的隔离鳍。可以在去除栅极介电层802之后对有源鳍结构实施掺杂工艺。有源鳍结构可以具有彼此相同或不同类型的掺杂剂。然后可以通过外延生长工艺在暴露的有源鳍结构204a、204b、204d和204f上形成外延源极/漏极1004。可以在外延生长工艺之前实施预清洁工艺。生长工艺一直持续到已经达到外延源极/漏极1004的标称尺寸和/或结构。在外延工艺期间，外延源极/漏极1004可掺杂有p型或n型掺杂剂。外延源极/漏极1004也可以根据不同的因素而采取不同的形状。例如，外延源极/漏极1004的形状可以是菱形形状。
图13A-图13C是根据一些实施例的在形成层间介电层并实施栅极替换工艺之后的示例性部分制造的半导体结构200的示图。图13A是示例性结构的3D图。图13B是穿过栅极结构并沿着如图13A所示的A-A’线的结构的截面图。图13C是该结构的顶视图。形成层间介电层和实施栅极替换工艺可以类似于上面参考图6A-图6C描述的工艺。
图14A-图14C是根据一些实施例的在形成栅极隔离结构之后的示例性部分制造的半导体结构200的示图。图14A是示例性结构的部分的3D图。图14B是穿过栅极结构并沿着如图14A所示的A-A’线的结构的截面图。图14C是该结构的顶视图。可以使用与上面参考图7A-图7C描述的工艺类似的工艺来形成栅极隔离结构1202a-1202b。栅极隔离结构可用于为一个或多个FinFET提供单独的栅极控制。在一些实施例中，栅极隔离结构可以直接形成在自对准的隔离鳍的上方并与之对准，或者具有水平偏移，并且仅栅极隔离结构的部分直接形成在自对准的隔离鳍上方。
图15A-图15C是根据一些实施例的在形成源极/漏极接触件之后的示例性部分制造的半导体结构200的示图。图15A是示例性结构的3D图。图15B是沿着如图15A所示的A-A’线的结构的截面图。图15C是该结构的顶视图。
可以使用与上面参考图8A-图8C描述的工艺类似的工艺在层间介电层1104中且在外延源极/漏极1004上方形成源极/漏极接触件1302。类似于参考图8D所述的工艺，如图15B所示，还可以在有源鳍结构204d和204f上方，并且还可以在自对准的隔离鳍1604e上方形成源极/漏极接触件1302。
图16是根据本发明的一些实施例的通过将介电材料沉积在形成在间隔层中的凹槽中来形成自对准的隔离鳍的示例性方法1600的流程图。可以实施方法1600中的其他操作并且可以以不同的顺序实施和/或改变方法1600的操作。
在操作1602处，根据一些实施例，在半导体结构上和/或内形成结构和层。半导体结构可以包括衬底、一个或多个蚀刻停止层以及一个或多个介电层。半导体结构也可以包括所需要的其他层。根据一些实施例，衬底可以是硅衬底。衬底的实例可以是如关于图2A所描述的衬底202。有源鳍结构可以从衬底202突出，并且相互平行并且在一个方向上延伸。例如，有源鳍结构可以掺杂有诸如P和As的n型掺杂剂，或者诸如B和Ga的p型掺杂剂。一些鳍结构可掺杂有n型掺杂剂并用于n型FinFET，而一些鳍结构掺杂有p型掺杂剂且用于p型FinFET中。有源鳍结构可以由硅或其他合适的材料制成。可通过图案化硬掩模层并使用各向异性蚀刻将其蚀刻到衬底中来形成有源鳍结构。在各向异性刻蚀工艺期间通过硬掩模层阻挡被硬掩模层覆盖的区域，并且凹进未被硬掩模层覆盖的区域，导致产生有源鳍结构。有源鳍结构的实例可以是上面参考图2A描述的有源鳍结构204a-204d。有源鳍结构可以具有约5nm和约20nm之间的宽度和在约100nm和约140nm之间的高度H1。相邻的有源鳍结构之间的距离可以在约10nm和约25nm之间，或者有源鳍结构之间的距离可以大于20nm。隔离结构可以用来填充有源鳍结构之间的开口并且可以由介电材料制成。隔离结构可以是STI结构。
在操作1604处，根据一些实施例，回蚀刻隔离结构。可以通过去除硬掩模层并且蚀刻隔离结构的部分来回蚀刻隔离结构。去除硬掩模层可以包括湿化学工艺或CMP工艺。在去除硬掩模层之后，可以回蚀刻隔离结构以暴露有源鳍结构的部分。回蚀刻隔离结构，使得剩余的隔离结构的顶面位于有源鳍结构的顶面下面。从剩余的隔离结构的顶面至有源鳍结构的顶面测量的有源鳍结构的高度H4在约50nm和约90nm之间。在回蚀刻隔离结构之后，有源鳍结构的部分可以从隔离结构的剩余部分突出。在隔离结构中回蚀刻的实例可以是上面参考图2A-图2C描述的机制。
在操作1606处，根据一些实施例，在有源鳍结构和隔离结构上形成间隔层。可以在有源鳍结构的暴露的侧壁和平坦的顶面上以及在隔离结构的暴露的顶面上沉积间隔层。间隔层可以由介电材料制成，并通过ALD工艺或CVD工艺沉积，并且间隔层的厚度可以在约5nm至约30nm的范围内。间隔层可以沉积在有源鳍结构的平坦的顶面上，也可以沉积在有源鳍结构之间的暴露表面中。可以通过控制沉积工艺的沉积参数来实现间隔层的标称厚度。例如，沉积工艺可以是定时沉积工艺，其中较长的处理时间可以导致较大的厚度，并且沉积工艺可以持续到实现标称厚度。间隔层可以沉积为大致填充一些有源鳍结构之间的开口。间隔层的厚度可以是分隔有源鳍结构的距离的至少一半以便大致填充开口。间隔层的厚度可以在约5nm和约30nm之间。间隔层可以沉积在一些有源鳍结构之间以形成开口。通过选择合适的处理沉积参数，开口可以配置为创建间隔，从而用于后续沉积自对准的隔离鳍。开口的高度可以在约50nm和约90nm之间的范围内。在一些实施例中，开口的宽度可以在约5nm和约20nm之间的范围内。形成间隔层的实例可以是上面参考图2A-图2C描述的机制。
在操作1608处，根据一些实施例，将有源鳍结构分成两组有源鳍结构。可以去除间隔层、有源鳍结构和隔离结构的部分以形成沟槽。有源鳍结构的剩余部分可以分成两组有源鳍结构。可以使用图案化和蚀刻工艺在半导体结构中形成沟槽。通过控制蚀刻工艺的蚀刻参数，在间隔层和有源鳍结构之间蚀刻选择性可以大致类似。蚀刻工艺可以是各向异性蚀刻工艺。可以使用不同的工艺去除间隔层和有源鳍结构。蚀刻工艺可以是定时蚀刻工艺，其中，较长的处理时间可以导致较大的沟槽深度，并且蚀刻工艺可以持续至达到标称深度。有源鳍结构和隔离结构的部分可以保留在沟槽的底部。在蚀刻工艺之后，后续可以通过任何合适的工艺去除掩模层。两组有源鳍结构的实例可以是包括有源鳍结构504a-504d和504a’-504d’的相应的第一组有源鳍结构和第二组有源鳍结构。
在操作1610处，根据一些实施例形成自对准的隔离鳍。可以在半导体结构的开口和沟槽中形成自对准的隔离鳍。形成自对准的隔离鳍包括用介电鳍材料填充开口和沟槽。可以通过ALD工艺来实施填充开口。可以通过CVD或FCVD工艺来实施填充沟槽。例如，介电鳍材料可以包括SiCN、SiOCN或诸如HfO2、ZrO2、Al2O3的金属氧化物、其他合适的金属氧化物和/或它们的组合。形成自对准的隔离鳍还包括实施平坦化步骤(例如，CMP步骤)以去除位于间隔层的上表面上的多余的介电材料，使得自对准的隔离鳍的上表面和间隔层的上表面大致共面。在有源鳍结构之间形成自对准的隔离鳍。由于在沉积介电鳍材料之前限定并形成开口和沟槽，所以当介电鳍材料填充暴露的开口和沟槽时不需要对准工艺。自对准的隔离鳍的实例是自对准的隔离鳍604a-604b和604t。
在操作1612处，根据一些实施例，回蚀刻间隔层以暴露有源鳍结构和自对准的隔离鳍的部分。可以回蚀刻间隔层以形成凹槽，使得有源鳍结构和自对准的隔离鳍的部分可以从间隔层的剩余部分突出。可以在间隔层的蚀刻期间轻蚀刻自对准的隔离鳍，使得它们的顶面与有源鳍结构大致共面。例如，可以通过诸如在间隔层、有源鳍结构和自对准的隔离鳍的材料之间具有合适的蚀刻选择性的蚀刻工艺的任何合适的方法来实现该共面结构。例如，间隔层的蚀刻工艺可以是诸如使用基于氟的等离子体的RIE工艺的等离子体工艺。蚀刻间隔层可以包括实施蚀刻氧化硅的湿化学工艺。
在操作1614处，根据一些实施例，在半导体结构上方形成栅极介电层。栅极介电层可以形成在有源鳍结构、自对准的隔离鳍的暴露表面和间隔层的顶面上方。栅极介电层可以是氧化硅层并且可以包括高k材料。栅极介电层还可以包括使用ALD工艺或CVD工艺沉积的多个层。栅极介电层的厚度可以在约2nm和约4nm之间。栅极介电层可以用作高压器件的栅极电介质。如上面参考图4A所述，栅极介电层的实例可以是栅极介电层802。
在操作1616处，根据一些实施例，在自对准的隔离鳍和有源鳍结构上方形成牺牲结构。牺牲结构可以形成为平行，并且沿着与有源鳍结构的方向不同的方向延伸。牺牲结构可以均匀地间隔开以提供均匀的图案密度。牺牲结构可以包括多晶硅结构、氧化物硬掩模和氮化物硬掩模。栅极材料的堆叠件的蚀刻可以停止在栅极氧化物层的表面上。可以在自对准的隔离鳍和/或有源鳍结构上方形成牺牲结构。例如，可以在有源鳍结构的顶面和相对的侧面上方形成牺牲结构。牺牲结构的实例可以是如上参考图5A-图5C描述的牺牲结构921a-921e。
在操作1618处，根据一些实施例，在有源鳍结构上方形成外延源极/漏极结构。外延源极/漏极结构可以直接形成在有源鳍结构上，或者可以使用回蚀刻和生长方法来形成。间隔件层可以首先形成在牺牲结构、有源鳍结构和自对准的隔离鳍上。形成间隔件可以包括在半导体结构上方均匀地沉积间隔件层，然后用各向异性蚀刻工艺回拉间隔件层。可以去除未被形成的间隔件保护的栅极介电层以暴露下面的有源鳍结构和自对准的隔离鳍。在已经去除栅极介电层之后，有源鳍结构可以掺杂有p型掺杂剂，从而用于p型FinFET器件，或者掺杂有n型掺杂剂，从而用于n型FinFET器件。例如，掺杂工艺可以是诸如离子注入工艺的任何合适的掺杂工艺。在一些实施例中，通过在有源鳍结构的暴露表面上方生长外延层来形成外延源极/漏极。外延工艺是仅在有源鳍结构的暴露表面上生长外延层的选择性工艺。生长工艺一直持续到已经达到外延源极/漏极的标称尺寸和/或结构。外延源极/漏极也可以根据不同的因素而采取不同的形状。例如，外延源极/漏极的形状可以是菱形形状。可以通过回蚀刻和生长工艺来形成菱形形状的外延源极/漏极。还可以在外延工艺中实施原位掺杂工艺。外延源极/漏极的一个实例是如上参考图5A-图5C描述的外延源极/漏极1004。
在操作1620处，根据一些实施例，在半导体结构上方形成层间介电层并且实施栅极替换工艺。在沉积层间介电层之前，可以在外延源极/漏极和/或自对准的隔离鳍上方沉积接触蚀刻停止层。可以在接触蚀刻停止层上方并且在有源鳍结构和自对准的隔离鳍之间形成层间介电层。在一些实施例中，还可以在牺牲结构的顶面上方沉积层间介电层。在沉积层间介电层之后，实施平坦化工艺以去除层间介电层的形成在牺牲结构的顶面上方的部分。可以实施平坦化工艺，使得层间介电层、间隔件和多晶硅结构的顶面共面。可以在平坦化工艺期间或在另外的蚀刻工艺期间去除氧化物硬掩模和氮化物掩模，使得暴露多晶硅结构的顶面。层间介电层的实例是如上参考图6A描述的层间介电层1104。
可以通过金属栅极结构替换牺牲结构。更特别地，可以用金属栅电极替换多晶硅结构。在形成金属栅电极之前，可以在栅极介电层上方形成第二栅极介电层。金属栅电极还可以包括扩散阻挡层和功函数层。可以实施平坦化工艺以去除形成在层间介电层的顶面上方的金属栅极结构。金属栅极结构的实例是如上参考图6A描述的金属栅电极1108。
在操作1622处，根据一些实施例，在金属栅极结构中形成栅极隔离结构。栅极隔离结构可以形成在金属栅电极中和自对准的隔离鳍上方，以提供用于一个或多个FinFET的单独的栅极控制。栅极隔离结构可以形成在自对准的隔离鳍上方，并且它们一起形成阻挡层以将栅电极分成不同的部分以允许单独的控制。栅极隔离结构可以直接形成在自对准的隔离鳍之上并与之对准，或者形成为相对于自对准的隔离鳍具有水平偏移，并且仅直接在自对准的隔离鳍上方形成栅极隔离结构的部分。允许水平偏移提供增加的裕度的益处，从而用于光刻工艺的对准和覆盖需求。此外，金属栅极结构的整体厚度减小，从而由于寄生电容降低，导致较大的AC增益。在形成栅极隔离结构之后，可以实施平坦化工艺，从而使得层间介电层、第二栅极介电层、间隔件和金属栅电极的顶面大致共面。栅极隔离结构的实例是如上参考图7A描述的栅极隔离结构1202a-1202b。
在操作1624处，根据一些实施例，在层间介电层中并且在外延源极/漏极上方形成源极/漏极接触件。可以在层间介电层中且在外延源极/漏极上方形成源极/漏极接触件。可以使用图案化和蚀刻工艺在层间介电层中形成开口，从而用于源极/漏极接触件沉积。源极/漏极接触件可以进一步包括阻挡层以避免材料的扩散。可以使用平坦化工艺，使得源极/漏极接触件、层间介电层和金属栅电极的顶面共面。源极/漏极接触件可以形成在由自对准的隔离鳍分离的外延源极/漏极之间。自对准的隔离鳍可以防止源极/漏极接触件更深地切入到层间介电层，导致源极/漏极接触件的厚度减小，从而导致寄生电容减小。如参考图8A所描述的，源极/漏极接触件的实例是源极/漏极接触件1302。
图17是根据本发明的一些实施例的通过用介电材料替换鳍的部分来形成自对准的隔离鳍的示例性方法1700的流程图。可以实施方法1700中的其他操作并且可以以不同的顺序实施和/或改变方法1700的操作。
在操作1702处，根据一些实施例，在半导体结构上和/或内形成结构和层。可以使用与上文参考操作1602所述的相同的工艺来实施操作1702。例如，有源鳍结构可以从衬底突出，并且相互平行并且在一个方向上延伸。然而，相邻的有源鳍结构之间的间隔可以彼此相等。例如，有源鳍结构之间的间隔可以在约10nm和约25nm之间(例如，在12nm和20nm之间)。如果需要，有源鳍结构之间的距离可以更大。隔离结构可以用来填充有源鳍结构之间的开口并且可以由介电材料制成。隔离结构可以是STI结构。
根据一些实施例，在操作1704处，可以在半导体结构的所选的有源鳍结构中形成凹槽。通过去除硬掩模层并回蚀刻所选的有源鳍结构的部分，可以在有源鳍结构的所选位置处形成凹槽。在去除硬掩模层之后，可以凹进有源鳍结构的部分以在凹进的有源鳍结构之上以及隔离结构之间形成开口。凹进有源鳍结构的部分，使得剩余的有源鳍结构的顶面位于衬底的顶面之上。一些有源鳍结构不被硬掩模层保护，并在半导体结构的整个长度上被去除。在一些实施例中，去除有源鳍结构的部分。例如，可以通过仅去除位于有源鳍结构上方的硬掩模层的部分来形成开口。剩余的硬掩模层可以用作掩模元件，从而用于去除暴露的有源鳍结构材料的蚀刻工艺。
在操作1706处，根据一些实施例，在半导体结构的开口中形成自对准的隔离鳍。使用与上述操作1610中所述的工艺类似的工艺来形成自对准的隔离鳍。例如，如上所述，可以通过将介电鳍材料沉积在操作1704中形成的开口中来形成自对准的隔离鳍。可以实施平坦化步骤以去除多余的介电材料，使得自对准的隔离鳍的上表面以及硬掩模层、隔离结构的上表面大致共面。可以在隔离结构和/或有源鳍结构之间形成自对准的隔离鳍。由于在沉积介电鳍材料之前限定并形成开口和沟槽，所以当介电鳍材料填充暴露的开口和沟槽时不需要对准工艺。自对准的隔离鳍的实例可以是自对准的隔离鳍1604a-1604f。
在操作1708处，根据一些实施例，回蚀刻隔离结构以留下从剩余的隔离结构的顶面突出的鳍。可以使用与上面参考操作1604描述的类似的工艺来进行操作1708。可以通过去除硬掩模层并且蚀刻隔离结构的部分来回蚀刻隔离结构。湿化学工艺或平坦化工艺可以用来去除硬掩模层。可以继续平坦化工艺，直到去除硬掩模，并且自对准的隔离鳍、有源鳍结构和隔离结构的上表面大致共面。在去除硬掩模层之后，可以回蚀刻隔离结构以暴露有源鳍结构和自对准的隔离鳍这两者的部分。在回蚀刻隔离结构之后，有源鳍结构的部分可以从隔离结构的剩余部分突出。
在操作1710处，根据一些实施例，在半导体结构上方形成栅极介电层。可以使用与上面参考操作1614描述的工艺类似的工艺形成栅极介电层。可以在有源鳍结构、自对准的隔离鳍的暴露表面和隔离结构的顶面上沉积栅极介电层。栅极介电层可以是氧化硅层并且可以包括高k材料。栅极介电层还可以包括使用ALD工艺或CVD工艺沉积的多个层。栅极介电层的厚度可以在约2nm和约4nm之间。栅极介电层可以用作高压器件的栅极电介质。如上参考图12A所述，栅极介电层的实例可以是栅极介电层802。
在操作1712处，根据一些实施例，在自对准的隔离鳍和有源鳍结构上方形成牺牲结构。可以使用与上面参考操作1616描述的工艺类似的工艺形成牺牲结构。牺牲结构可以形成为平行，并且沿着与有源鳍结构的方向不同的方向延伸。牺牲结构可以均匀地间隔开以提供均匀的图案密度。牺牲结构可以包括多晶硅结构、氧化物硬掩模和氮化物硬掩模。牺牲结构的实例可以是如上参考图12A-图12C所述的牺牲结构921a-921e。
在操作1714处，根据一些实施例，在有源鳍结构上方形成外延源极/漏极结构。可以使用与上面参考操作1618描述的工艺类似的工艺形成外延源极/漏极。外延源极/漏极结构可以直接形成在有源鳍结构上，或者可以使用回蚀刻和生长方法来形成。可以首先在牺牲结构、有源鳍结构和自对准的隔离鳍上形成间隔件层。可以去除未被形成的间隔件保护的栅极介电层以暴露下面的有源鳍结构和自对准的隔离鳍。在已经去除栅极介电层之后，有源鳍结构可掺杂有不同类型的掺杂剂。通过在有源鳍结构的暴露的表面上方生长外延层来形成外延源极/漏极。在外延工艺期间，外延源极/漏极可掺杂有p型或n型掺杂剂。外延源极/漏极也可以采用诸如菱形形状的不同的形状。还可以在外延工艺中实施原位掺杂工艺。外延源极/漏极的实例是如上参考图12A-图12C所述的外延源极/漏极1004。
在操作1716处，根据一些实施例，在半导体结构上方形成层间介电层并且实施栅极替换工艺。可以使用类似于上面参考操作1620描述的工艺形成层间介电层形成和栅极替换工艺。层间介电层的实例是如上参考图13A描述的层间介电层1104。金属栅极结构的实例是如上参考图13A描述的金属栅电极1108。
在操作1718处，根据一些实施例，在金属栅极结构中形成栅极隔离结构。可以使用与上面参考操作1622描述的工艺类似的工艺形成栅极隔离结构。栅极隔离结构可以形成在金属栅电极中和自对准的隔离鳍上方，以提供用于一个或多个FinFET的单独的栅极控制。栅极隔离结构可以直接形成在自对准的隔离鳍之上并与之对准，或者形成为相对于自对准的隔离鳍具有水平偏移，并且仅在自对准的隔离鳍上方直接形成栅极隔离结构的部分。在形成栅极隔离结构之后，可以实施平坦化工艺，使得层间介电层、第二栅极介电层、间隔件和金属栅电极的顶面大致共面。栅极隔离结构的实例是如上参考图14A描述的栅极隔离结构1202a-1202b。
在操作1720处，根据一些实施例，在层间介电层中并且在外延源极/漏极上方形成源极/漏极接触件。可以使用与上面参考操作1624描述的工艺类似的工艺形成源极/漏极接触件。可以在层间介电层中且在外延源极/漏极上方形成源极/漏极接触件。可以使用图案化和蚀刻工艺在层间介电层中形成开口，从而用于源极/漏极接触件沉积。然后将源极/漏极接触件沉积到开口中，并且可以进一步包括阻挡层以避免材料的扩散。可以使用平坦化工艺，从而使得源极/漏极接触件、层间介电层和金属栅电极的顶面共面。还可以在源极/漏极接触件和外延源极/漏极之间形成硅化物层。源极/漏极接触件可以形成在通过自对准的隔离鳍分离的外延源极/漏极之间。
根据本发明的各个实施例提供了在FinFET结构中形成自对准的隔离鳍的机制。在一些实施例中，可以通过在形成在间隔层中的凹槽中沉积介电材料来形成自对准的隔离鳍。在一些实施例中，可以通过用介电材料替换鳍的部分来形成自对准的隔离鳍。在一些实施例中，自对准的隔离鳍可以彼此分离或者通过最小设计规则间隔(诸如，所使用的光刻工艺的临界尺寸)与有源鳍结构分离。自对准的隔离鳍之间的间隔可大致等于或大于FinFET结构的有源鳍之间的间隔。
根据本发明的各个实施例，在半导体结构中使用自对准的隔离鳍尤其提供以下益处(i)用于金属源极/漏极的均匀蚀刻且无空隙的金属源极/漏极接触件(而没有接缝)；(ii)通过将栅极结构锚定在自对准的隔离鳍上来防止栅极结构坍塌；(iii)在外延源极/漏极形成期间防止底切STI层；(iv)通过使用自对准的隔离鳍作为阻挡层来防止相邻的外延源极/漏极之间的外延桥接；(v)通过使用自对准的隔离鳍作为阻挡层来提供栅极结构之间的隔离；和(vi)由于来自减薄的金属源极/漏极接触件的寄生电容降低而导致AC增益增加。
在一些实施例中，半导体结构包括衬底以及从衬底突出的第一鳍和第二鳍。半导体结构还包括形成在衬底上方以及第一鳍和第二鳍的相对侧壁上的间隔层。隔离鳍结构形成在间隔层上方并且还形成在第一鳍和第二鳍的相对侧壁之间。半导体结构还包括邻接第一鳍和第二鳍以及隔离鳍结构的介电隔离鳍。该半导体结构还包括形成在隔离鳍结构上方以及还在第一鳍和第二鳍上方的栅极结构。
在实施例中，所述第一鳍和所述第二鳍以及所述隔离鳍结构的顶面共面。
在实施例中，半导体结构还包括位于所述间隔层和所述衬底之间的隔离结构。
在实施例中，所述隔离鳍结构和所述第一鳍之间的第一距离等于所述隔离鳍结构与所述第二鳍之间的第二距离。
在实施例中，半导体结构还包括分别位于所述第一鳍和所述第二鳍上的第一外延源极/漏极结构和第二外延源极/漏极结构。
在实施例中，所述隔离鳍结构形成在所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之间。
在实施例中，半导体结构还包括形成在所述第一外延源极/漏极结构和所述第二外延源极/漏极结构上方的金属接触件。
在实施例中，所述金属接触件形成在所述隔离鳍结构上方。
在实施例中，半导体结构还包括形成在所述栅极结构中的栅极隔离结构，其中，所述栅极隔离结构形成在所述隔离鳍结构上方。
在实施例中，所述隔离鳍结构包括碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化铝(Al2O3)。
在一些实施例中，半导体结构包括衬底以及从衬底突出的多个第一鳍和多个第二鳍。该半导体结构还包括形成在多个第一鳍和多个第二鳍之间的介电隔离鳍。介电隔离鳍邻接多个第一鳍和多个第二鳍。半导体结构还包括形成为平行的多个平行栅极结构，并且多个平行栅极结构中的第一栅极结构形成在介电隔离鳍上方。
在一些实施例中，形成半导体结构的方法包括形成从衬底突出的第一鳍和第二鳍。该方法还包括在衬底上方并且还在第一鳍和第二鳍的相对侧壁上形成间隔层。间隔层在第一鳍和第二鳍的相对侧壁之间形成开口。该方法还包括在开口中形成隔离鳍结构。介电隔离鳍形成为邻接第一鳍和第二鳍以及隔离鳍结构。回蚀刻间隔层，使得隔离鳍结构、第一鳍和第二鳍以及介电隔离鳍从间隔层突出。在隔离鳍结构以及第一鳍和第二鳍上方形成栅极结构。该方法还包括在栅极结构中并且还在隔离鳍结构上方形成栅极隔离结构。
在实施例中，形成半导体结构的方法还包括分别在所述第一鳍和所述第二鳍上生长第一外延源极/漏极结构和第二外延源极/漏极结构。
在实施例中，形成半导体结构的方法还包括在所述第一外延源极/漏极结构和所述第二外延源极/漏极结构上以及所述隔离鳍结构上形成金属接触件。
在实施例中，形成半导体结构的方法还包括在所述隔离鳍结构上方以及所述第一鳍和所述第二鳍上方形成层间介电材料。
在实施例中，形成半导体结构的方法还包括在所述金属接触件与所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之间形成接触蚀刻停止层。
在实施例中，所述隔离鳍结构与所述第一鳍或所述第二鳍之间的距离等于用于形成所述半导体结构的光刻工艺的临界尺寸。
在一些实施例中，半导体结构包括衬底以及从衬底突出的第一鳍、第二鳍和第三鳍。半导体结构还包括形成在第二鳍上并且位于第一鳍和第三鳍之间的隔离鳍结构。该半导体结构还包括形成在隔离鳍结构以及第一鳍和第二鳍上方的栅极结构。
在一些实施例中，半导体结构包括衬底以及具有第一部分和第二部分的鳍。第一部分和第二部分从衬底突出并且它们的顶面共面。半导体结构还包括形成在鳍的第一部分和第二部分之间的介电隔离鳍。介电隔离鳍平行于鳍的第一部分和第二部分并与之邻接。该半导体结构还包括多个平行的栅极结构，其中，至少一个栅极结构形成在该介电隔离鳍上方。
在实施例中，所述第一栅极结构和第二栅极结构具有不同的栅极高度和共面的顶面。
在实施例中，所述多个平行栅极结构中的第三栅极结构形成在所述多个第一鳍和所述介电隔离鳍上。
在实施例中，所述多个平行栅极结构以相等的距离彼此分离。
在一些实施例中，形成半导体的方法包括形成从衬底突出的多个鳍。该方法还包括在衬底上方并且在多个鳍中的每个鳍之间形成隔离结构。凹进多个鳍中的第一鳍以在凹进的第一鳍和相邻的隔离结构之间形成开口。第一鳍位于多个鳍的第二鳍和第三鳍之间。该方法还包括在开口中形成隔离结构。在隔离鳍结构以及第二鳍和第三鳍上方形成栅极结构。在隔离结构上方且在栅极结构中形成栅极隔离结构。
应当理解，详细描述部分，而不是本发明的摘要，旨在用于解释权利要求。公开部分的摘要可以阐述预期的一个或多个示例性实施例但不是全部的示例性实施例，并且因此不旨在限制所附权利要求。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底；
第一鳍和第二鳍，从所述衬底突出；
间隔层，形成在所述衬底上方以及所述第一鳍和所述第二鳍的相对侧壁上；
隔离鳍结构，形成在所述间隔层上方以及所述第一鳍和所述第二鳍的相对侧壁之间；
介电隔离鳍，邻接所述第一鳍和所述第二鳍以及所述隔离鳍结构；以及
栅极结构，形成在所述隔离鳍结构以及所述第一鳍和所述第二鳍上方。
2.根据权利要求1所述的半导体结构，其中，所述第一鳍和所述第二鳍以及所述隔离鳍结构的顶面共面。
3.根据权利要求1所述的半导体结构，还包括位于所述间隔层和所述衬底之间的隔离结构。
4.根据权利要求1所述的半导体结构，其中，所述隔离鳍结构和所述第一鳍之间的第一距离等于所述隔离鳍结构与所述第二鳍之间的第二距离。
5.根据权利要求1所述的半导体结构，还包括分别位于所述第一鳍和所述第二鳍上的第一外延源极/漏极结构和第二外延源极/漏极结构。
6.根据权利要求5所述的半导体结构，其中，所述隔离鳍结构形成在所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之间。
7.根据权利要求5所述的半导体结构，还包括形成在所述第一外延源极/漏极结构和所述第二外延源极/漏极结构上方的金属接触件。
8.根据权利要求6所述的半导体结构，其中，所述金属接触件形成在所述隔离鳍结构上方。
9.一种形成半导体结构的方法，所述方法包括：
形成从衬底突出的第一鳍和第二鳍；
在所述衬底上方以及所述第一鳍和所述第二鳍的相对侧壁上形成间隔层，其中，所述间隔层形成介于所述第一鳍和所述第二鳍的相对侧壁之间的开口；
在所述开口中形成隔离鳍结构；
形成邻接所述第一鳍和所述第二鳍以及所述隔离鳍结构的介电隔离鳍；
回蚀刻所述间隔层，使得所述隔离鳍结构、所述第一鳍和所述第二鳍以及所述介电隔离鳍从所述间隔层突出；
在所述隔离鳍结构以及所述第一鳍和所述第二鳍上方形成栅极结构；以及
在所述栅极结构中形成栅极隔离结构，其中，所述栅极隔离结构形成在所述隔离鳍结构上方。
10.一种半导体结构，包括：
衬底；
多个第一鳍和多个第二鳍，从所述衬底突出；
介电隔离鳍，形成在所述多个第一鳍和所述多个第二鳍之间，其中，所述介电隔离鳍邻接所述多个第一鳍和所述多个第二鳍；以及
平行的多个平行栅极结构，其中，所述多个平行栅极结构中的第一栅极结构形成在所述介电隔离鳍上方。
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