CN109216354A - 金属栅极结构切割工艺 - Google Patents

金属栅极结构切割工艺 Download PDF

Info

Publication number
CN109216354A
CN109216354A CN201810200862.7A CN201810200862A CN109216354A CN 109216354 A CN109216354 A CN 109216354A CN 201810200862 A CN201810200862 A CN 201810200862A CN 109216354 A CN109216354 A CN 109216354A
Authority
CN
China
Prior art keywords
metal gate
layer
gate structure
dielectric
ild
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810200862.7A
Other languages
English (en)
Other versions
CN109216354B (zh
Inventor
王祥保
张铭庆
古淑瑗
陈嘉仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109216354A publication Critical patent/CN109216354A/zh
Application granted granted Critical
Publication of CN109216354B publication Critical patent/CN109216354B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了用于在半导体器件结构中切割(例如分割)金属栅极结构的方法。在一些实例中，双层结构可以在替换栅极制造工艺中形成子金属栅极结构。在实例中，半导体器件包括设置在层间介电(ILD)层中的多个金属栅极结构，其中，层间介电(ILD)层设置在衬底上，设置在金属栅极结构之间的隔离结构，其中，ILD层限制隔离结构的周界，以及设置在ILD层和隔离结构之间的介电结构。本发明的实施例还涉及金属栅极结构切割工艺。

Description

金属栅极结构切割工艺
技术领域
本发明的实施例涉及金属栅极结构切割工艺。
背景技术
随着半导体产业已经发展进入到追求更高的器件密度、更高的性能和更低的成本的纳米技术工艺节点，来自制造和设计的挑战已经导致诸如鳍式场效应晶体管(FinFET)的三维设计的发展。例如通过蚀刻衬底的硅层将典型的FinFET制造为具有从衬底延伸的鳍结构。在垂直鳍中形成FinFET的沟道。在鳍结构上方提供(例如，位于鳍结构上方以包裹)栅极结构。具有位于沟道上的栅极结构是有益的，其允许对栅极结构周围的沟道进行栅极控制。FinFET器件提供了包括减少的短沟道效应和增加的电流的许多优势。
随着技术节点的缩小，在一些FinFET器件设计中实现的一个改进是用金属栅电极替换典型的多晶硅栅电极以利用减小的部件尺寸改进器件性能。尽管制造FinFET器件的现有方法通常能满足其预期目的，但是这些方法还没有在各个方面完全令人满意。例如，针对不同的器件性能要求，制造具有不同尺寸的金属电极线的挑战增加。
发明内容
本发明的实施例提供了一种半导体器件，包括：多个金属栅极结构，设置在层间介电(ILD)层中，其中，所述层间介电层设置在衬底上；隔离结构，设置在所述金属栅极结构之间，其中，所述层间介电层限制所述隔离结构的周界；以及介电结构，设置在所述层间介电层和所述隔离结构之间。
本发明的另一实施例提供了一种用于制造半导体器件结构的方法，所述方法包括：在设置在衬底上的第一鳍结构和第二鳍结构上方形成金属栅极结构，其中，在所述第一鳍结构和所述第二鳍结构之间形成层间介电(ILD)层；实施层间介电凹槽蚀刻工艺以在所述层间介电层中选择性地形成凹槽；在所述凹槽中形成介电结构；实施金属栅极结构切割工艺以形成线切口，所述线切口将所述金属栅极结构划分为子金属栅极结构，所述线切口还至少部分地形成在所述介电结构中；以及在所述线切口中形成隔离结构。
本发明的又一实施例提供了一种用于制造半导体器件结构的方法，所述方法包括：蚀刻设置在衬底上的层间介电(ILD)层以在所述层间介电层中形成凹槽，其中，在形成在所述层间介电层中的多个金属栅极结构之间形成所述凹槽；在所述凹槽中形成介电结构；在所述多个金属栅极结构中形成线切口以将所述金属栅极结构分成子金属栅极结构，所述线切口至少部分地形成在所述介电结构中；以及用隔离结构填充所述线切口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的FinFET器件的立体图；
图2示出根据一些实施例的在金属栅极结构切割工艺之后的FinFET器件的顶视图；
图3A-图3C示出根据一些实施例的在金属栅极结构切割工艺之后分别沿着图2中的切割线A-A、B-B和C-C的FinFET器件的截面图；
图4是根据一些实施例的用于实施金属栅极结构切割工艺的示例性工艺的流程图；
图5示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的顶视图；
图6A-图6C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图7A-图7C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图8A-图8C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图9A-图9C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图10A-图10C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图11A-图11C示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图12A-图12C和图12A’-图12C’示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图13A-图13C和图13A’-图13C’示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图14A-图14C和图14A’-图14C’示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的截面图；
图14D示出根据一些实施例的在图4的特定制造阶段处的半导体器件结构的顶视图；
图15是根据一些实施例的用于实施金属栅极结构切割工艺的另一示例性工艺的流程图；
图16A-图16C示出根据一些实施例的在图15的特定制造阶段处的半导体器件结构的截面图；
图17A-图17C示出根据一些实施例的在图15的特定制造阶段处的半导体器件结构的截面图；
图18A-图18C示出根据一些实施例的在图15的特定制造阶段处的半导体器件结构的截面图；
图19A-图19C示出根据一些实施例的在图15的特定制造阶段处的半导体器件结构的截面图；
图19D示出根据一些实施例的在图15的特定制造阶段处的半导体器件结构的顶视图；
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件，并且更特别地涉及在半导体器件中形成金属栅极结构之后切割栅极结构。本发明提供了用于在替换栅极制造工艺中切割(例如分割)金属栅极结构以提供子金属栅极结构的期望的纵向长度的方法。本文在FinFET的背景下讨论了一些实例。在其他实施方式中，根据一些实施例可以以垂直的全环栅极(VGAA)器件、水平的全环栅极(HGAA)器件或其他器件来实现替换栅极和工艺。此外，可以在诸如16nm、10nm、7nm、5nm和以下的任何先进的技术节点中实现实施例。
通常，在形成用于晶体管的金属栅极的替换栅极工艺中，在衬底上方形成伪栅极堆叠件，作为用于稍后形成在其上的实际栅极堆叠件的预留位置。间隔件结构形成为围绕伪栅极堆叠件。在源极/漏极部件和层间电介质(ILD)形成为与隔离件结构相邻之后，去除伪栅极堆叠件，留下由隔离件结构和ILD围绕的开口。然后，在由隔离件结构和ILD限定的开口中形成金属栅极。
金属栅极结构可以包括诸如高k介电层的栅极介电层、功函数金属层和金属栅电极。例如，可以使用多个沉积和图案化工艺来形成功函数金属层，以微调晶体管的阈值电压(Vt)。在一些实施例中，功函数金属层可针对诸如p型FinFET或n型FinFET的不同类型的晶体管使用不同类型的材料，以根据需要增强器件电性能。
在形成金属栅极结构之后，可以实施金属栅极结构切割工艺以将金属栅极结构分割成具有期望的纵向长度和/或宽度的子金属栅极结构。图1示出在实施金属栅极结构切割工艺之后，具有形成在衬底210上的金属栅极结构102的半导体器件结构100的立体图。
在一个实例中，衬底210包括选自晶体硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶圆和图案化的或未图案化的绝缘体上晶圆硅(SOI)、碳掺杂的氧化硅、氮化硅、掺杂的硅、锗、砷化镓、玻璃和蓝宝石中的至少一种的材料。在SOI结构用于衬底210的实施例中，衬底210可以包括设置在硅晶体衬底上的掩埋介电层。在本文所示的实施例中，衬底210是诸如晶体硅衬底的含硅材料。此外，衬底210不限于任何特定的尺寸、形状或材料。衬底210可以是具有200mm直径、300mm直径或诸如450mm的其他直径的圆形/环形衬底。衬底210也可以是诸如所需要的多边形玻璃衬底的任何多边形、正方形、矩形、弯曲的或其他非圆形的工件。
在衬底210上形成半导体器件结构100，衬底210包括形成在其中的其他结构，诸如其间形成有扩散区(例如，有源区)的隔离部件220和/或形成在浅沟槽隔离结构之间的鳍结构230(例如，FINFET结构)或在半导体衬底中使用的任何其他合适的结构。
在一个实例中，半导体器件结构100包括n型FinFET或p型FinFET。p型FinFET可以掺杂有诸如硼或BF2的p型掺杂剂。n型FinFET可以掺杂有诸如磷、砷或它们的组合的n型掺杂剂。半导体器件100可以包括在诸如微处理器、存储器件和/或其他IC的集成电路(IC)中。半导体器件结构100包括多个鳍结构230和设置在每个鳍结构230上方的金属栅极结构102。多个鳍结构230中的每个包括源极/漏极部件250，其中，源极或漏极部件形成在鳍结构230中、上和/或周围。
每个鳍结构230提供形成有一个或多个器件的有源区。使用包括掩蔽、光刻和/或蚀刻工艺的合适工艺来制造鳍结构230。在实例中，在衬底210上方形成掩模层。光刻工艺包括在掩模层上方形成光刻胶层(抗蚀剂)，将光刻胶层暴露于图案，实施曝光后烘焙工艺，并且显影光刻胶层以图案化光刻胶层。使用合适的蚀刻工艺将光刻胶层的图案转印至掩模层以形成掩蔽元件。然后掩蔽元件可用于保护衬底210的区域，同时蚀刻工艺在衬底中形成凹槽，留下诸如鳍结构230的延伸的鳍。可以利用在衬底上形成鳍结构的方法的许多其他实施例。
在实施例中，鳍结构230的宽度为约10纳米(nm)，高度在约10nm和60nm之间(诸如约50nm高)。然而，应当理解，其他尺寸也可以用于鳍结构230。在一个实例中，鳍结构230包括硅材料或诸如锗的另一元素半导体、包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体。鳍结构230也可以是包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合的合金半导体。可以根据需要使用n型掺杂剂和/或p型掺杂剂来掺杂鳍结构230。在一些实施例中，可以通过包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺来形成鳍结构230。作为实例，通过图案化和蚀刻衬底210的部分来形成鳍结构230。
衬底210还可以包括诸如浅沟槽隔离(STI)的各种隔离部件220。如所描述的，在实例中，可以通过将衬底210的部分蚀刻掉以在衬底210中形成凹槽来形成多个鳍结构230。然后可以用隔离材料填充凹槽以形成隔离部件220。用于隔离部件220和/或鳍结构230的其他制造技术是可能的。隔离部件220可以隔离衬底210的一些区域，例如，鳍结构230中的有源区。在实例中，隔离部件220可以是浅沟槽隔离(STI)结构和/或其他合适的隔离结构。STI结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料来形成。STI结构可以包括例如，具有一个或多个衬垫层的多层结构。填充的凹槽可以具有填充开口的诸如具有氮化硅的热氧化物衬垫层的多层结构。
沿着金属栅极结构102的侧壁设置侧壁间隔件104。侧壁间隔件104以包括诸如氧化硅的介电材料。侧壁间隔件104还可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。蚀刻停止层106也形成在衬底210上，覆盖源极/漏极(S/D)部件250，衬里侧壁间隔件104。蚀刻停止层106也可以由具有与附近的结构(诸如侧壁间隔件104和层间介电(ILD)层260)不同的膜性能的介电材料形成，以在实施蚀刻工艺制造器件100时，提高蚀刻选择性。在一个实例中，蚀刻停止层106可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。
可以在衬底210上方在金属栅极结构102(具有侧壁间隔件104和蚀刻停止层106)旁边形成源极/漏极(S/D)部件250。在一些实施例中，源极/漏极部件250是源极部件，并且另一源极/漏极部件250是漏极部件。通过金属栅极结构102分离源极/漏极部件250。在一个实施例中，凹进鳍结构230的位于金属栅极结构102旁边的部分以形成S/D凹槽，并且然后通过外延生长工艺在S/D凹槽中和上方形成S/D部件250，其中，该外延生长工艺包括化学汽相沉积(CVD)技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。S/D部件250可以包括Ge、Si、GaAs、砷化铝镓(AlGaAs)、SiGe、磷砷化镓(GaAsP)、GaSb、InSb、砷化铟镓(InGaAs)、InAs或其他合适的材料。在用S/D部件250填充S/D凹槽之后，S/D部件250的顶层的进一步外延生长水平地扩展，并且可开始形成诸如菱形小平面的小平面。可以在外延工艺期间原位掺杂S/D部件250。在一些实施例中，不原位掺杂S/D部件250，而是实施注入工艺以掺杂S/D部件250。可以实施一个或多个退火工艺以激活掺杂剂。该退火工艺包括快速热退火(RTA)和/或激光退火工艺。
在位于每个金属栅极结构102之间的蚀刻停止层106上并且在S/D部件250上方设置层间介电(ILD)层260。可以通过CVD、原子层沉积(ALD)、旋涂或其他合适的技术来沉积ILD层260。ILD层260可以包括氧化硅、氮化硅、氮氧化物、具有比氧化硅的介电常数更低的介电常数(k)的介电材料(因此称为低k介电材料层)、和/或其他合适的介电材料层。ILD层260可以包括单层或多层。在制造ILD层260期间，可以实施CMP以将ILD层260抛光至期望的高度，从而允许在其中形成具有类似的高度和器件性能的金属栅极结构102。
金属栅极结构102形成为包裹在位于衬底210上的鳍结构230的部分上方。在本实施例中，通过替换先前在衬底210上作为预留位置形成的伪栅极结构以限定将要形成的金属栅极结构102的位置来在衬底210上形成金属栅极结构102。金属栅极结构102包括形成在栅极介电层110上的功函数金属层108。在功函数金属层108上设置金属栅电极118。然而，根据需要，金属栅极结构102可以包括诸如界面层、衬垫层、阻挡层或其他合适的层的许多其他层。金属栅极结构102的栅极介电层110可以包括二氧化硅。可以通过合适的氧化和/或沉积方法形成二氧化硅。可选地，金属栅极结构102的栅极介电层110可以包括诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料的高k介电层。可以通过原子层沉积(ALD)和/或其他合适的方法形成高k介电层。
功函数金属层108形成为用于调整稍后在NMOS或PMOS中形成的金属栅极结构102的功函数。因此，功函数金属层108可以是用于PMOS器件的p型功函数金属材料或用于NMOS器件的n型功函数金属材料。具有在4.8eV和5.2eV之间的范围内的功函数的p型功函数金属的合适的实例包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数金属材料以及它们的组合。具有在3.9eV和4.3eV之间的范围内的功函数的n型功函数金属材料的合适的实例包括Ti、Ag、TaAl、TaAlC、HfAl、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数金属材料或它们的组合。
功函数值与功函数金属层108的材料组分相关联。选择功函数金属层108的材料以调整功函数值，从而使得在要形成在相应区域中的器件中实现期望的阈值电压(Vt)。功函数金属层108可以提供均匀的阈值电压(Vt)和漏极电压。可以通过CVD、PVD、ALD和/或其他合适的工艺来沉积功函数金属层108。在本文所述的一个实例中，使用ALD工艺形成功函数金属层108。
在限定在ILD层260中的开口内的功函数金属层108上方形成金属栅电极118。金属栅电极118可以是通过CVD、PVD、镀和/或其他合适的工艺形成的单个金属层或多个金属层。金属栅电极118可以包括Al、W或Cu和/或其他合适的材料。金属栅电极118可以填充由ILD层260限定的开口的剩余部分。
开口114(例如，线切口)形成在金属栅极结构102以及ILD层260的一些部分中，将金属栅极结构102分成第一子金属栅极结构102a和第二子金属栅极结构102b。通过去除器件100的金属栅极结构102的部分来形成开口114，以中断金属栅极结构102的纵向延伸。稍后用隔离材料填充开口114以形成隔离区，其中，隔离区隔离第一子金属栅极结构102a和第二子金属栅极结构102b之间的电连接。
图2示出图1的半导体器件结构100的部分的顶视图。通过将金属栅极结构102和ILD层260的部分蚀刻掉，开口114将金属栅极结构102分隔成第一子金属栅极结构102a和第二子金属栅极结构102b。图3A、图3B和图3C示出分别沿着图1-图2所示的切割线A-A、B-B和C-C的半导体器件结构100的截面图。应当注意，为了简明，未在图2和图3A-图3C中示出侧壁间隔件104和其他层(如果有的话)。
在一些情况下，如图3A中的圆圈302所示，在从衬底210去除金属栅极结构102之后，可以在ILD层260上的开口侧壁上留下一些金属残余物304。在一些情况下，如图3B中的圆圈306所示，腐蚀性蚀刻剂可能横向漂移，不利地损坏S/D部件250，导致S/D部件250的结构损失。此外，所选择的用于蚀刻金属栅极结构102以及ILD层260的蚀刻剂在这些材料中可具有不等价的蚀刻速率。在半导体器件结构100的不同位置处的不同蚀刻速率可导致不同的蚀刻深度(分别由图3B和图3C中的虚线312、310示出)，在开口114的不同位置处创建台阶高度314。因此，在一些位置处可能发生不期望的蚀刻不足轮廓，而在衬底的其他位置处可能发生过蚀刻轮廓。
因此，本发明的一些实施例提供了可以将金属栅极结构分割(例如，切割或分离)成具有期望的轮廓控制的子金属栅极结构的金属栅极结构切割工艺。金属栅极结构切割工艺包括ILD凹槽形成步骤以及ILD凹槽再填充步骤，以便分别在ILD层和金属栅极结构中形成开口，而不会不利地损坏邻近的结构。
图4示出切割半导体器件结构(例如图5中所示的半导体器件结构100)中的金属栅极结构所实施的工艺400的流程图。图5-图14D是根据一些实施例的对应于工艺400的各个阶段的半导体器件结构100的部分的顶视图和截面图。图5-图14D中所示的利用工艺400的实例配置为形成先前参考图1-图3C所讨论的半导体器件结构100。然而，应当注意，工艺400可以用于形成本文中未呈现的任何合适的结构。
如图5-图6C所示，工艺400开始于操作402，提供具有形成在衬底210上的多个栅极结构102的半导体器件结构100。图5示出半导体器件结构100的顶视图，而图6A-图6C示出沿着如图5所示的切割线A-A、B-B和C-C的半导体器件结构100的截面图。半导体器件结构100具有形成在其中的金属栅极结构102(例如，在去除伪栅极结构并且用金属栅极结构102替换之后)，对金属栅极结构102实施金属栅极切割工艺以将金属栅极结构分割成子金属栅极结构。
类似地，如上所述，金属栅极结构102包括栅极介电层110、功函数金属层108和金属栅电极118。可以在ILD层260中形成蚀刻停止层106。应当注意，侧壁间隔件104和其他层(如果有的话)可能在图5和图6A-图6C中未示出以防止模糊其中示出的其他部件。图6A示出沿着形成在ILD层206中的四个金属栅极结构102的切割线A-A的截面图。图6B示出沿着切割线B-B的截面图，其中，该图具有两个鳍结构230，具有形成在鳍结构230的顶部处的S/D部件250，并且具有形成在鳍结构上方的金属栅电极118。图6C示出沿着两个鳍结构230的切割线C-C的截面图，其中，该图具有形成在鳍结构230的顶部处的S/D部件250，并且具有形成在鳍结构上方的ILD层260。
在操作404处，如图7A-图7C所示，在衬底210的半导体器件结构100上设置第一图案化的掩模结构702。第一图案化的掩模结构702限定开口708以选择性地暴露金属栅极结构102和ILD层260的部分以实施金属栅极结构切割工艺。第一图案化的掩模结构702在蚀刻/图案化工艺期间用作掩模，以保护由第一图案化的掩模结构702所覆盖的结构在蚀刻/图案化工艺期间免受损坏。
第一图案化的掩模结构702可以包括设置在抗反射涂层(ARC)706上的光刻胶704。可以通过光刻工艺图案化光刻胶704以具有可以用作掩模的期望的尺寸，从而用于将特征转印至ILD层260。第一图案化的掩模结构702暴露期望从半导体器件结构100去除的金属栅极结构102和ILD层260的部分。去除金属栅极结构102和ILD层260的特定部分可以中断金属栅极结构102的纵向延伸，以将金属栅极结构102分割(例如，切割)成子金属栅极结构102a、102b。
在图7A中所示的一个实例中，限定在第一图案化的掩模结构702中的开口708具有侧壁710，侧壁710限定穿过ILD层260的部分的垂直平面，限定从ILD层260的侧壁711的水平宽度712。ILD层260的侧壁711与覆盖在第一图案化的掩模结构702下方的蚀刻停止层106接触。在ILD层260中形成边缘部分714的水平宽度712覆盖在第一图案化的掩模结构702下方，从而保护ILD层260的边缘部分714免于在后续的蚀刻工艺中被蚀刻掉。在一个实例中，水平宽度712可以具有在约5nm和约20nm之间的宽度。
在一个实例中，如图7A所示，开口708可以具有第一宽度716，其中，该第一宽度716配置为暴露至少两个金属栅极结构102以及限定在其间的ILD层260的一些部分。相比之下，在图7C所示的截面图中，限定在第一图案化的掩模结构702中的开口708的第二宽度718配置为暴露ILD层260的限定在S/D部件250和鳍结构230之间的区域。
在操作406处，如图8A至图8C中所示，实施ILD凹槽蚀刻工艺以去除通过由第一图案化的掩模结构702限定的开口708暴露的ILD层260。如图8A和图8C所示，第一图案化的掩模结构702的开口708允许来自ILD凹槽蚀刻工艺的蚀刻剂穿过其中以与ILD层260反应，以去除暴露的ILD层260。如图8A和图8B所示，ILD凹槽蚀刻工艺是提供蚀刻剂的选择性蚀刻工艺，其中，该蚀刻剂可以选择性地蚀刻ILD层260而不破坏或攻击位于衬底210上的暴露的金属栅极结构102。因此，如图8B所示，在ILD凹槽蚀刻工艺期间，金属栅极结构102保持完整。通过这样做，可以在不同的处理阶段分别地且单独地蚀刻金属栅极结构102和ILD层260。结果，可以利用相对温和和/或轻微的蚀刻剂以在特定的制造阶段处蚀刻特定的材料，而不是使用侵蚀性蚀刻剂同时蚀刻所有材料(包括ILD层和金属栅极结构中的多种材料)。
因此，通过在从衬底210去除金属栅极结构102之前选择性地蚀刻ILD层260(例如，在不同的制造阶段处单独地蚀刻ILD层260和金属栅极结构102)，可以获得良好的界面和蚀刻轮廓管理。
在一个实例中，如图8A所示，ILD凹槽蚀刻工艺选择性地蚀刻ILD层260以在ILD层260中形成具有预定深度804(如虚线802所示)的凹槽805。凹槽805的预定深度804可以短于金属栅极结构102的深度808(如虚线806所示)。在一个实例中，凹槽805的预定深度804可以比金属栅极结构102的深度808短约5％和约30％之间。如图8A和图8B所示，由于在ILD凹槽蚀刻工艺中的蚀刻剂选择性地蚀刻ILD层260，由第一图案化的掩模结构702暴露的金属栅电极118在衬底210上保持未蚀刻或未损坏。
在操作408中，如图9A-图9C所示，在将凹槽805限定在ILD层260中之后，然后从衬底210去除第一图案化的掩模结构702。可通过包括蚀刻、剥离和灰化工艺等的任何合适的工艺去除第一图案化的掩模结构702。ILD层260的与凹槽805接合的边缘部分714保留在衬底210上，以在后续的制造工艺期间用作衬垫保护。
在操作410，在去除第一图案化的掩模结构702之后，实施ILD凹槽再填充工艺。如图10A-图10C所示，ILD凹槽再填充工艺在限定在ILD层260中的凹槽805中形成介电结构1002，其中，该介电结构1002由与选择为用于制造ILD层260的材料不同的材料制造。应当注意，介电结构1002可以首先形成为覆盖衬底210的表面的毯式层，并且接着是CMP工艺以从凹槽805抛光掉介电结构1002的多余材料。因此，形成并填充在凹槽805中的介电结构1002具有与金属栅极结构102和ILD层260的顶面大致共面的顶面。在金属栅极结构102之间形成的介电结构1002具有侧壁1004，其中，该侧壁1004与在操作406处由ILD凹槽蚀刻工艺限定的ILD层260的边缘部分714接合。在一个实例中，可以通过CVD、原子层沉积(ALD)、旋涂或其他合适的技术来沉积介电结构1002。介电结构1002可以包括氧化硅、氮化硅、氮氧化物、具有比氧化硅的介电常数更低的介电常数(k)的介电材料(因此称为低k介电材料层)和/或其他合适的介电材料层。
由于介电结构1002由与用于形成ILD层260的材料不同的材料形成，所以还可以实施选择性蚀刻工艺以高选择性地单独地选择性地蚀刻介电结构1002、ILD层260或甚至金属栅极结构102(例如，由与选择为用于制造介电结构1002和ILD层260的介电材料不同的含金属材料形成金属栅极结构102)。在一个实例中，介电结构1002可以由SiO2、SiOC、SiC、SiON、SiN、非晶碳、硼掺杂的氮化物、硼掺杂的含硅材料、硼掺杂的碳化物材料或低k材料制成。
在操作412中，如图11A-图11C所示，在凹槽805中形成介电结构1002之后，可以在半导体器件结构100上形成第二图案化的掩模结构1102，以在衬底表面上限定开口1107。第二图案化的掩模结构1102可以类似于上述第一图案化的掩模结构702。第二图案化的掩模结构1102限定暴露金属栅极结构102和ILD层260的部分的开口1107以实施金属栅极结构切割工艺。
由第二图案化的掩模结构1102限定的开口1107可以具有比由第一图案化的掩模结构702限定的开口708的第一宽度716更小的第一宽度1109，以及类似地比由第一图案化的掩模结构702限定的开口708的第二宽度718更小的第二宽度1108。利用第二图案化的掩模结构1102来进一步限定将从衬底210去除和/或切割的金属栅极结构102的范围和介电结构1002的部分的范围。由第二图案化的掩模结构1102的开口1107限定的较小的第一宽度1109和第二宽度1108允许在后续的金属栅极结构切割工艺期间保留介电结构1002的边缘部分1120。在金属栅极结构切割工艺期间，保留在衬底上的介电结构1002的边缘部分1120(与ILD层260的边缘部分714一起)可以用作衬垫保护。
类似于第一图案化的掩模结构702，第二图案化的掩模结构1102包括设置在抗反射涂层(ARC)1106上的光刻胶1104。在图11A-图11C中所示的一个实例中，限定在第二图案化的掩模结构1102中的开口1107具有侧壁1121，侧壁1121限定穿过介电结构1002的部分的垂直平面，限定介电结构1002的边缘部分1120。边缘部分1120覆盖在第二图案化的掩模结构1102下方，以避免在后续的蚀刻工艺期间被蚀刻掉或损坏。在一个实例中，边缘部分1120可以具有在约5nm和约20nm之间的宽度。
如图11B所示，第二图案化的掩模结构1102还限定位于金属栅电极118之上的开口1107，以暴露要被蚀刻/切割掉的金属栅电极118。
在操作414处，如图12A-图12C的第一实例或如图12A’-图12C’的第二实例所示，实施金属栅极结构切割工艺以去除通过第二图案化的掩模结构1102暴露的结构。通过提供蚀刻气体混合物来来实施金属栅极结构切割工艺，以去除由第二图案化的掩模结构1102暴露的衬底210中的材料，直到去除暴露的金属栅极结构102。如图12A-图12C和图12A’-图12C’所示，由第二图案化的掩模结构1102暴露的金属栅极结构102和一些介电结构1002的去除在ILD层260和其他金属栅极结构102中创建开口1202(例如，线切口)。
在金属栅极结构切割工艺期间，所选择的蚀刻剂相对具有侵蚀性，以从金属栅极结构102去除或蚀刻含金属材料以及从衬底去除或蚀刻介电结构1002的介电材料。因此，如图12B所示，还去除金属栅电极118，直到蚀刻穿过金属栅电极118的期望深度。如图12C所示，还去除由第二图案化的掩模结构1102暴露的介电结构1002的部分，形成开口1202。
由于来自金属栅极结构102的含金属材料具有与来自介电结构1002的介电材料不同的膜性能，因此当在衬底210上蚀刻不同类型的材料时可能出现不同的蚀刻速率。例如，当来自金属栅极结构切割工艺的蚀刻剂具有较快的蚀刻速率以蚀刻含金属材料时，可以比介电结构1002更快的速率蚀刻金属栅电极118。金属栅电极118的较快的蚀刻速率可导致形成在其中的开口1202具有如图12B所示的深度，比形成在介电结构1002中的如图12C所示的开口1202的深度1132更长。
在一些实例中，在金属栅极结构切割工艺期间所选择的蚀刻剂对来自金属栅极结构102的金属材料、蚀刻停止层106和介电结构1002具有高选择性。结果，如图12A所示，来自金属栅极结构切割工艺的蚀刻剂可以主要蚀刻金属栅极结构102，或甚至进一步向下蚀刻隔离部件220的部分，留下位于开口1202中的蚀刻停止层106和介电结构1002的部分。
在另一实例中，在金属栅极结构切割工艺期间所选择的蚀刻剂对来自金属栅极结构102、蚀刻停止层106和介电结构1002的材料可以具有相对低的选择性的相对侵蚀性。结果，来自金属栅极结构切割工艺的蚀刻剂可以全面蚀刻未被第二图案化的掩模结构1102覆盖的金属栅极结构102、蚀刻停止层106和介电结构1002。在这个实例中，分别如图12A’、图12B’和图12C’所示，蚀刻剂可以继续蚀刻，直到蚀刻掉隔离部件220的期望的深度1212、1225，从而在半导体器件结构100的不同位置处的开口1202中暴露底面1210、1209、1206。如图12A’所示，来自金属栅极结构切割工艺的全面蚀刻可大致去除开口1202中的未被第二图案化的掩模结构1102覆盖的所有金属栅极结构102、蚀刻停止层106和介电结构1002。如上所述，由于在来自衬底的不同的材料(例如，含金属材料与介电材料相比)处可能发生不同的蚀刻速率，蚀刻金属栅电极118的更快的蚀刻速率可能导致如图12B’所示的其中形成的开口1202具有的进入到隔离部件220中的深度1212比如图12C’所示的通过介电结构1002形成的深度1225更长。在一个实例中，如图12B’中所示的延伸穿过金属栅电极118形成在隔离部件220中的深度1212比如图12C’所示延伸穿过ILD层260形成在隔离部件220中的深度1225大约5％至约30％。
在操作416中，如图13A-图13C和图13A’-图13C’所示，在去除金属栅极结构102和ILD层260的部分之后，可以去除第二图案化的硬掩模结构1102。在图13A-图13C所示的第一实例中，开口1202具有衬里在ILD层260的边缘部分714上的介电结构1002的边缘部分1120，在开口1202的周界周围形成保护结构。开口1202分割和中断金属栅极结构102的纵向长度，根据不同器件性能要求的需要形成子金属栅极结构102a、102b。如图13A所示的开口1202可以具有保留在去除金属栅极结构102的区域之间的一些残余的蚀刻停止层106和介电结构1002，这是由于当蚀刻含金属材料和介电材料时的蚀刻速率的差异。此外，如图13B所示的形成在金属栅电极118中的开口1202的深度1130可以比如图13C所示的形成在ILD层260中的开口1202的深度1132更长，其中，ILD层260具有围绕开口1202的剩余的结构1002。
类似地，在图13A’-13C’所示的实例中，开口1202具有暴露的隔离部件220的底面1210，如图13A’所示，没有保留残余的蚀刻停止层106和介电结构1002。开口1202具有衬里在ILD层260的边缘部分714上的介电结构1002的边缘部分1120，在开口1202周围形成保护结构。在这个实例中，如图13C’所示的形成在ILD层260中的开口1202进一步向下延伸至隔离部件220以在其中形成有深度1225，其中，该深度1225稍微短于如图13B’所示的开口1202的形成在隔离部件220中的深度1212。
在操作418处，如图14A-图14C和图14A’-图14C’所示，在去除第二图案化的掩模层1102之后，通过介电材料在开口1202中填充隔离结构1402。如上所述，在金属栅极结构切割工艺之后，在半导体器件结构100中形成开口1202以分割和/或中断金属栅极结构102，形成子金属栅极结构102a、102b。然后形成隔离结构1402并填充形成在子金属栅极结构102a、102b之间的开口1202，以绝缘子金属栅极结构102a、102b之间的电导。如上所述，基于由开口1102限定的深度1132、1212、1225，填充在开口1202中的隔离结构1402在不同的位置处可以具有不同的深度。在一个实例中，隔离结构1402具有底面1410，底面1410具有的台阶高度与限定开口1202的底面1210、1209、1206吻合。形成在隔离结构1402的底面1410中的台阶高度在隔离结构1402的主体上产生变化的深度(例如，从隔离结构1402的顶面1404至底面1410)。
在一些实例中，隔离结构1402由与用于制造介电结构1002和ILD层260的材料不同的材料形成。因此，可以获得包括来自介电结构1002的边缘部分1120和隔离结构1402以及来自ILD层260的边缘部分714的双层结构，以保护保留在衬底上的金属栅极结构102和ILD层的结构。因此，开口1202(例如线切口)包括围绕隔离结构1402的介电结构1002，形成双层结构。形成在开口1202中的双层结构可以保护与开口1202接合的区域的侧壁并且为与开口1202接合的区域的侧壁提供良好的保护和界面管理。
用于填充开口1202以形成隔离结构1402的介电材料根据需要可以包括SiO2、SiON，SiN、SiC，SiOC、SiOCN或低k材料。在形成隔离结构1402之后，可实施CMP工艺以抛光用于形成隔离结构1402的多余的介电材料，并提供相对于金属栅极结构102的顶面的大致平坦的隔离结构1402的顶面。
图14D示出具有填充在子金属栅极结构102a、102b之间的隔离结构1402的半导体器件结构100的顶视图。还由隔离结构1402和来自设置在子金属栅极结构102a、102b之间的介电结构1002的边缘部分1120(例如，也可以包括来自ILD 260的边缘部分714)形成双层结构。通过利用双层结构，可以在子金属栅极结构102a、102b之间获得良好的界面管理和隔离性能。而且，两步蚀刻工艺(例如，ILD凹槽蚀刻和金属栅极结构切割工艺)可以在不同的制造阶段处单独地蚀刻金属材料和绝缘材料，从而可以根据需要仔细选择特定类型的蚀刻剂，以确保成功的蚀刻工艺，而没有不期望的残余物和不良的轮廓管理。
图15示出实施切割半导体器件结构(例如图5中所示的半导体器件结构100)中的金属栅极结构的工艺1500的另一实施例的流程图。类似于上面讨论的工艺400，操作1502、1504和1506类似于上文参考图5-图8C讨论的操作402、404、406。在操作1506之后，如图8A-图8C所示，在通过第一图案化的掩模结构702暴露的ILD 260中形成凹槽805。
在操作1508处，沿着图5的切割线A-A，如图16A中所示，在凹槽805中共形地形成共形衬垫层1602，共形衬垫层1602衬里ILD层260的边缘部分714和蚀刻停止层106的侧壁。在衬底上随着衬底表面的形貌形成共形衬垫层1602(也是介电结构)。因此，如图16B所示，沿着切割线B-B，在通过第一图案化的掩模结构702暴露金属栅电极118的区域中，然后在金属栅电极118的暴露表面上形成共形衬垫层1602。类似地，如图16C所示，沿着切割线C-C，在通过穿过第一图案化的掩模结构702的开口和凹槽805暴露ILD层260的区域中，共形衬垫层1602形成为与ILD层260接触并且衬里ILD层260。
在操作1510处，如图17A-图17C所示，实施类似于工艺400中的操作414的金属栅极结构切割工艺以去除由第一图案化的掩模结构702暴露的金属栅极结构102，在其中形成由共形衬垫层1602围绕的开口1750(例如，线切口)。在该实例中，提供为用于蚀刻金属栅极结构102的蚀刻剂相对具有侵蚀性，以蚀刻金属栅极结构102以及由远离衬底的第一图案化的掩模结构702暴露的ILD层260。如图17A和图17C所示，连续地实施金属栅极结构切割工艺，直到也从衬底210去除隔离部件220的期望深度1712，暴露底面1708。然而，如图17B所示，在蚀刻剂主要蚀刻金属栅电极118的区域中，蚀刻剂可继续向下蚀刻隔离部件220至比深度1712更短的期望的深度1714。在一个实例中，如图17B所示(沿着图5中的切割线B-B)，去除的在该区域处形成的深度1714比如图17A和图17C所示(分别沿着图5中的切割线A-A和C-C)的深度1712短约5％和约30％。
在操作1512处，如图18A-图18C所示，在从衬底210去除金属栅极结构102以及一些ILD层260和金属栅电极118之后，通过介电材料在开口1750中填充隔离结构1802。如在工艺400中的操作418中所述，在金属栅极结构切割工艺之后，在半导体器件结构100中形成开口1750以分割和/或中断金属栅极结构102，形成子金属栅极结构102a、102b。然后形成隔离结构1802并填充形成在子金属栅极结构102a、102b之间的开口1750中，以绝缘子金属栅极结构102a、102b之间的电导。隔离结构1802类似于上面讨论的隔离结构1402。隔离结构1802由与ILD层260和共形衬垫层1602不同的材料制成。用于填充开口1750以形成隔离结构1802的介电材料根据需要包括SiO2、SiON，SiN、SiC，SiOC、SiOCN或低k材料。
在操作1514处，如图19A-19C所示，在形成隔离结构1802之后，可以实施CMP工艺以抛光用于形成隔离结构1802的多余的介电材料以及去除第一图案化的掩模结构702，并且提供相对于金属栅极结构102和ILD层260的顶面的大致平坦的隔离结构1802的顶面。
类似地，在开口1750的周界周围组合设置衬里在ILD层260的边缘部分714上的共形衬垫层1602(例如，具有类似于介电结构1002的边缘部分1102的功能和材料性能)。形成在开口1750中的共形衬垫层1602可以保护与开口1750接合的区域的侧壁，并且为与开口1750接合的区域的侧壁提供良好的保护和界面管理。开口1750分割和中断金属栅极结构102的纵向延伸，形成具有与不同的器件性能要求所需的金属栅极结构102的纵向长度不匹配的纵向长度的子金属栅极结构102a、102b。
图19D示出具有填充在子金属栅极结构102a、102b之间的隔离结构1802的半导体器件结构100的顶视图。因此，可以获得包括共形衬垫层1602和隔离结构1802以及来自ILD层260的边缘部分714的双层结构，以在实施金属栅极结构切割工艺时保护保留在衬底上的金属栅极结构和ILD层的结构。在金属栅极结构102之间形成具有良好的隔离性能的隔离结构1802和共形衬垫层1602以及来自ILD 260的边缘部分714。因此，开口1750(例如，线切口)具有围绕隔离结构1802的共形衬垫层1602。通过利用形成在开口1750周围的双层结构，可以获得良好的界面管理和隔离性能。而且，两步蚀刻工艺(例如，ILD凹槽刻蚀和金属栅极结构切割工艺)可以在不同的制造阶段处单独地蚀刻金属材料和绝缘材料，从而可以根据需要仔细选择特定类型的蚀刻剂，以确保成功的蚀刻工艺，而没有不期望的残余物和不良的轮廓管理。
可以在工艺400、1500之前、期间和之后提供额外的步骤，并且可以根据需要替换、消除或以不同的顺序实施所描述的一些步骤以完成和启用工艺400、1500。在不脱离本发明的精神和范围的情况下，可以存在其他的可选方式或实施例。
应当注意，半导体器件结构100可经历进一步的CMOS或MOS技术处理以形成本领域已知的各种部件和区域。例如，后续的处理也可以在衬底210上方形成配置为连接FinFET半导体器件结构100的各种部件或结构的各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，和诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
尽管不旨在限制，但是本发明的一个或多个实施例提供了半导体器件及其形成的许多益处。例如，本发明的一些实施例利用包括在金属栅极结构切割工艺之后形成的隔离结构和介电结构(或共形衬垫层)的双层结构。因此，可以在子金属栅极结构之间获得良好的界面管理和隔离性能。而且，两步蚀刻工艺(例如，ILD凹槽刻蚀和金属栅极结构切割工艺)可以在不同的制造阶段处单独地蚀刻金属材料和绝缘材料，从而使得可以根据需要仔细地选择特定类型的蚀刻剂，以确保成功的蚀刻工艺，而没有不期望的残余物和不良的轮廓管理。本发明提供了切割金属栅极结构以制造子金属栅极结构的许多不同实施例，以提供所需的一个或多个改进。
在一个实例中，半导体器件包括设置在层间介电(ILD)层中的多个金属栅极结构，其中，层间介电(ILD)层设置在衬底上，设置在金属栅极结构之间的隔离结构，其中，ILD层限制隔离结构的周界，以及设置在ILD层和隔离结构之间的介电结构。在实施例中，金属栅极结构的每个包括栅极介电层、功函数层和金属栅电极。在实施例中，介电结构包括与隔离结构的第二材料不同的第一材料。在实施例中，介电结构的第一材料不同于ILD层的第三材料。在实施例中，介电结构是接合在隔离结构和ILD层之间的共形衬垫层。在实施例中，隔离结构具有顶面和底面，其中，隔离结构的底面具有台阶高度，从而在隔离结构的主体上产生变化的深度。在实施例中，在隔离结构和ILD层之间设置蚀刻停止层。在实施例中，衬底上的金属栅极结构具有不匹配的尺寸。
在另一实施例中，一种用于制造半导体器件结构的方法包括：在设置在衬底上的第一鳍结构和第二鳍结构上方形成金属栅极结构，其中，在第一鳍结构和第二鳍结构之间形成层间介电(ILD)层，实施ILD凹槽蚀刻工艺以在ILD层中选择性地形成凹槽，在凹槽中形成介电结构，实施金属栅极结构切割工艺以形成将金属栅极结构划分成子金属栅极的线切口，该线切口进一步至少部分地形成在介电结构中，并且在线切口中形成隔离结构。在实施例中，去除介电结构的部分，同时实施金属栅极结构切割工艺。在实施例中，沿着ILD层的侧壁和凹槽的底面形成共形衬垫层。在实施例中，当在凹槽中形成介电结构时，介电结构完全填充凹槽。在实施例中，介电结构具有与ILD层接合的第一侧和与隔离结构接合的第二侧。在实施例中，介电结构由与隔离结构的第二材料不同的第一材料制成。在实施例中，介电结构的第一材料不同于ILD层的第三材料。
在又一实施例中，一种用于制造半导体器件结构的方法包括：蚀刻设置在衬底上的层间介电(ILD)层，以在ILD层中形成凹槽，其中，在形成在ILD层中的多个金属栅极结构之间形成凹槽，在凹槽中形成介电结构，在多个金属栅极结构中形成线切口以将金属栅极结构划分为子金属栅极结构，在介电结构中至少部分地形成线切口，以及用隔离结构填充线切口。在实施例中，从衬底去除介电结构的部分。在实施例中，沿着ILD层的侧壁和凹槽的底面形成共形衬垫层，同时形成介电结构。在实施例中，当在衬底上形成介电结构时，介电结构完全填充凹槽。在实施例中，介电结构完全或部分地限制隔离结构的周界。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
多个金属栅极结构，设置在层间介电(ILD)层中，其中，所述层间介电层设置在衬底上；
隔离结构，设置在所述金属栅极结构之间，其中，所述层间介电层限制所述隔离结构的周界；以及
介电结构，设置在所述层间介电层和所述隔离结构之间。
2.根据权利要求1所述的半导体器件，其中，所述金属栅极结构的每个包括栅极介电层、功函数层和金属栅电极。
3.根据权利要求1所述的半导体器件，其中，所述介电结构包括第一材料，所述第一材料与所述隔离结构的第二材料不同。
4.根据权利要求3所述的半导体器件，其中，所述介电结构的所述第一材料不同于所述层间介电层的第三材料。
5.根据权利要求1所述的半导体器件，其中，所述介电结构是接合在所述隔离结构和所述层间介电层之间的共形衬垫层。
6.根据权利要求1所述的半导体器件，其中，所述隔离结构具有顶面和底面，其中，所述隔离结构的底面具有台阶高度，从而在所述隔离结构的主体上产生变化的深度。
7.根据权利要求1所述的半导体器件，还包括：
蚀刻停止层，设置在所述隔离结构和所述层间介电层之间。
8.根据权利要求1所述的半导体器件，其中，位于所述衬底上的所述金属栅极结构具有不匹配的尺寸。
9.一种用于制造半导体器件结构的方法，所述方法包括：
在设置在衬底上的第一鳍结构和第二鳍结构上方形成金属栅极结构，其中，在所述第一鳍结构和所述第二鳍结构之间形成层间介电(ILD)层；
实施层间介电凹槽蚀刻工艺以在所述层间介电层中选择性地形成凹槽；
在所述凹槽中形成介电结构；
实施金属栅极结构切割工艺以形成线切口，所述线切口将所述金属栅极结构划分为子金属栅极结构，所述线切口还至少部分地形成在所述介电结构中；以及
在所述线切口中形成隔离结构。
10.一种用于制造半导体器件结构的方法，所述方法包括：
蚀刻设置在衬底上的层间介电(ILD)层以在所述层间介电层中形成凹槽，其中，在形成在所述层间介电层中的多个金属栅极结构之间形成所述凹槽；
在所述凹槽中形成介电结构；
在所述多个金属栅极结构中形成线切口以将所述金属栅极结构分成子金属栅极结构，所述线切口至少部分地形成在所述介电结构中；以及
用隔离结构填充所述线切口。
CN201810200862.7A 2017-06-29 2018-03-12 金属栅极结构切割工艺 Active CN109216354B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762526956P 2017-06-29 2017-06-29
US62/526,956 2017-06-29
US15/809,898 2017-11-10
US15/809,898 US10269787B2 (en) 2017-06-29 2017-11-10 Metal gate structure cutting process

Publications (2)

Publication Number Publication Date
CN109216354A true CN109216354A (zh) 2019-01-15
CN109216354B CN109216354B (zh) 2021-04-06

Family

ID=64738297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810200862.7A Active CN109216354B (zh) 2017-06-29 2018-03-12 金属栅极结构切割工艺

Country Status (4)

Country Link
US (3) US10269787B2 (zh)
KR (1) KR102081401B1 (zh)
CN (1) CN109216354B (zh)
TW (1) TWI677985B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581129A (zh) * 2018-06-11 2019-12-17 三星电子株式会社 半导体器件及其制造方法
CN112397451A (zh) * 2019-08-14 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112420613A (zh) * 2019-08-23 2021-02-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113013159A (zh) * 2019-12-18 2021-06-22 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113496948A (zh) * 2020-03-18 2021-10-12 中芯国际集成电路制造(深圳)有限公司 半导体器件及其形成方法
CN113497139A (zh) * 2020-03-18 2021-10-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113964200A (zh) * 2020-07-21 2022-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US10325912B2 (en) * 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10672613B2 (en) 2017-11-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure and semiconductor device
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11031290B2 (en) * 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US11901190B2 (en) * 2017-11-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning
US10461171B2 (en) 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products
KR102636464B1 (ko) * 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
KR102568057B1 (ko) * 2018-06-14 2023-08-17 삼성전자주식회사 반도체 장치
KR102560368B1 (ko) * 2018-06-20 2023-07-27 삼성전자주식회사 확산 방지 영역을 구비하는 반도체 소자
US10707303B1 (en) * 2019-01-31 2020-07-07 Globalfoundries Inc. Method, apparatus, and system for improving scaling of isolation structures for gate, source, and/or drain contacts
KR20200138527A (ko) * 2019-05-30 2020-12-10 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
US11031292B2 (en) 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11721694B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11532479B2 (en) * 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void
DE102020131140A1 (de) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11664423B2 (en) * 2020-08-18 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a source/drain of a semiconductor device having an insulating stack in a recess structure
KR20220054999A (ko) * 2020-10-26 2022-05-03 삼성전자주식회사 반도체 장치
US20230029354A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric Fin Structures With Varying Height
US12107132B2 (en) 2021-09-30 2024-10-01 International Business Machines Corporation Source/drain contact positioning under power rail
US20230282701A1 (en) * 2022-03-04 2023-09-07 Intel Corporation Gate cut structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018437A1 (en) * 2015-07-14 2017-01-19 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
US20170125411A1 (en) * 2015-11-04 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106711045A (zh) * 2015-11-13 2017-05-24 台湾积体电路制造股份有限公司 切割金属栅极的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013101007A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (finfet) process
US8846491B1 (en) * 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9659766B2 (en) 2014-12-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with etched fin structure
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9601366B2 (en) * 2015-07-27 2017-03-21 International Business Machines Corporation Trench formation for dielectric filled cut region
US9613959B2 (en) 2015-07-28 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming metal gate to mitigate antenna defect
US10177240B2 (en) * 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10164051B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9985109B2 (en) * 2016-10-25 2018-05-29 International Business Machines Corporation FinFET with reduced parasitic capacitance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018437A1 (en) * 2015-07-14 2017-01-19 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
US20170125411A1 (en) * 2015-11-04 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106711045A (zh) * 2015-11-13 2017-05-24 台湾积体电路制造股份有限公司 切割金属栅极的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581129A (zh) * 2018-06-11 2019-12-17 三星电子株式会社 半导体器件及其制造方法
CN110581129B (zh) * 2018-06-11 2024-01-16 三星电子株式会社 半导体器件及其制造方法
CN112397451A (zh) * 2019-08-14 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112397451B (zh) * 2019-08-14 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112420613A (zh) * 2019-08-23 2021-02-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113013159A (zh) * 2019-12-18 2021-06-22 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113496948A (zh) * 2020-03-18 2021-10-12 中芯国际集成电路制造(深圳)有限公司 半导体器件及其形成方法
CN113497139A (zh) * 2020-03-18 2021-10-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113496948B (zh) * 2020-03-18 2024-04-02 中芯国际集成电路制造(深圳)有限公司 半导体器件及其形成方法
CN113964200A (zh) * 2020-07-21 2022-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN113964200B (zh) * 2020-07-21 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Also Published As

Publication number Publication date
CN109216354B (zh) 2021-04-06
US20210242192A1 (en) 2021-08-05
US20190006345A1 (en) 2019-01-03
US11056478B2 (en) 2021-07-06
US11810909B2 (en) 2023-11-07
US20190109126A1 (en) 2019-04-11
TW201906165A (zh) 2019-02-01
KR20190002301A (ko) 2019-01-08
US10269787B2 (en) 2019-04-23
KR102081401B1 (ko) 2020-02-25
TWI677985B (zh) 2019-11-21

Similar Documents

Publication Publication Date Title
US11810909B2 (en) Metal gate structure cutting process
CN109427776B (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
US10971594B2 (en) Semiconductor device having modified profile metal gate
KR101985593B1 (ko) 금속 게이트 구조물 및 그 방법
CN109326562B (zh) 金属栅极结构、半导体器件及其制造方法
US11450559B2 (en) Integrated circuit structure with backside dielectric layer having air gap
US11935781B2 (en) Integrated circuit structure with backside dielectric layer having air gap
US20230335442A1 (en) Semiconductor structure with cutting depth control and method for fabricating the same
KR20220043835A (ko) 게이트 콘택 개구의 에칭 프로파일 제어
TW202217980A (zh) 半導體裝置及其製造方法
US10665513B2 (en) Fin field-effect transistor device and method
CN111129144A (zh) 栅极间隔件结构及其形成方法
CN110416303A (zh) 半导体结构及形成集成电路结构的方法
CN113948468A (zh) 通孔开口的蚀刻轮廓控制
TWI790157B (zh) 接點插塞
TW202308168A (zh) 半導體裝置
CN220400596U (zh) 半导体装置
US11646346B2 (en) Contact structure with air spacer for semiconductor device and method for forming the same
TW202425218A (zh) 半導體結構及其形成方法
CN115274558A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant