CN112397451B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供包括多个相邻的器件单元区的基底，基底上形成有横跨多个器件单元区的初始器件栅极结构；刻蚀相邻器件单元区交界处的部分厚初始器件栅极结构，形成顶部开口；在顶部开口侧壁上形成侧墙层；刻蚀侧墙层露出的剩余初始器件栅极结构，在剩余初始器件栅极结构内形成露出基底的底部开口，且剩余初始器件栅极结构作为器件栅极结构；在顶部开口和底部开口内形成隔离结构。侧墙层用于调节底部开口的宽度，使底部开口宽度小于顶部开口宽度，因此能够适当增大顶部开口宽度，以增大形成顶部开口的工艺窗口，从而使相邻器件单元区较好地实现隔离，同时提高器件栅极结构的完整性，进而有利于提高晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，MOS晶体管的特征尺寸不断缩小，各种由器件的物理极限所引起的二级效应相继出现，器件特征尺寸按比例缩小变得困难。其中，最具挑战性的是如何解决半导体器件漏电流大的问题。
当前提出的解决方法是，采用高k金属栅(HKMG)技术形成金属栅极结构(metalgate)，即采用具有高介电常数的电介质材料(通常称为高k栅介质材料)来形成栅介质层，并采用包含金属元素的导电材料(通常称为金属材料)来形成栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括多个相邻的器件单元区，所述基底上形成有初始器件栅极结构，所述初始器件栅极结构横跨多个所述器件单元区；刻蚀相邻所述器件单元区交界处的部分厚度的所述初始器件栅极结构，在所述初始器件栅极结构内形成顶部开口；在所述顶部开口的侧壁上形成侧墙层；刻蚀所述侧墙层露出的剩余所述初始器件栅极结构，在剩余所述初始器件栅极结构内形成露出所述基底的底部开口，所述底部开口和所述顶部开口相连通，且剩余所述初始器件栅极结构作为器件栅极结构；在所述顶部开口和底部开口内形成隔离结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括多个相邻的器件单元区；位于所述基底上的器件栅极结构，在相邻所述器件单元区的交界处，相邻所述器件栅极结构和所述基底围成T字型的开口，所述开口包括底部开口和顶部开口，所述底部开口的顶部和所述顶部开口的底部相连通，且沿垂直于所述开口侧壁的方向，所述顶部开口的宽度大于所述底部开口的宽度；侧墙层，位于所述顶部开口的侧壁上，所述侧墙层的侧壁与所述底部开口的侧壁相齐平；隔离结构，位于所述侧墙层露出的顶部开口和所述底部开口中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例刻蚀相邻器件单元区交界处的部分厚度的初始器件栅极结构，在初始器件栅极结构内形成顶部开口后，在顶部开口的侧壁上形成侧墙层，随后刻蚀侧墙层露出的剩余初始器件栅极结构，在剩余初始器件栅极结构内形成露出基底的底部开口，且剩余初始器件栅极结构作为器件栅极结构，所述侧墙层用于调节底部开口的宽度，使得底部开口的宽度小于顶部开口的宽度，因此，本发明实施例能够适当增大顶部开口的宽度，这有利于增大形成所述顶部开口的工艺窗口，从而使相邻所述器件单元区能够较好地实现隔离，同时提高了器件栅极结构的完整性，进而有利于提高半导体结构的性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前晶体管的性能仍有待提高。现结合一种半导体结构的形成方法分析晶体管性能仍有待提高的原因。
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括多个相邻的器件单元区10s，且所述基底10包括衬底11以及凸出于所述衬底11的鳍部12，所述衬底11上形成有横跨所述鳍部12的初始伪栅结构25，所述初始伪栅结构25覆盖所述鳍部12的部分顶部和部分侧壁。
参考图2，去除相邻所述器件单元区10s交界处的初始伪栅结构25，在所述初始伪栅结构25内形成露出所述衬底11的开口21，且剩余的初始伪栅结构25作为伪栅结构20。
参考图3，形成保形覆盖所述伪栅结构20和衬底11的接触孔刻蚀停止层(contactetch stop layer，CESL)30。
相应的，所述接触孔刻蚀停止层30保形覆盖所述开口21的底部和侧壁。
参考图4，在所述伪栅结构20露出的衬底11上形成层间介质层40，所述层间介质层40露出所述伪栅结构20的顶部。
相应的，所述层间介质层40还填充于所述接触孔刻蚀停止层30露出的剩余所述开口21内。
参考图5，去除所述伪栅结构20(如图4所示)，在所述层间介质层40内形成栅极开口(图未示)；在所述栅极开口内形成金属栅极结构50。
所述金属栅极结构50通常包括保形覆盖所述栅极开口底部和侧壁的高k栅介质层51、保形覆盖所述高k栅介质层51的功函数层52、以及覆盖所述功函数层52且填充于所述栅极开口中的栅电极层53。
随着集成电路特征尺寸持续减小，所述开口21的开口尺寸也越来越小，这不仅会增大形成所述开口21的工艺难度，还容易降低层间介质层40在所述开口21内的填充效果，从而影响层间介质层40对相邻所述器件单元区10s的电隔离效果，进而对晶体管的性能产生不良影响。此外，在鳍式场效应晶体管中，开口21与相邻鳍部12的间距也越来越小，而金属栅极结构50通常为薄膜堆叠(film stack)结构，这相应会增大金属栅极结构20在开口21与相邻鳍部12之间的区域(如图5中虚线圈所示区域)内的形成难度，从而影响金属栅极结构50的质量，进而对半导体结构的性能产生不良影响。
在另一些方案中，也可以在形成露出伪栅结构顶部的层间介质层之后，去除相邻所述器件单元区交界处的初始伪栅结构，形成开口，随后在所述开口中填充隔离材料，形成隔离结构。但是，所述形成方法依旧会出现上述问题，从而导致隔离结构和金属栅极结构的形成质量变差，最终影响半导体结构的性能。
为了解决所述技术问题，本发明实施例刻蚀相邻器件单元区交界处的部分厚度的初始器件栅极结构，在初始器件栅极结构内形成顶部开口后，在顶部开口的侧壁上形成侧墙层，随后刻蚀侧墙层露出的剩余初始器件栅极结构，在剩余初始器件栅极结构内形成露出基底的底部开口，底部开口和顶部开口相连通，且剩余初始器件栅极结构作为器件栅极结构，侧墙层用于调节底部开口的宽度，使得底部开口的宽度小于顶部开口的宽度，因此，本发明实施例能够适当增大顶部开口的宽度，这增大了形成顶部开口的工艺窗口，从而使相邻器件单元区能够较好地实现隔离，同时提高器件栅极结构的完整性，进而提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底100，所述基底100包括多个相邻的器件单元区100s，所述基底100上形成有初始器件栅极结构205，所述初始器件栅极结构205横跨多个所述器件单元区100s。
本实施例中，所形成的半导体结构为鳍式场效应晶体管，因此所述基底100包括衬底110以及位于所述衬底110上多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部120与衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在另一些实施例中，所述方法还可用于形成全包围栅极(gate-all-around，GAA)晶体管或平面晶体管。
所述基底100包括多个相邻的器件单元区100s，相邻器件单元区100s的交界处作为切断(cut)区，用于定义初始器件栅极结构205的断开位置，从而获得多个分立的器件栅极结构。也就是说，沿所述初始器件栅极结构205的延伸方向上，形成于同一器件单元区100s上的晶体管共用同一器件栅极结构。本实施例中，沿垂直于鳍部120侧壁的方向，所述基底100包括多个相邻的器件单元100s。
所述鳍部120露出的衬底110上还形成有隔离层101，所述隔离层101覆盖所述鳍部120的部分侧壁，且隔离层101顶部低于鳍部120的顶部。
所述隔离层101用于作为浅沟槽隔离结构(shallow trench isolation，STI)，所述隔离层101用于对相邻晶体管起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述初始器件栅极结构205用于经刻蚀后形成器件栅极结构，并在相邻器件栅极结构之间形成开口，从而获得分立的器件栅极结构。具体地，所述初始器件栅极结构205横跨多个器件单元区100s的鳍部120，且覆盖鳍部120的部分顶部和部分侧壁。
本实施例中，所述初始器件栅极结构205为初始金属栅极结构，用于为后续形成金属栅极结构做准备，因此，所述初始器件栅极结构205包括初始栅介质层215、覆盖所述初始栅介质层215的初始功函数层225、以及覆盖所述初始功函数层225的初始栅电极层235。
所述初始栅介质层215用于为后续形成栅介质层做准备。具体地，所述初始栅介质层215的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述初始栅介质层215的材料为HfO2。在其他实施例中，所述初始栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述初始功函数层225用于为后续形成功函数层做准备。其中，所述功函数层用于调节所形成晶体管的阈值电压。
当所形成晶体管为PMOS时，所述初始功函数层225为P型功函数层，即所述初始功函数层225的材料为P型功函数材料。所述初始功函数层225的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述初始功函数层225的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
当所形成晶体管为NMOS时，所述初始功函数层225为N型功函数层，即所述初始功函数层225的材料为N型功函数材料。所述初始功函数层225的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述初始功函数层225的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述初始栅电极层235用于为后续形成栅电极层做准备。其中，所述栅电极层作为电极，用于实现金属栅极结构与外部电路的电连接。本实施例中，所述初始栅电极层235的材料为W。在其他实施例中，所述初始栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述初始器件栅极结构205横跨多个器件单元区100s，这增大了形成初始器件栅极结构205的工艺窗口，从而提高了初始器件栅极结构205的形成质量。尤其是，初始器件栅极结构205为薄膜堆叠结构，且随着集成电路特征尺寸持续减小，提升初始器件栅极结构205形成质量的效果显著。
具体地，所述初始器件栅极结构205通常采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺所形成，也就是说，在形成所述初始器件栅极结构205之前，所述初始器件栅极结构205的位置处形成有伪栅结构，所述伪栅结构用于为所述初始器件栅极结构205的形成占据空间位置。通过使所述初始器件栅极结构205横跨多个所述器件单元区100s，在去除所述伪栅结构之前，无需对相邻所述器件单元区100s交界处的伪栅结构进行刻蚀，有利于提高后续所形成器件栅极结构的完整性。
结合参考图7至图9，刻蚀相邻所述器件单元区100s交界处的部分厚度的所述初始器件栅极结构205，在所述初始器件栅极结构205内形成顶部开口245(如图9所示)。
所述顶部开口245用于定义初始器件栅极结构205的断开位置，从而为后续获得多个分立的器件栅极结构做准备。
此外，所述顶部开口245用于为后续形成侧墙层提供工艺基础。后续制程包括在顶部开口245侧壁上形成侧墙层，并刻蚀所述侧墙层露出的剩余初始器件栅极结构205，在剩余初始器件栅极结构205内形成露出基底100的底部开口，所述底部开口和所述顶部开口245构成相连通的开口，所述开口呈T字型。其中，所述侧墙层用于调节底部开口的宽度，使得所述底部开口的宽度小于顶部开口245的宽度，因此，在形成所述顶部开口245的过程中，能够适当增大所述顶部开口245的宽度，从而增大形成所述顶部开口245的工艺窗口，这相应增大了形成所述开口的工艺窗口、降低了形成所述开口的工艺难度。
具体地，结合参考图7和图8，刻蚀相邻器件单元区100s交界处的部分厚度的初始器件栅极结构205之前，还包括：在初始器件栅极结构205上形成掩膜层300(如图8所示)，所述掩膜层300内形成有掩膜开口305(如图8所示)。
所述掩膜层300用于作为刻蚀所述初始器件栅极结构205的掩膜，所述掩膜开口305用于定义顶部开口245(如图9所示)的形状、位置和尺寸。
所述掩膜层300的材料为硬掩膜(hard mask，HM)材料，以满足对图形的转移精度的要求。因此，所述掩膜层300的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述掩膜层300的材料为氮化硅。氮化硅的硬度和致密度较高，有利于提高所述掩膜层300用于作为刻蚀掩膜的效果，而且氮化硅材料具有较高的工艺兼容性。在其他实施例中，所述掩膜层的材料为氧化硅。
具体地，形成所述掩膜层300和掩膜开口305的步骤包括：如图7所示，在初始器件栅极结构205上依次形成掩膜材料层300、位于所述掩膜材料层300上的有机涂覆层310、位于所述有机涂覆层310上的抗反射涂层320、以及位于所述抗反射涂层320上的光刻胶层330，所述光刻胶层330内形成有露出部分抗反射涂层320的图形开口(未标示)；以所述光刻胶层330为掩膜，沿所述图形开口依次刻蚀抗反射涂层320、有机涂覆层310和掩膜材料层300，在所述掩膜材料层300内形成掩膜开口305，且剩余掩膜材料层300作为掩膜层300。
所述有机涂覆层310用于为后续膜层的形成提供良好的界面态，以提高后续膜层的表面平整度，进而提高图形开口的形貌质量和尺寸精度。本实施例中，所述有机涂覆层310为旋涂碳(SOC)层。
所述抗反射涂层320用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例中，所述抗反射涂层320为Si-ARC层(基于Si的抗反射涂层)，Si-ARC层有利于提高曝光均匀性，从而有利于进一步提高图形的转移精度。
在进行刻蚀的过程中，光刻胶层330和抗反射涂层320会依次被消耗，因此，在形成掩膜层300后，所述掩膜层300顶部仅保留有部分厚度的有机涂覆层310。相应的，所述形成方法还包括：去除剩余的有机涂覆层310。通过去除剩余的有机涂覆层310，露出所述掩膜层300，从而为后续侧墙层的形成提供工艺基础。具体地，可采用灰化的方式，去除剩余的有机涂覆层310。
需要说明的是，在其他实施例中，还可以采用其他单层或叠层的掩膜结构，用于进行图形化工艺，以形成具有所述掩膜开口的掩膜层。
参考图9，刻蚀相邻器件单元区100s交界处的部分厚度的初始器件栅极结构205的步骤相应包括：以所述掩膜层300为掩膜，刻蚀所述掩膜开口305(如图8所示)露出的部分厚度的所述初始器件栅极结构205，形成顶部开口245。
本实施例中，采用干法刻蚀工艺，刻蚀相邻所述器件单元区100s交界处的部分厚度的所述初始器件栅极结构205。干法刻蚀工艺具有各向异性的刻蚀特性，具有较好的刻蚀剖面控制性，通过选用干法刻蚀工艺，有利于提高所述顶部开口245的侧壁平整度，且易于控制所述顶部开口245的宽度(未标示)和深度H。其中，所述顶部开口245的宽度指的是：沿平行于所述基底100表面且与所述顶部开口245延伸方向相垂直的方向上，所述顶部开口245的尺寸。
根据集成电路的设计要求，位于所述鳍部120侧壁上的相邻器件栅极结构具有预设间距，所述顶部开口245的宽度大于所述预设间距，从而为后续形成侧墙层提供空间位置。具体地，所述顶部开口245的宽度与所述预设间距的差值等于2倍的侧墙层厚度。
其中，所述预设间距即为所述底部开口的宽度。
需要说明的是，所述顶部开口245的深度H占位于所述鳍部120顶部的所述初始栅电极层235厚度(未标示)的比值不宜过小，也不宜过大。如果所述比值过小，即所述顶部开口245的深度H过小，则增大形成所述T字型开口的工艺窗口的效果不显著；如果所述比值过大，即所述顶部开口245的深度H过大，则容易导致初始功函数层225或初始栅介质层215受到损伤，从而影响器件栅极结构的性能。为此，本实施例中，所述顶部开口245的深度H占位于所述鳍部120顶部的所述初始栅电极层235厚度的10％至80％。
本实施例中，形成所述顶部开口245后，保留所述掩膜层300。
结合参考图10至图11，所述顶部开口245(如图9所示)的侧壁上形成侧墙层250。
后续刻蚀所述顶部开口245露出的剩余初始器件栅极结构205以形成底部开口时，所述侧墙层250用于刻蚀掩膜。相应的，所述侧墙层250能够起到调节底部开口宽度的作用，使得所述底部开口的宽度小于所述顶部开口245的宽度(未标示)，因此，在形成所述顶部开口245的过程中，能够适当增大所述顶部开口245的宽度，从而增大形成所述顶部开口245的工艺窗口，这也有利于增大形成所述底部开口的工艺窗口，相应有利于提高所述顶部开口245和底部开口的形成质量，从而使相邻所述器件单元区100s能够较好地实现隔离。
本实施例中，形成顶部开口245后，保留掩膜层300，因此，为了降低工艺难度，侧墙层250还形成在掩膜开口305(如图8所示)的侧壁上；此外，通过使侧墙层250还形成在掩膜开口305的侧壁上，这相应增大了侧墙层250的高度，在后续刻蚀顶部开口245露出的剩余初始器件栅极结构205时，降低了侧墙层250被过快消耗的概率，从而保证侧墙层250所起到的刻蚀掩膜作用。
具体地，形成所述侧墙层250的步骤包括：如图10所示，形成侧墙膜255，保形覆盖掩膜开口305的侧壁、顶部开口245的底部和侧壁、以及掩膜层300顶部；如图11所示，去除掩膜层300顶部以及顶部开口245底部的侧墙膜255，保留掩膜开口305侧壁和顶部开口245侧壁上的侧墙膜255作为侧墙层250。
本实施例中，采用原子层沉积形成所述侧墙膜255。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高侧墙膜255的形成质量和厚度均一性，且降低对侧墙膜255厚度的控制难度。随着集成电路特征尺寸持续减小，原子层沉积工艺称为一种常用的沉积工艺，以提高侧墙膜255的保形覆盖效果。在其他实施例中，根据实际工艺情况，也可以采用化学气相沉积工艺形成所述侧墙膜。
本实施例中，采用无掩膜干法刻蚀工艺刻蚀所述侧墙膜255，以去除所述掩膜层300顶部以及顶部开口245底部的侧墙膜255。通过选用无掩膜干法刻蚀工艺，能够沿垂直于基底100表面的方向，刻蚀所述侧墙膜255，从而在去除所述掩膜层300顶部以及所述顶部开口245底部的侧墙膜255的同时，使得所述掩膜开口305侧壁以及所述顶部开口245侧壁上的侧墙膜255能够被保留。
本实施例中，侧墙层250为介电材料，从而提高侧墙层250的工艺兼容性，减小对晶体管性能的影响。而且，介电材料的侧墙层250具有绝缘性，当后续保留侧墙层250时，侧墙层250也能起到电隔离相邻器件栅极结构的作用。其中，所述介电材料包括氧化硅、氮氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙层250的材料为氮化硅。氮化硅的致密度较高，有利于提高侧墙层250对相邻器件栅极结构的电隔离作用，且氮化硅是半导体领域中常用的硬掩膜材料。在其他实施例中，所述侧墙层的材料为氧化硅。
需要说明的是，侧墙层250厚度T(如图11所示)不宜过小，也不宜过大。
如果所述厚度T过小，在顶部开口245的宽度一定的情况下，容易导致底部开口的宽度过大，从而导致对初始器件栅极结构205的刻蚀量过大，反而容易对器件栅极结构的性能产生不良影响，进而导致晶体管性能的下降，例如，容易导致底部开口露出靠近相邻所述器件单元区100s交界处的鳍部120；如果所述厚度T过大，在顶部开口245的宽度一定的情况下，容易导致掩膜开口305和顶部开口245侧壁上的侧墙层250相接触(merge)，或者，容易增加后续对剩余初始器件栅极结构205的刻蚀难度，从而影响底部开口的形成质量，或者，导致底部开口的宽度过小，相应影响后续隔离结构在底部开口中的形成质量。为此，本实施例中，沿垂直于所述顶部开口245侧壁的方向，所述侧墙层250的厚度T为0.5nm至20nm。
参考图12，刻蚀所述侧墙层250露出的剩余初始器件栅极结构205(如图11所示)，在剩余初始器件栅极结构205内形成露出基底100的底部开口285，所述底部开口285的顶部和顶部开口245(如图9所示)的底部相连通，且剩余所述初始器件栅极结构205作为器件栅极结构200。
通过顶部开口245和底部开口285，实现对初始器件栅极结构205的切断，从而获得多个分立的器件栅极结构200，且使得同一器件单元区100s上的晶体管共用同一器件栅极结构200。
与对相邻器件单元区交界处的初始伪栅结构进行切割，形成伪栅结构以及位于相邻伪栅结构之间的开口，随后在开口中形成层间介质层，且在形成层间介质层之后，将伪栅结构替换为器件栅极结构的方案相比，本实施例先形成了初始器件栅极结构205，再对初始器件栅极结构205的切断，以形成器件栅极结构200，能够避免器件栅极结构在开口与相邻鳍部之间区域的形成难度大的问题，这提高了器件栅极结构200的完整性，从而提高晶体管的性能以及性能均一性。而且，上述方法的工艺兼容性较高，对晶体管的性能产生负面影响的概率低。
本实施例中，在刻蚀初始器件栅极结构205的过程中，以掩膜层300和侧墙层250作为掩膜，因此，所述底部开口285的宽度(未标示)小于顶部开口245的宽度(未标示)。其中，底部开口285的宽度指的是：沿平行于基底100表面且与底部开口285延伸方向相垂直的方向上，所述底部开口285的尺寸。
具体地，以所述掩膜层300和侧墙层250为掩膜，依次刻蚀所述侧墙层250露出的剩余初始栅电极层235(如图11所示)、初始功函数层225(如图11所示)和初始栅介质层215(如图11所示)。
形成底部开口285后，剩余初始栅电极层235作为栅电极层230，剩余初始功函数层225作为功函数层220，剩余初始栅介质层215作为栅介质层210，所述栅介质层210、功函数层220和栅电极层230用于构成器件栅极结构200，且器件栅极结构200相应为金属栅极结构。对栅介质层210、功函数层220和栅电极层230的具体描述，可参考前述对初始器件栅极结构205的相应描述，在此不再赘述。
本实施例中，所述基底100包括衬底110以及凸出于所述衬底110的鳍部120，因此，在相邻所述初始器件单元区100s的交界处，刻蚀相邻所述鳍部120之间的剩余所述初始器件栅极结构205，以保证器件栅极结构200的完整性以及器件栅极结构200对沟道的控制能力。
本实施例中，采用干法刻蚀工艺刻蚀侧墙层250露出的剩余初始器件栅极结构205。干法刻蚀工艺具有各向异性的刻蚀特性，具有较好的刻蚀剖面控制性，有利于提高所述底部开口285的侧壁平整度，也易于控制所述底部开口285的宽度(未标示)，从而提高了器件栅极结构200的质量。
本实施例中，形成所述底部开口285后，保留所述掩膜层300和侧墙层250。所述侧墙层250为介电材料，通过保留所述侧墙层250，省去了去除所述侧墙层250的步骤，从而简化了工艺步骤。
结合参考图13至图15，在所述顶部开口245(如图9所示)和底部开口285(如图12所示)内形成隔离结构260(如图15所示)。
所述隔离结构260用于实现相邻所述器件栅极结构200的电隔离。
因此，所述隔离结构260的材料为绝缘材料。本实施例中，所述隔离结构260的材料为氮化硅。氮化硅的致密度较高，通过选用氮化硅，有利于提高隔离结构260对器件栅极结构200的保护作用。在其他实施例中，所述隔离结构的材料还可以为氧化硅或氮氧化硅等其他介质材料。
具体地，形成所述隔离结构260的步骤包括：
如图13所示，在所述掩膜开口305(如图8所示)、顶部开口245(如图9所示)和底部开口285(如图12所示)内填充隔离材料层265，所述隔离材料层265还覆盖所述掩膜层300顶部。
形成所述隔离材料层265的步骤用于为后续形成隔离结构做准备。
具体地，采用原子层沉积工艺形成所述隔离材料层265。在形成所述隔离材料层265的过程中，所述隔离材料层265以原子层的形式进行沉积，原子层沉积工艺具有良好的台阶覆盖能力和间隙填充能力，且能够形成厚度均一性较好的膜层材料，有利于提高所述隔离材料层265的质量以及厚度均一性。
而且，在形成隔离材料层265的过程中，随着沉积材料厚度的不断增加，最终使位于掩膜开口305、顶部开口245和底部开口285侧壁上的膜层材料相接触，从而使所形成的隔离材料层265填充于掩膜开口305、顶部开口245和底部开口285中，且降低填充于掩膜开口305、顶部开口245和底部开口285中的隔离材料层265中形成有孔洞(void)缺陷的概率，从而有利于提高后续隔离结构的隔离效果。
如图14所示，对所述隔离材料层265进行回刻蚀处理，去除高于所述掩膜层300顶部的所述隔离材料层265。
通过先进行回刻蚀处理，露出所述掩膜层300，以便于后续化学机械研磨工艺的进行；而且，回刻蚀处理更容易控制对隔离材料层265的去除量，工艺可控性和稳定性较高。本实施例中，采用干法刻蚀工艺进行所述回刻蚀处理，从而改善剩余隔离材料层265的表面凹陷(dishing)问题。
所述器件栅极结构200顶部形成有掩膜层300，在回刻蚀处理的过程中，所述掩膜层300顶部用于定义刻蚀停止的位置，从而对器件栅极结构200起到保护作用，避免器件栅极结构200在回刻蚀处理的过程中受到损伤，使所述器件栅极结构200的质量和性能得到保障，相应有利于提高晶体管的性能。
如图15所示，在所述回刻蚀处理后，采用化学机械研磨工艺对所述掩膜层300(如图14所示)、所述侧墙层250以及剩余的所述隔离材料层265(如图14所示)进行平坦化处理，保留所述顶部开口245(如图9所示)和底部开口285(如图12所示)内的剩余所述隔离材料层265作为所述隔离结构260。
本实施例中，所述掩膜层300、侧墙层250和隔离材料层265的材料相同，因此，便于采用同一化学机械研磨工艺进行平坦化处理，工艺简单。
所述栅电极层230的材料为金属材料，因此，在化学机械研磨工艺的步骤中，易于以所述栅电极层230顶部作为研磨停止位置，去除高于所述栅电极层230顶部的掩膜层300、侧墙层250和剩余隔离材料层265。相应的，形成所述隔离结构260后，所述隔离结构260顶部和栅电极层230顶部相齐平，且所述隔离结构260侧壁和顶部开口245侧壁之间保留有部分高度的剩余侧墙层250。
相应的，本发明还提供一种半导体结构。继续参考图15，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，所述基底100包括多个相邻的器件单元区100s；位于所述基底100上的器件栅极结构200，在相邻所述器件单元区100s的交界处，相邻所述器件栅极结构200和所述基底100围成T字型的开口(未标示)，所述开口包括底部开口285(如图12所示)和顶部开口245(如图9所示)，所述底部开口285的顶部和所述顶部开口245的底部相连通，且沿垂直于所述开口侧壁的方向，所述顶部开口245的宽度(未标示)大于所述底部开口285的宽度(未标示)；侧墙层250，位于所述顶部开口245的侧壁上，所述侧墙层250的侧壁与所述底部开口285的侧壁相齐平；隔离结构260，位于所述侧墙层250露出的顶部开口245和所述底部开口285中。
在相邻器件单元区100s的交界处，相邻器件栅极结构200和基底100围成T字型的开口，所述开口通过刻蚀工艺所形成，从而使相邻器件栅极结构200在相邻所述器件单元区100s的交界处断开。其中，顶部开口245侧壁上形成有侧墙层250，且侧墙层250的侧壁与底部开口285的侧壁相齐平。所述侧墙层250适于作为形成底部开口285的刻蚀掩膜，所述侧墙层250能够起到调节底部开口285宽度的作用，使得底部开口285的宽度小于顶部开口245的宽度，因此，在形成顶部开口245时，能够适当增大顶部开口245的宽度，这有利于增大形成顶部开口245的工艺窗口，相应增大了形成所述开口的工艺窗口、降低了形成所述开口的工艺难度，从而提高了开口的形成质量，进而使相邻器件单元区100s能够较好地实现隔离。
而且，与对相邻器件单元区交界处的初始伪栅结构进行切割，形成伪栅结构以及位于相邻伪栅结构之间的开口，随后在开口中形成层间介质层，且在形成层间介质层之后，将伪栅结构替换为器件栅极结构的方案相比，本实施例能够避免器件栅极结构在开口与相邻鳍部之间区域的形成难度大的问题，这相应提高了器件栅极结构200的完整性，从而提高了晶体管的性能。
本实施例中，所述基底100包括衬底110以及位于所述衬底110上多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部120与衬底110为一体结构，因此，鳍部120的材料与衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，鳍部的材料也可以与衬底的材料不同。
在另一些实施例中，所述半导体结构还可以为GAA晶体管或平面晶体管。
所述基底100包括多个相邻的器件单元区100s，沿器件栅极结构200的延伸方向上，位于同一器件单元区100s上的晶体管共用同一器件栅极结构200。具体地，沿垂直于鳍部120侧壁的方向，基底100包括多个相邻的器件单元100s。
所述鳍部120露出的衬底110上还形成有隔离层101，所述隔离层101覆盖所述鳍部120的部分侧壁，且隔离层101顶部低于鳍部120的顶部。所述隔离层101作为浅沟槽隔离结构，用于对相邻晶体管起到隔离作用。
本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述器件栅极结构200用于控制晶体管沟道的开启和关断。在相邻所述器件单元区100s的交界处，相邻所述器件栅极结构200相隔离。具体地，在每一个器件单元区100s，所述器件栅极结构200横跨多个鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，所述器件栅极结构200为金属栅极结构，因此，所述器件栅极结构200包括栅介质层210、覆盖所述栅介质层210的功函数层220、以及覆盖所述功函数层220的栅电极层230。
对所述栅介质层210、功函数层220和栅电极层230的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
通过所述顶部开口245和底部开口285，使相邻器件栅极结构200在相邻器件单元区100s的交界处实现隔离。
本实施例中，所述顶部开口245与所述底部开口285的宽度差值等于2倍的侧墙层250厚度。其中，根据集成电路的设计要求，位于所述鳍部120侧壁上的相邻器件栅极结构200具有预设间距，所述预设间距等于所述底部开口285的宽度。
所述顶部开口245的深度占位于所述鳍部120顶部的所述栅电极层230厚度(未标示)的比值不宜过小，也不宜过大。如果所述比值过小，即所述顶部开口245的深度过小，则增大形成所述T字型开口的工艺窗口的效果不显著；如果所述比值过大，即所述顶部开口245的深度过大，通过刻蚀工艺形成所述顶部开口245时，容易导致功函数层220或栅介质层210受到损伤，从而影响器件栅极结构200的性能。为此，本实施例中，所述顶部开口245的深度占位于所述鳍部120顶部的所述栅电极层230厚度的10％至80％。
本实施例中，侧墙层250为介电材料，从而提高侧墙层250的工艺兼容性，减小对晶体管性能的影响。而且，介电材料的侧墙层250具有绝缘性，侧墙层250也能起到电隔离相邻器件栅极结构200的作用；此外，在形成所述半导体结构的过程中，省去了去除所述侧墙层250的步骤，有利于简化工艺步骤。
本实施例中，所述侧墙层250的材料为氮化硅。氮化硅的致密度较高，有利于提高侧墙层250对相邻器件栅极结构200的电隔离作用，且氮化硅是常用的硬掩膜材料。在其他实施例中，所述侧墙层的材料还可以为氧化硅。
需要说明的是，侧墙层250的厚度不宜过小，也不宜过大。如果厚度过小，在顶部开口245宽度一定的情况下，容易导致底部开口285的宽度过大，反而容易对器件栅极结构200性能产生不良影响，例如，容易导致底部开口285露出靠近相邻器件单元区100s交界处的鳍部120，从而导致晶体管性能的下降；如果厚度过大，在顶部开口245宽度一定的情况下，容易导致顶部开口245侧壁上的侧墙层250相接触，或者，影响底部开口285的形成质量、导致底部开口285宽度过小，相应会影响隔离结构260的形成质量。为此，本实施例中，沿垂直于顶部开口245侧壁的方向，侧墙层250厚度为0.5nm至20nm。
所述隔离结构260用于实现相邻所述器件栅极结构200的电隔离。
因此，所述隔离结构260的材料为绝缘材料。本实施例中，所述隔离结构260的材料为氮化硅，以提高隔离结构260对器件栅极结构200的保护作用。在其他实施例中，隔离结构的材料还可以为氧化硅或氮氧化硅等其他介质材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括多个相邻的器件单元区，所述基底上形成有初始器件栅极结构，所述初始器件栅极结构横跨多个所述器件单元区；
刻蚀相邻所述器件单元区交界处的部分厚度的所述初始器件栅极结构，在所述初始器件栅极结构内形成位于所述器件单元区交界处的顶部开口；
在所述顶部开口的侧壁上形成侧墙层，所述侧墙层覆盖所述顶部开口侧壁处的初始器件栅极结构；
刻蚀所述侧墙层露出的剩余所述初始器件栅极结构，在剩余所述初始器件栅极结构内形成露出所述基底的底部开口，所述底部开口和所述顶部开口相连通，且剩余所述初始器件栅极结构作为器件栅极结构；
在所述顶部开口和底部开口内形成隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀相邻所述器件单元区交界处的部分厚度的所述初始器件栅极结构之前，还包括：在所述初始器件栅极结构上形成掩膜层，所述掩膜层内形成有掩膜开口；
刻蚀相邻所述器件单元区交界处的部分厚度的所述初始器件栅极结构的步骤包括：以所述掩膜层为掩膜，刻蚀所述掩膜开口露出的部分厚度的所述初始器件栅极结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述顶部开口的侧壁上形成侧墙层的步骤中，所述侧墙层还形成在所述掩膜开口的侧壁上。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤包括：形成侧墙膜，所述侧墙膜保形覆盖所述掩膜开口的侧壁、所述顶部开口的底部和侧壁、以及所述掩膜层顶部；
去除所述掩膜层顶部以及所述顶部开口底部的侧墙膜，保留所述掩膜开口侧壁以及所述顶部开口侧壁上的侧墙膜作为所述侧墙层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用原子层沉积，形成所述侧墙膜。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀相邻所述器件单元区交界处的部分厚度的所述初始器件栅极结构。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述侧墙层露出的剩余所述初始器件栅极结构。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述顶部开口侧壁的方向，所述侧墙层的厚度为0.5nm至20nm。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述顶部开口和底部开口内形成隔离结构的步骤包括：在所述掩膜开口、顶部开口和底部开口内填充隔离材料层，所述隔离材料层还覆盖所述掩膜层顶部；
对所述隔离材料层进行回刻蚀处理，去除高于所述掩膜层顶部的所述隔离材料层；
在所述回刻蚀处理后，采用化学机械研磨工艺对所述掩膜层、所述侧墙层以及剩余的所述隔离材料层进行平坦化处理，保留所述顶部开口和底部开口内的剩余所述隔离材料层作为所述隔离结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述隔离材料层。
11.如权利要求1或9所述的半导体结构的形成方法，其特征在于，所述侧墙层为介电材料。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始器件栅极结构为初始金属栅极结构；
刻蚀所述侧墙层露出的剩余所述初始器件栅极结构的步骤中，所述器件栅极结构为金属栅极结构。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括衬底以及凸出于所述衬底的鳍部，沿垂直于所述鳍部侧壁的方向，所述基底包括多个相邻的器件单元；
所述初始器件栅极结构横跨多个所述器件单元区的鳍部，且覆盖所述鳍部的部分顶部和部分侧壁；
刻蚀所述侧墙层露出的剩余所述初始器件栅极结构的步骤中，在相邻所述初始器件单元区的交界处，刻蚀相邻所述鳍部之间的剩余所述初始器件栅极结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始器件栅极结构包括初始栅电极层；
形成所述顶部开口的步骤中，所述顶部开口深度为位于所述鳍部顶部的所述初始栅电极层厚度的10％至80％。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括多个相邻的器件单元区；
位于所述基底上的器件栅极结构，在相邻所述器件单元区的交界处，相邻所述器件栅极结构和所述基底围成T字型的开口，所述开口包括底部开口和顶部开口，所述底部开口的顶部和所述顶部开口的底部相连通，且沿垂直于所述开口侧壁的方向，所述顶部开口的宽度大于所述底部开口的宽度；
侧墙层，位于所述顶部开口的侧壁上，所述侧墙层的侧壁与所述底部开口的侧壁相齐平；
隔离结构，位于所述侧墙层露出的顶部开口和所述底部开口中，所述隔离结构位于所述顶部开口中的侧壁被所述侧墙层覆盖。
16.如权利要求15所述的半导体结构，其特征在于，沿垂直于所述顶部开口侧壁的方向，所述侧墙层的厚度为0.5nm至20nm。
17.如权利要求15所述的半导体结构，其特征在于，所述器件栅极结构为金属栅极结构。
18.如权利要求15所述的半导体结构，其特征在于，所述基底包括衬底以及凸出于所述衬底的鳍部，沿垂直于所述鳍部侧壁的方向，所述基底包括多个相邻的器件单元；
在每一个所述器件单元区中，所述器件栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁。
19.如权利要求18所述的半导体结构，其特征在于，所述器件栅极结构包括栅电极层；
所述顶部开口深度为位于所述鳍部顶部的所述栅电极层厚度的10％至80％。
20.如权利要求15所述的半导体结构，其特征在于，所述侧墙层为介电材料。
21.如权利要求20所述的半导体结构，其特征在于，所述侧墙层的材料为氮化硅或氧化硅。
22.如权利要求15所述的半导体结构，其特征在于，所述隔离结构的材料为氮化硅或氧化硅。
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