CN116564894B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法，属于半导体制造技术领域。且所述半导体结构包括：半导体器件层；金属层，设置在半导体器件层上；介质层，设置在金属层上，且介质层上设置有预处理沟槽；第一硬掩膜部，设置在介质层上；以及第二硬掩膜部，设置在预处理沟槽内，第二硬掩膜部贴附在介质层的侧壁上，第二硬掩膜部的宽度沿着靠近金属层的方向依次增大。本发明提供了一种半导体结构及其制造方法，能够稳定地获得更小的关键尺寸。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
金属互连工艺是形成背面照明结构的关键工艺之一。其中，金属互连工艺是在集成电路片上淀积金属薄膜，并通过光刻技术形成布线，把互相隔离的元件按一定要求互连成所需电路的工艺。在金属互连工艺中，需要通过硬掩膜来定义金属蚀刻的图案，从而形成满足设计要求的布线。
在当前的金属互连工艺中，在形成金属布线的蚀刻过程中，由于蚀刻沟槽的过程中，沟槽顶端的蚀刻量大于沟槽低端的蚀刻量，因此难以形成竖直形面的沟槽槽壁，导致半导体结构的关键尺寸（CD）偏大，难以满足制程要求。本申请可以通过平衡蚀刻量来改善沟槽的槽壁形面，以避免半导体结构的关键尺寸过大。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够稳定地获得较小的关键尺寸。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，包括：
半导体器件层；
金属层，设置在所述半导体器件层上；
介质层，设置在所述金属层上，且所述介质层上设置有预处理沟槽；
第一硬掩膜部，设置在所述介质层上；以及
第二硬掩膜部，设置在所述预处理沟槽内，所述第二硬掩膜部贴附在所述介质层的侧壁上，所述第二硬掩膜部的宽度沿着靠近所述金属层的方向依次增大。
进一步地，所述第二硬掩膜部连接于所述第一硬掩膜部，且所述第一硬掩膜部和所述第二硬掩膜部包裹所述介质层。
进一步地，所述第一硬掩膜部的厚度为所述介质层厚度的1/2~4/5。
进一步地，沿着靠近所述金属层的方向，所述第一硬掩膜部的宽度依次增大。
进一步地，所述第一硬掩膜部的侧壁斜率小于所述第二硬掩膜部的侧壁斜率。
进一步地，所述金属层和所述介质层之间设置有保护层，且所述第二硬掩膜部覆盖在所述保护层的侧壁上。
进一步地，所述保护层和所述金属层之间设置有蚀刻停止层，所述第二硬掩膜部连接于所述蚀刻停止层。
进一步地，所述第二硬掩膜部的底部宽度为所述预处理沟槽的宽度的1/5~1/4。
本发明还公开了一种半导体结构的制造方法，至少包括以下步骤：
提供一半导体器件层；
在所述半导体器件层上设置金属层，在所述金属层上设置介质层，并形成硬掩膜层于所述介质层上；
蚀刻所述介质层和部分所述硬掩膜层，形成预处理沟槽；
蚀刻所述硬掩膜层的拐角部，形成第一硬掩膜部和第二硬掩膜部，所述第一硬掩膜部位于所述介质层上，第二硬掩膜部位于所述预处理沟槽内，且所述第二硬掩膜部贴附在所述介质层的侧壁上，所述第二硬掩膜部的宽度沿着靠近所述金属层的方向依次增大；以及
移除所述第一硬掩膜部和所述第二硬掩膜部，并蚀刻所述金属层，形成金属布线和隔离通道。
进一步地，在形成所述预处理沟槽之前，所述半导体结构的制造方法还包括以下步骤：形成辅助遮挡层于所述硬掩膜层上，并蚀刻所述辅助遮挡层和所述硬掩膜层，形成布线沟槽。
进一步地，所述半导体结构的制造方法包括以下步骤：在所述半导体器件和所述金属层之间形成氧化层，并在形成所述隔离通道时，蚀刻部分所述氧化层。
进一步地，形成所述预处理沟槽前的所述硬掩膜层具有第一厚度，形成所述预处理沟槽后的所述硬掩膜层具有第二厚度，且所述第二厚度为所述第一厚度的1/5~2/5。
如上所述，本发明提供了一种半导体结构及其制造方法，在形成金属布线时，能够保证蚀刻方向沿着竖直方向，在蚀刻形成金属布线间的隔离通道时，隔离通道的顶部和底部能够以同样的进度被蚀刻，本发明意想不到的效果是，根据本发明提供的半导体结构及其制造方法，能够稳定地形成较小的关键尺寸，减小湿法蚀刻对关键尺寸的影响，提升器件的工作效率。并且，根据本发明提供的半导体结构及其制造方法，应用于照明器件中，能够提升照明器件的光传感效率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所述半导体器件层和堆叠结构的示意图。
图2为形成布线沟槽的半导体结构示意图。
图3为形成预处理沟槽的半导体结构示意图。
图4为形成预处理通道的半导体结构示意图。
图5为本发明一实施例中第一硬掩膜部和第二硬掩膜部的放大图。
图6为本发明一实施例中第一硬掩膜部和第二硬掩膜部的电镜结构图。
图7为本发明另一实施例中第一硬掩膜部和第二硬掩膜部的放大图。
图8为形成隔离通道的半导体结构示意图。
图9为本发明一实施例中形成的隔离通道结构示意图。
图10为填充隔离通道的结构示意图。
图11为隔离部的结构示意图。
图12为本发明所述半导体结构的倒置图。
图13为背面照明器件中半导体结构的示意图。
图中：10、衬底；20、半导体器件层；30、堆叠结构；301、氧化层；302、隔离层；303、金属层；3031、金属布线；304、蚀刻停止层；305、保护层；306、介质层；307、硬掩膜层；3071、第一硬掩膜部；3072、第二硬掩膜部；308、辅助遮挡层；3081、抗反射层；309、布线沟槽；310、预处理沟槽；311、预处理通道；3111、陡峭槽部；3112、平缓槽部；312、隔离通道；3121、隔离部；40、光阻图案。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在CMOS图像传感器中，金属互连结构的成型质量会直接影响到图像传感器的光线接收效果和信号传输效率。而对于CMOS图像传感器，半导体的设计结构和半导体制造工艺都会影响CMOS图像传感器最终的成像效果和通信效果。本发明提供的一种半导体结构及其制造方法，可以应用于CMOS图像传感器中，具体的，可以应用在CMOS图像传感器的前照式（Front-Side Illuminated，FSI）照明结构、背照式（Back-Side Illuminated，BSI）照明结构和堆栈式照明结构中。
请参阅图1所示，在本发明一实施例中，本发明提供了一种半导体结构的制造方法。首先提供一半导体器件层20。其中半导体器件层20包括衬底10和设置在衬底10上的半导体器件结构101。其中，衬底10例如为形成半导体结构的硅基材。衬底10可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成掺杂区，以形成半导体结构的源极或漏极区域。本申请并不限制衬底10的材料以及厚度。在本实施例中，半导体器件结构101可以是场效应管（FieldEffect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-Emitting Diode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（ChargeCoupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。
请参阅图1所示，在本发明一实施例中，在半导体器件层20上依次设置氧化层301、隔离层302、金属层303、蚀刻停止层304、保护层305、介质层306、硬掩膜层307和辅助遮挡层308，从而形成堆叠结构30。其中，堆叠结构30设置在半导体器件层20上。通过蚀刻和填充等方式处理堆叠结构30，形成金属互连结构。
请参阅图1所示，在本发明一实施例中，所述半导体结构的制造方法包括在半导体器件层20上设置氧化层301，在氧化层301上设置隔离层302，以及在隔离层302上设置金属层303。具体的，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方式在半导体器件层20上形成氧化层301，以隔离半导体器件层20和后续设置的金属互连结构。其中，氧化层301的材料例如为二氧化硅（SiO2）、硅酸乙酯（Tetra Ethyl Ortho Silicate，TEOS）等等。再通过物理气相沉积（Physical Vapor Deposition，PVD）在氧化层301上设置隔离层302，以避免后续设置的金属互连结构中的金属离子向氧化层301中扩散。其中，隔离层302的材料可以是氮化钛（TiN），且隔离层302的厚度例如为100埃~300埃，具体的隔离层302的厚度为例如150埃。再通过溅镀或是电镀等方式，在隔离层302上设置金属层303。且金属层303的厚度例如为1800埃~2100埃，具体的，金属层303的厚度例如为2000埃。其中，金属层303的材料为铜合金。具体的，金属层303的材料可以是铜和铝（Al）、锰（Mn）、钼（Mo）、铬（Cr）、锆（Zr）以及钨（W）中任一元素的合金。在本实施例中，金属层303例如为铜铝合金（AlCu）。
请参阅图1所示，在本发明一实施例中，所述半导体结构的制造方法包括在金属层303上设置蚀刻停止层304，在蚀刻停止层304上设置保护层305。具体的，通过溅镀或电镀等方式在金属层303上形成蚀刻停止层304，以便于在后续的蚀刻过程中保护金属层303。其中，蚀刻停止层304的材料例如为钛（Ti）和氮化钛（TiN）的合金，且蚀刻停止层304的厚度为例如300埃~500埃，具体的，蚀刻停止层304的厚度为例如400埃。通过等离子体增强化学气相沉积法在金属层303上设置保护层305，以保护金属层303在后续的制程中不被破坏，并且保护层305可以充当掩膜，有利于在后续蚀刻过程中保护关键尺寸的形成。其中保护层305的材料例如为氮氧化硅（SiON），且保护层305的厚度为例如250埃~320埃。在本实施例中，保护层305的厚度为例如300埃。
请参阅图1所示，在本发明一实施例中，所述半导体结构的制造方法包括在保护层305上设置介质层306，在介质层306上设置硬掩膜层307。具体的，通过化学气相沉积或等离子体增强化学气相沉积等方式在保护层305上形成介质层306。在本实施例中，以介质层306作为金属层303的掩膜。其中，介质层306的材料为硅酸乙酯，且介质层306的厚度为例如3000埃~6800埃。在本实施例中，在形成堆叠结构30时，介质层306的厚度为第一厚度，且第一厚度为例如6500埃。通过等离子体增强化学气相沉积在介质层306上沉积非晶碳材料，形成硬掩膜层307。在本实施例中，以硬掩膜层307作为介质层306蚀刻时的掩膜。其中，硬掩膜层307的厚度为例如5500埃~7000埃。在本实施例中，硬掩膜层307的厚度为例如6000埃。
请参阅图1所示，在本发明一实施例中，所述半导体结构的制造方法包括在硬掩膜层307上设置辅助遮挡层308，并在辅助遮挡层308上设置抗反射层3081，以提升硬掩膜层307的遮掩效果，并提升对硬掩膜层307图案化时的均匀性，便于对硬掩膜层307进行图形修正。具体的，通过等离子体增强化学气相沉积在硬掩膜层307上沉积如有机硅氧烷，形成辅助遮挡层308。其中，辅助遮挡层308的材料包括氮氧化硅（SiON），且辅助遮挡层308的厚度为例如300埃~450埃。在本实施例中，辅助遮挡层308的厚度为例如350埃。通过等离子体增强化学气相沉积在辅助遮挡层308上沉积如甲烷有机物，形成抗反射层3081。其中，抗反射层3081的厚度为例如750埃~850埃，具体的，抗反射层3081的厚度为例如750埃。
请参阅图1和图2所示，在本发明一实施例中，所述半导体结构的制造方法包括蚀刻抗反射层3081、辅助遮挡层308和硬掩膜层307，形成布线沟槽309。其中，布线沟槽309的位置根据集成电路的设计需求制定，以形成各种不同的集成电路布局结构。布线沟槽309的尺寸小于等于关键尺寸（CD），为后续的湿法蚀刻制程预留尺寸余量，以使湿法蚀刻后得到的关键尺寸能符合设计需求。具体的，在抗反射层3081上旋涂光刻胶，形成光阻层。通过掩膜版的遮挡，暴晒光阻层形成光阻图案40。以光阻图案40为掩膜，通过等离子气体蚀刻辅助遮挡层308和硬掩膜层307，形成布线沟槽309。其中，等离子气体可以是四氟甲烷（CF4）、三氟甲烷（CHF3）和（CO）的混合气体，蚀刻时的等离子气体与介质层306的硅酸乙酯之间不反应，因此布线沟槽309以介质层306的表面为底壁。并且，通过干法蚀刻形成布线沟槽309，也能保证布线沟槽309的宽度为最小关键尺寸。形成布线沟槽309后，移除光阻图案40和抗反射层3081。
请参阅图1和图3所示，在本发明一实施例中，所述半导体结构的制造方法包括移除辅助遮挡层308和减薄硬掩膜层307，并蚀刻介质层306和保护层305，形成预处理沟槽310。具体的，以辅助遮挡层308和硬掩膜层307为掩膜，通过等离子气体蚀刻介质层306和保护层305，从而形成预处理沟槽310。其中，等离子气体可以是八氟环丁烷（C4F8）。其中，硬掩膜层307和介质层306的蚀刻选择比为1:3~1:10，硬掩膜层307和保护层305的蚀刻选择比为例如1:3~1:10。在蚀刻时，辅助遮挡层308首先被蚀刻完，再蚀刻硬掩膜层307。通过辅助遮挡层308，确保介质层306和保护层305被蚀刻完毕时，硬掩膜层307被减薄为第二厚度。且第二厚度例如为1500埃~3000埃。其中第二厚度为第一厚度的例如1/5~2/5，以便于在蚀刻介质层306时，硬掩膜层307能在发挥掩膜作用的同时被减薄至预定厚度。形成在本实施例中，硬掩膜层307例如被减薄至1800埃。因等离子气体与蚀刻停止层304不反应，因此形成的预处理沟槽310在布线沟槽309的宽度基础上增加了深度，具体的，预处理沟槽310以蚀刻停止层304为底壁。其中，减薄后的硬掩膜层307的厚度为介质层306厚度的例如1/2~4/5，以便于对硬掩膜层307的继续蚀刻。
请参阅图1、图3至图6所示，在本发明一实施例中，所述半导体结构的制造方法包括蚀刻硬掩膜层307，在预处理沟槽310内形成第一硬掩膜部3071和第二硬掩膜部3072，从而形成预处理通道311。具体的，在形成预处理沟槽310后，通过例如八氟环丁烷（C4F8）继续蚀刻硬掩膜层307，使硬掩膜层307的拐角部被蚀刻且转移至预处理沟槽310内，形成贴附在介质层306和保护层305侧壁上的第二硬掩膜部3072，并将预处理沟槽310构造为预处理通道311，如图6所示。其中，第一硬掩膜部3071位于介质层306上。第二硬掩膜部3072贴附在介质层306和保护层305的侧壁上，具体的，第二硬掩膜部3072包裹介质层306和保护层305的侧壁，以保护介质层306。其中，第二硬掩膜部3072连接于蚀刻停止层304。在本实施例中，第一硬掩膜部3071为梯形，且为等边梯形。第二硬掩膜部3072呈三角形，且为直角三角形。其中，第一硬掩膜部3071的侧壁斜率小于第二硬掩膜部3072的斜率。且第二硬掩膜部3072的底部宽度为预处理沟槽310宽度的例如1/5~1/4，从而在保证第二硬掩膜部3072能保护金属层303，使金属层303的顶部不被过度蚀刻，也能保证金属层303的底部不被过度蚀刻。
请参阅图1、图4至图6所示，在本发明一实施例中，第一硬掩膜部3071连接于第二硬掩膜部3072，从而将将介质层306的侧壁完全包覆，在后续的蚀刻过程中，使介质层306能够保持表面平整。其中，预处理通道311包括陡峭槽部3111和平缓槽部3112。其中，陡峭槽部3111设置在介质层306中，平缓槽部3112设置在相邻的第一硬掩膜部3071之间。在本实施例中，陡峭槽部3111设置在相邻的第二硬掩膜部3072之间，平缓槽部3112设置在相邻的第一硬掩膜部3071之间。在本实施例中，陡峭槽部3111的截面为梯形，且陡峭槽部3111的宽度为例如100nm~110nm，且陡峭槽部3111的宽度沿着靠近第一硬掩膜部3071的方向递增。具体地，陡峭槽部3111的底部宽度为例如100nm，陡峭槽部3111的顶部宽度为例如110nm。在本实施例中，平缓槽部3112的截面为梯形，且平缓槽部3111的宽度沿着靠近第二硬掩膜部3072的方向递减，具体地，平缓槽部3112的底部宽度为例如110nm，平缓槽部3112的顶部宽度为例如120nm。
请参阅图7所示，在本发明另一实施例中，第二硬掩膜部3072和第一硬掩膜部3071之间具有直孔槽部3113。具体的，当蚀刻时间为例如45min以下时，形成的第二硬掩膜部3072和第一硬掩膜部3071之间没有连接，因此形成如图8所示的结构。在本实施例中，第二硬掩膜部3072的斜率小于第一硬掩膜部3071的斜率，陡峭槽部3111和平缓槽部3112之间连通有直孔槽部3113，直孔槽部3113设置在介质层306中。
请参阅图5、图8和图9所示，在本发明一实施例中，本发明提供的半导体结构可以应用在金属互连工艺中，具体的，所述半导体结构的制造方法包括移除第一硬掩膜部3071和第二硬掩膜部3072，并刻蚀蚀刻停止层304、金属层303、隔离层302和部分氧化层301，形成隔离通道312和金属布线3031。具体的，通过浓度为例如1%的氢氟酸蚀刻第一硬掩膜部3071和第二硬掩膜部3072，并同时以第一硬掩膜部3071和第二硬掩膜部3072为掩膜，蚀刻蚀刻停止层304、金属层303和隔离层302。以介质层306为掩膜，蚀刻蚀刻停止层304，直到蚀刻到氧化层301的表面。为保证隔离层302被蚀刻干净，蚀刻至氧化层301表面时，继续蚀刻部分氧化层301，从而形成隔离通道312。蚀刻后清洗隔离通道312，洗去蚀刻液。在蚀刻时，蚀刻液首先接触并蚀刻第二硬掩膜部3072，在金属层303被蚀刻形成隔离通道312的过程中，隔离通道312的开口端受到第二硬掩膜部3072的保护，不会被过分蚀刻，从而使隔离通道312的开口端以及远离开口的位置蚀刻速率保持一致，蚀刻的方向保持竖直，形成的隔离通道312的侧壁垂直度更好。而蚀刻方向的竖直，也使湿法蚀刻过程后，隔离通道312具备更小的关键尺寸，能更加符合设计要求。如图9所示，隔离通道312的宽度为例如983nm，根据本发明提供的制造方法，隔离通道312的两侧平行度较好，金属层303蚀刻后形成的侧壁竖直。
请参阅图7所示，在本发明一实施例中，在形成隔离通道312的过程中，介质层306的侧壁会被部分蚀刻，使介质层306的截面呈现为梯形。在本实施例中，形成隔离通道312的蚀刻后检查关键尺寸（After Etching Inspectio CD）为例如90nm~110nm。具体的，蚀刻后检查关键尺寸为例如100nm。在本实施例中，因为第一硬掩膜部3071和第二硬掩膜部3072将介质层306包覆，因此蚀刻液首先与第一硬掩膜部3071和第二硬掩膜部3072接触，从而保护了介质层306的拐角部。在第二硬掩膜部3072被蚀刻去除后，介质层306具备更小的斜率，也有利于提升隔离通道312的两面侧壁之间的平行程度，减小关键尺寸。并且，在形成隔离通道312时，保护层305也可以充当掩膜遮挡并保护金属层303的顶部，平衡隔离通道312的顶端和底端的蚀刻速率。因此，在本实施例中，第一硬掩膜部3071的底部宽度大于介质层306的宽度，且介质层306的宽度为第一硬掩膜部3071底部宽度的例如7/8~9/10，以便于包覆住介质层306，使隔离通道312的蚀刻方向为竖直方向。
请参阅图8、图11和图12所示，在本发明一实施例中，在金属互连工艺中，所述半导体结构的制造方法包括，填充隔离通道312。具体的，通过化学气相沉积向隔离通道312内沉积硅酸乙酯，形成隔离部3121。其中，隔离部3121的材质和介质层306的材质相同。隔离通道312的侧壁竖直程度好，在填充硅酸乙酯时，能够减少气泡和空洞等问题的发生，从而提升隔离部3121的透光性。因此，在照明器件的中，应用根据本发明提供的制造方法获得的半导体结构，能够提升对光信号的接收和处理能力，从而提升器件的电学性能。在本发明中，在形成一层金属布线3031后，可以在介质层306上继续形成堆叠结构30，并蚀刻堆叠结构30，再形成第二层金属布线3031，以此类推，可以根据设计需求形成多层金属布线3031，并连接不同层的金属布线3031，从而形成金属互连结构。根据本发明所述半导体结构的制造方法，形成的金属布线3031的边缘竖直且光滑，应用在照明器件中，能够降低对入射光的遮挡和散射影响，提升半导体器件层20接收到的光信号的强度。并且，根据本发明提供的半导体结构的制造方法，能够形成更符合集成电路设计要求的半导体结构，从而保证电学器件的电学性能，减少坏件概率。
请参阅图13所示，在本发明一实施例中，本发明所述半导体结构可以应用于照明器件中，例如是背照式照明器件中。具体的，所述半导体结构的制造方法包括，减薄衬底10至半导体器件层20的功能区露出，在衬底10的另一侧形成堆叠结构30，且堆叠结构30连接至半导体器件层20。具体的，通过例如化学机械抛光（Chemical Mechanical Polishing，CMP）将衬底10抛光打磨至半导体器件层20露出。翻转半导体结构，以当前的介质层306为底部基板，在半导体器件层20的另一侧形成堆叠结构30。具体的，在半导体器件层20上形成氧化层301，在氧化层301上形成隔离层302，在隔离层302上形成金属层303，在金属层303上形成蚀刻停止层304，在蚀刻停止层304上形成保护层305，在保护层305上形成介质层306，在介质层306形成硬掩膜层307，在硬掩膜层307上形成辅助遮挡层308。蚀刻堆叠结构30，形成设计所需的金属布线3031。再形成多层金属布线3031，从而在半导体器件层20的两侧都形成金属互连结构。
本发明提供了一种半导体结构，半导体结构包括半导体器件层、金属层、介质层、第一硬掩膜部和第二硬掩膜部。其中，半导体器件层设置在衬底上，金属层设置在半导体器件层上，介质层设置在金属层上，且介质层上设置有预处理沟槽。第一硬掩膜部设置在介质层上，且第一硬掩膜部的宽度沿着靠近金属层的方向依次增大。第二硬掩膜部设置在预处理沟槽内，且第二硬掩膜部贴附在介质层的侧壁上，第二硬掩膜部的宽度沿着靠近金属层的方向依次增大。
本发明提供了一种半导体结构的制造方法，包括提供一半导体器件层，在半导体器件层上设置金属层，在金属层上设置介质层，并形成硬掩膜层于介质层上。减薄硬掩膜层并蚀刻介质层，形成预处理沟槽。蚀刻硬掩膜层的拐角部，形成第一硬掩膜部于介质层上，以及第二硬掩膜部于预处理沟槽内，且第二硬掩膜部贴附在介质层的侧壁上。移除第一硬掩膜部和第二硬掩膜部，并蚀刻金属层，形成金属布线和隔离通道。并填充隔离通道，形成隔离部。根据本发明提供的半导体结构的制造方法获得的半导体结构，应用于如背面照明器件中，能够提升背面照明器件的感光效率，并提升半导体结构的工作性能。本发明提供了一种半导体结构及其制造方法，在形成金属布线时，能够保证蚀刻方向沿着竖直方向，在蚀刻形成金属布线间的隔离通道时，隔离通道的顶部和底部能够以同样的进度被蚀刻。本发明意想不到的效果是能够稳定地形成较小的关键尺寸，减小因湿法蚀刻对关键尺寸的影响，提升器件的工作效率。并且，根据本发明提供的半导体结构及其制造方法，能够应用于照明器件中，提升照明器件的光传感效率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种半导体结构，其特征在于，包括：
半导体器件层；
金属层，设置在所述半导体器件层上；
隔离通道，穿过所述金属层，并将所述金属层划分为多个金属布线，且所述隔离通道的侧壁具有垂直形貌；
介质层，设置在所述金属层上，且所述介质层上设置有预处理沟槽；
其中在形成所述隔离通道前，所述介质层上设置硬掩膜层，且所述硬掩膜层包括：
第一硬掩膜部，设置在所述介质层上；以及
第二硬掩膜部，设置在所述预处理沟槽内，所述第二硬掩膜部贴附在所述介质层的侧壁上，所述第二硬掩膜部的宽度沿着靠近所述金属层的方向依次增大，其中在蚀刻所述硬掩膜层的拐角部后，将所述硬掩膜层的拐角部转移至所述预处理沟槽中，形成所述第二硬掩膜部和所述第一硬掩膜部；
在形成所述隔离通道的步骤中，在蚀刻移除所述第一硬掩膜部和所述第二硬掩膜部的同时，以所述第一硬掩膜部和所述第二硬掩膜部为掩膜，蚀刻所述金属层，形成所述金属布线和所述隔离通道。
2.根据权利要求1所述的一种半导体结构，其特征在于，所述第二硬掩膜部连接于所述第一硬掩膜部，且所述第一硬掩膜部和所述第二硬掩膜部包裹所述介质层。
3.根据权利要求1所述的一种半导体结构，其特征在于，所述第一硬掩膜部的厚度为所述介质层厚度的1/2~4/5。
4.根据权利要求1所述的一种半导体结构，其特征在于，沿着靠近所述金属层的方向，所述第一硬掩膜部的宽度依次增大。
5.根据权利要求1所述的一种半导体结构，其特征在于，所述第一硬掩膜部的侧壁斜率小于所述第二硬掩膜部的侧壁斜率。
6.根据权利要求1所述的一种半导体结构，其特征在于，所述金属层和所述介质层之间设置有保护层，且所述第二硬掩膜部覆盖在所述保护层的侧壁上。
7.根据权利要求6所述的一种半导体结构，其特征在于，所述保护层和所述金属层之间设置有蚀刻停止层，所述第二硬掩膜部连接于所述蚀刻停止层。
8.根据权利要求1所述的一种半导体结构，其特征在于，所述第二硬掩膜部的底部宽度为所述预处理沟槽的宽度的1/5~1/4。
9.一种半导体结构的制造方法，其特征在于，至少包括以下步骤：
提供一半导体器件层；
在所述半导体器件层上设置金属层，在所述金属层上设置介质层，并形成硬掩膜层于所述介质层上；
蚀刻所述介质层和部分所述硬掩膜层，形成预处理沟槽；
蚀刻所述硬掩膜层的拐角部，将所述硬掩膜层的拐角部转移至所述预处理沟槽中，形成第一硬掩膜部和第二硬掩膜部，其中所述第一硬掩膜部位于所述介质层上，所述第二硬掩膜部位于所述预处理沟槽内，且所述第二硬掩膜部贴附在所述介质层的侧壁上，所述第二硬掩膜部的宽度沿着靠近所述金属层的方向依次增大；以及
在蚀刻移除所述第一硬掩膜部和所述第二硬掩膜部的同时，以所述第一硬掩膜部和所述第二硬掩膜部为掩膜，蚀刻所述金属层，形成金属布线和隔离通道，在形成所述隔离通道的步骤中，所述隔离通道的顶部和底部的蚀刻速率一致，以在所述隔离通道中形成垂直形貌的侧壁。
10.根据权利要求9所述的一种半导体结构的制造方法，其特征在于，在形成所述预处理沟槽之前，所述半导体结构的制造方法还包括以下步骤：形成辅助遮挡层于所述硬掩膜层上，并蚀刻所述辅助遮挡层和所述硬掩膜层，形成布线沟槽。
11.根据权利要求9所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法包括以下步骤：在所述半导体器件和所述金属层之间形成氧化层，并在形成所述隔离通道时，蚀刻部分所述氧化层。
12.根据权利要求9所述的一种半导体结构的制造方法，其特征在于，形成所述预处理沟槽前的所述硬掩膜层具有第一厚度，形成所述预处理沟槽后的所述硬掩膜层具有第二厚度，且所述第二厚度为所述第一厚度的1/5~2/5。
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